JPH06350449A - 電子ボリューム装置 - Google Patents
電子ボリューム装置Info
- Publication number
- JPH06350449A JPH06350449A JP16322293A JP16322293A JPH06350449A JP H06350449 A JPH06350449 A JP H06350449A JP 16322293 A JP16322293 A JP 16322293A JP 16322293 A JP16322293 A JP 16322293A JP H06350449 A JPH06350449 A JP H06350449A
- Authority
- JP
- Japan
- Prior art keywords
- output
- data
- bit
- converter
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】
【目的】 安定したゲイン制御を可能とした電子ボリュ
ーム装置を提供することを目的とする。 【構成】 アナログボリュームである可変抵抗器１から
の出力信号を４ビットのディジタルデータに変換するＡ
／Ｄコンバータ２と、このＡ／Ｄコンバータ２の出力を
所定タイミングで取り込んで４ビット出力中の上位３ビ
ットが出力端子に供給されるラッチ回路３と、Ａ／Ｄコ
ンバータ２の４ビット出力とラッチ回路３に保持された
４ビットデータの比較を行ってその差があるレベル以下
のときにラッチ回路３に対してデータ書き換えを禁止す
る量子化レベル変更回路４とを備えた。
ーム装置を提供することを目的とする。 【構成】 アナログボリュームである可変抵抗器１から
の出力信号を４ビットのディジタルデータに変換するＡ
／Ｄコンバータ２と、このＡ／Ｄコンバータ２の出力を
所定タイミングで取り込んで４ビット出力中の上位３ビ
ットが出力端子に供給されるラッチ回路３と、Ａ／Ｄコ
ンバータ２の４ビット出力とラッチ回路３に保持された
４ビットデータの比較を行ってその差があるレベル以下
のときにラッチ回路３に対してデータ書き換えを禁止す
る量子化レベル変更回路４とを備えた。
Description
【０００１】
【産業上の利用分野】この発明は、アナログボリューム
の出力をディジタルデータに変換して各種ディジタルシ
ステムのゲイン制御等を行うための電子ボリューム装置
に関する。
の出力をディジタルデータに変換して各種ディジタルシ
ステムのゲイン制御等を行うための電子ボリューム装置
に関する。
【０００２】
【従来の技術】従来より、アナログボリュームからの出
力信号をディジタルデータに変換して各種ディジタルシ
ステムのゲイン制御等を行うための電子ボリューム装置
が知られている。この種の電子ボリューム装置では通
常、アナログ出力信号をＡ／Ｄコンバータでディジタル
データに変換して、そのディジタルデータをそのままゲ
イン制御に用いることが行われている。
力信号をディジタルデータに変換して各種ディジタルシ
ステムのゲイン制御等を行うための電子ボリューム装置
が知られている。この種の電子ボリューム装置では通
常、アナログ出力信号をＡ／Ｄコンバータでディジタル
データに変換して、そのディジタルデータをそのままゲ
イン制御に用いることが行われている。
【０００３】
【発明が解決しようとする課題】しかし、従来の電子ボ
リューム装置では、入力アナログレベルがＡ／Ｄコンバ
ータの量子化レベルの境界付近になると、ノイズやＡ／
Ｄ変換誤差等によって出力ディジタルデータがふらつ
き、システムのゲイン制御が安定しないという問題があ
った。この発明は、上記の点に鑑みなされたもので、安
定したゲイン制御を可能とした電子ボリューム装置を提
供することを目的としている。
リューム装置では、入力アナログレベルがＡ／Ｄコンバ
ータの量子化レベルの境界付近になると、ノイズやＡ／
Ｄ変換誤差等によって出力ディジタルデータがふらつ
き、システムのゲイン制御が安定しないという問題があ
った。この発明は、上記の点に鑑みなされたもので、安
定したゲイン制御を可能とした電子ボリューム装置を提
供することを目的としている。
【０００４】
【課題を解決するための手段】この発明に係る電子ボリ
ューム装置は、アナログボリュームの出力をｎビットの
ディジタルデータに変換するＡ／Ｄコンバータと、この
Ａ／Ｄコンバータのｎビット出力を所定タイミングで取
り込み、ｎビットデータ中の上位ｍビットのデータを外
部出力端子に供給するラッチ手段と、前記Ａ／Ｄコンバ
ータのｎビット出力と前記ラッチ手段に取り込み保持さ
れたｎビットデータとを比較して、その差があるレベル
以下のときに前記ラッチ手段に対して所定タイミングに
おけるデータの取り込みを禁止する量子化レベル変更手
段とを備えたことを特徴としている。
ューム装置は、アナログボリュームの出力をｎビットの
ディジタルデータに変換するＡ／Ｄコンバータと、この
Ａ／Ｄコンバータのｎビット出力を所定タイミングで取
り込み、ｎビットデータ中の上位ｍビットのデータを外
部出力端子に供給するラッチ手段と、前記Ａ／Ｄコンバ
ータのｎビット出力と前記ラッチ手段に取り込み保持さ
れたｎビットデータとを比較して、その差があるレベル
以下のときに前記ラッチ手段に対して所定タイミングに
おけるデータの取り込みを禁止する量子化レベル変更手
段とを備えたことを特徴としている。
【０００５】
【作用】この発明においては、最終的に制御データとし
て必要とされるビット数（ｍ）のディジタルデータに対
して、より出力ビット数の多いＡ／Ｄコンバータが用い
られ、その出力データを取り込んで保持するラッチ手段
では、ある範囲の下位ビットが切り捨てられて出力され
る。そして、Ａ／Ｄコンバータのｎビット出力とラッチ
手段に保持されたｎビットデータとが比較されて、その
差があるレベル以下であればラッチ手段のデータ書き換
えが禁止され、そのレベルを越えたときのみラッチデー
タが書き換えられるように制御される。この結果、入力
アナログレベルが量子化レベルの境界付近にて変化する
場合には、その入力アナログレベルは実質的にＡ／Ｄ変
換の量子化レベルが変更されて、ディジタルデータとし
て出力されるため、現在の量子化値が属するアナログレ
ベル範囲が拡大されたと等価になり、ゲイン制御値が安
定化される。この発明は、ビット数の異なるバイナリデ
ータにおいて、ビット数の多い方の上位ビットのデータ
が他方のバイナリデータと同一データとなることを利用
している。
て必要とされるビット数（ｍ）のディジタルデータに対
して、より出力ビット数の多いＡ／Ｄコンバータが用い
られ、その出力データを取り込んで保持するラッチ手段
では、ある範囲の下位ビットが切り捨てられて出力され
る。そして、Ａ／Ｄコンバータのｎビット出力とラッチ
手段に保持されたｎビットデータとが比較されて、その
差があるレベル以下であればラッチ手段のデータ書き換
えが禁止され、そのレベルを越えたときのみラッチデー
タが書き換えられるように制御される。この結果、入力
アナログレベルが量子化レベルの境界付近にて変化する
場合には、その入力アナログレベルは実質的にＡ／Ｄ変
換の量子化レベルが変更されて、ディジタルデータとし
て出力されるため、現在の量子化値が属するアナログレ
ベル範囲が拡大されたと等価になり、ゲイン制御値が安
定化される。この発明は、ビット数の異なるバイナリデ
ータにおいて、ビット数の多い方の上位ビットのデータ
が他方のバイナリデータと同一データとなることを利用
している。
【０００６】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１はこの発明の一実施例の電子ボリューム
装置を示すブロック図である。この実施例では、３ビッ
トのディジタル制御データ（外部出力制御データ）を得
るために４ビットのＡ／Ｄコンバータを用いる場合を示
している。アナログボリュームである可変抵抗器１に対
して、その出力をディジタルデータに変換する４ビット
Ａ／Ｄコンバータ２が設けられ、このＡ／Ｄコンバータ
２の出力データ（Ｑ0 〜Ｑ3 の４ビットデータ）を所定
タイミングで取り込むラッチ回路３が設けられている。
ラッチ回路３は取り込まれた４ビットデータを出力する
が、そのうち上位３ビットのみが外部出力制御データ
（Ｄ0 ，Ｄ1 ，Ｄ2 ）として外部に出力され、最下位ビ
ットは外部出力制御データとしては切り捨てられる。
説明する。図１はこの発明の一実施例の電子ボリューム
装置を示すブロック図である。この実施例では、３ビッ
トのディジタル制御データ（外部出力制御データ）を得
るために４ビットのＡ／Ｄコンバータを用いる場合を示
している。アナログボリュームである可変抵抗器１に対
して、その出力をディジタルデータに変換する４ビット
Ａ／Ｄコンバータ２が設けられ、このＡ／Ｄコンバータ
２の出力データ（Ｑ0 〜Ｑ3 の４ビットデータ）を所定
タイミングで取り込むラッチ回路３が設けられている。
ラッチ回路３は取り込まれた４ビットデータを出力する
が、そのうち上位３ビットのみが外部出力制御データ
（Ｄ0 ，Ｄ1 ，Ｄ2 ）として外部に出力され、最下位ビ
ットは外部出力制御データとしては切り捨てられる。
【０００７】ラッチ回路３によるＡ／Ｄコンバータ２の
出力の取り込みは、量子化レベル変更回路４により制御
されるようになっている。量子化レベル変更回路４は、
入力アナログレベルが量子化レベルの境界付近に存在す
る値であるとき、どちらの量子化レベルに属するかを判
定及び制御するために設けられている。量子化レベル変
更回路４は、Ａ／Ｄコンバータ２の４ビット出力データ
Ａと、ラッチ回路３に保持された４ビットデータＢ（即
ち外部出力制御データとしては切り捨てられる最下位ビ
ットを含む４ビット）との比較を行って、｜Ａ−Ｂ｜≦
１であるか否かを判定するレベル変化検出回路４１と、
この判定結果出力を反転するインバータ４２と、その反
転出力とタイミング信号ＴＭとの積をとってラッチ回路
３のデータ取り込みを制御するＡＮＤゲート４３とから
構成されている。
出力の取り込みは、量子化レベル変更回路４により制御
されるようになっている。量子化レベル変更回路４は、
入力アナログレベルが量子化レベルの境界付近に存在す
る値であるとき、どちらの量子化レベルに属するかを判
定及び制御するために設けられている。量子化レベル変
更回路４は、Ａ／Ｄコンバータ２の４ビット出力データ
Ａと、ラッチ回路３に保持された４ビットデータＢ（即
ち外部出力制御データとしては切り捨てられる最下位ビ
ットを含む４ビット）との比較を行って、｜Ａ−Ｂ｜≦
１であるか否かを判定するレベル変化検出回路４１と、
この判定結果出力を反転するインバータ４２と、その反
転出力とタイミング信号ＴＭとの積をとってラッチ回路
３のデータ取り込みを制御するＡＮＤゲート４３とから
構成されている。
【０００８】このように構成された電子ボリューム装置
の動作を次に説明する。図２は、Ａ／Ｄコンバータ２に
より変換された４ビット出力と、ラッチ回路３から外部
出力制御データとして出力される３ビットデータの対応
関係をアナログレベルを基準軸として示している。０〜
Ｖｃｃのアナログ出力を量子化レベルが８段階である３
ビットの制御データとする場合に、この実施例では図示
のように量子化レベルが１６段階の４ビットＡ／Ｄコン
バータが用意されて、４ビット出力のうち上位３ビット
が外部出力制御データとして用いられる。これが図１の
回路の基本動作である。
の動作を次に説明する。図２は、Ａ／Ｄコンバータ２に
より変換された４ビット出力と、ラッチ回路３から外部
出力制御データとして出力される３ビットデータの対応
関係をアナログレベルを基準軸として示している。０〜
Ｖｃｃのアナログ出力を量子化レベルが８段階である３
ビットの制御データとする場合に、この実施例では図示
のように量子化レベルが１６段階の４ビットＡ／Ｄコン
バータが用意されて、４ビット出力のうち上位３ビット
が外部出力制御データとして用いられる。これが図１の
回路の基本動作である。
【０００９】アナログボリューム出力が変化したことが
原因で、或いは他の原因でＡ／Ｄコンバータ２の出力が
変化したときには、量子化レベル変更回路４により次の
ような制御動作がなされる。可変抵抗器１の出力アナロ
グレベルが例えば、０〜７のうち「４」の上部にあり、
Ａ／Ｄコンバータ２から「１００１」が出力され、この
データがある出力タイミングでそのままラッチ回路３に
保持されたとする。次に可変抵抗器１を動かす等により
Ａ／Ｄコンバータ２から得られる４ビット出力データ
（Ａ）が変化すると、この４ビット出力データ（Ａ）に
ついて、ラッチ回路３に保持されている４ビットデータ
（Ｂ）との差が求められ、この差の絶対値｜Ａ−Ｂ｜が
所定値により小さいか否かがレベル変化検出回路４１に
よって判定される。レベル変化検出回路４１によって、
この条件｜Ａ−Ｂ｜≦１が成り立ったとが判定される
と、レベル変化検出回路４１からは出力“Ｈ”が得られ
る。この出力はインバータ４２により反転され、ＡＮＤ
ゲート４３に入力される。従ってこの時、タイミング制
御信号ＴＭがＡＮＤゲート４３に入力されたとしても、
ＡＮＤゲート４３は出力“Ｌ”のままなので、タイミン
グ制御信号ＴＭのラッチ回路３への転送が禁止されてラ
ッチ回路３でのデータ書き換えが禁止される。即ち元の
ラッチデータがそのまま保持される。｜Ａ−Ｂ｜＞１の
場合にはレベル変化検出回路４１からは出力“Ｌ”が供
給されるため、ＡＮＤゲート４３にタイミング制御信号
が入力されたときには、ＡＮＤゲート４３は出力“Ｈ”
を供給し、ラッチ回路３のデータ書き換えが行われる。
原因で、或いは他の原因でＡ／Ｄコンバータ２の出力が
変化したときには、量子化レベル変更回路４により次の
ような制御動作がなされる。可変抵抗器１の出力アナロ
グレベルが例えば、０〜７のうち「４」の上部にあり、
Ａ／Ｄコンバータ２から「１００１」が出力され、この
データがある出力タイミングでそのままラッチ回路３に
保持されたとする。次に可変抵抗器１を動かす等により
Ａ／Ｄコンバータ２から得られる４ビット出力データ
（Ａ）が変化すると、この４ビット出力データ（Ａ）に
ついて、ラッチ回路３に保持されている４ビットデータ
（Ｂ）との差が求められ、この差の絶対値｜Ａ−Ｂ｜が
所定値により小さいか否かがレベル変化検出回路４１に
よって判定される。レベル変化検出回路４１によって、
この条件｜Ａ−Ｂ｜≦１が成り立ったとが判定される
と、レベル変化検出回路４１からは出力“Ｈ”が得られ
る。この出力はインバータ４２により反転され、ＡＮＤ
ゲート４３に入力される。従ってこの時、タイミング制
御信号ＴＭがＡＮＤゲート４３に入力されたとしても、
ＡＮＤゲート４３は出力“Ｌ”のままなので、タイミン
グ制御信号ＴＭのラッチ回路３への転送が禁止されてラ
ッチ回路３でのデータ書き換えが禁止される。即ち元の
ラッチデータがそのまま保持される。｜Ａ−Ｂ｜＞１の
場合にはレベル変化検出回路４１からは出力“Ｌ”が供
給されるため、ＡＮＤゲート４３にタイミング制御信号
が入力されたときには、ＡＮＤゲート４３は出力“Ｈ”
を供給し、ラッチ回路３のデータ書き換えが行われる。
【００１０】具体的に例えば、前述したアナログレベル
「４」の位置からわずかに「５」の位置に移動した場合
を想定する。この場合は、Ａ＝１０１０、Ｂ＝１００１
を考える。ラッチ回路３の書き換えが行われると、上位
３ビットの出力データは「１０１」（レベル５）となる
べきところ、この実施例の場合は｜Ａ−Ｂ｜＝１である
から、ラッチ回路３は元のデータ「１００１」、従って
３ビット出力としては「１００」（レベル４）を保持す
る。Ａ＝１０１０、Ｂ＝１００１のときは、｜Ａ−Ｂ｜
＝２であるから、ラッチ回路３は書き換えられて「１０
１０」、従って３ビット出力としては「１０１」（レベ
ル５）となる。
「４」の位置からわずかに「５」の位置に移動した場合
を想定する。この場合は、Ａ＝１０１０、Ｂ＝１００１
を考える。ラッチ回路３の書き換えが行われると、上位
３ビットの出力データは「１０１」（レベル５）となる
べきところ、この実施例の場合は｜Ａ−Ｂ｜＝１である
から、ラッチ回路３は元のデータ「１００１」、従って
３ビット出力としては「１００」（レベル４）を保持す
る。Ａ＝１０１０、Ｂ＝１００１のときは、｜Ａ−Ｂ｜
＝２であるから、ラッチ回路３は書き換えられて「１０
１０」、従って３ビット出力としては「１０１」（レベ
ル５）となる。
【００１１】以上の動作は、ラッチ回路３により保持さ
れているデータの範囲に応じて、実質的に量子化レベル
の境界変更の制御を行っていることを意味する。その様
子を図３に示す。量子化レベル０〜７の基準境界に対し
て、レベル「４」の上部境界付近に存在するアナログデ
ータａアナログボリュームからＡ／Ｄコンバータを介し
てが入り、これがラッチ回路３に保持されたとする。こ
の後、レベル「４」の上部境界を僅かに越えるデータｂ
が新たにラッチ回路に供給されて、元のデータａとの差
が小さい場合にはラッチ回路３のデータは書き換えられ
ないから、破線３１（３１1 ，３１2 ）で示したように
実質的にａ入力によって量子化レベルの境界が押し広げ
られたことになる。更にアナログデータレベルが上が
り、例えばレベル「５」の上部のデータｃがラッチ回路
に供給されると、保持されているデータとの差が大きく
なってラッチ回路３のデータは書き換えられる。そして
このデータｃに応じてレベル「５」の出力を外部に出す
と同時に、今度はこのデータｃの取り込みによって破線
３２（３２1 ，３２2 ）で示すように次の入力に対する
量子化レベルの境界が押し広げられることになる。従っ
てこの実施例によれば、ノイズやＡ／Ｄ変換誤差に起因
するゲイン制御用ディジタルデータのふらつきが防止さ
れ、安定したゲイン制御が可能になる。
れているデータの範囲に応じて、実質的に量子化レベル
の境界変更の制御を行っていることを意味する。その様
子を図３に示す。量子化レベル０〜７の基準境界に対し
て、レベル「４」の上部境界付近に存在するアナログデ
ータａアナログボリュームからＡ／Ｄコンバータを介し
てが入り、これがラッチ回路３に保持されたとする。こ
の後、レベル「４」の上部境界を僅かに越えるデータｂ
が新たにラッチ回路に供給されて、元のデータａとの差
が小さい場合にはラッチ回路３のデータは書き換えられ
ないから、破線３１（３１1 ，３１2 ）で示したように
実質的にａ入力によって量子化レベルの境界が押し広げ
られたことになる。更にアナログデータレベルが上が
り、例えばレベル「５」の上部のデータｃがラッチ回路
に供給されると、保持されているデータとの差が大きく
なってラッチ回路３のデータは書き換えられる。そして
このデータｃに応じてレベル「５」の出力を外部に出す
と同時に、今度はこのデータｃの取り込みによって破線
３２（３２1 ，３２2 ）で示すように次の入力に対する
量子化レベルの境界が押し広げられることになる。従っ
てこの実施例によれば、ノイズやＡ／Ｄ変換誤差に起因
するゲイン制御用ディジタルデータのふらつきが防止さ
れ、安定したゲイン制御が可能になる。
【００１２】図４は、この発明の別の実施例による電子
ボリューム装置のブロック構成である。先の実施例と対
応する部分には先の実施例と同一符号を付して詳細な説
明は省略する。この実施例では、先の実施例より高精度
の５ビットＡ／Ｄコンバータ２′を用いている。外部出
力制御データとして出力されるのは、ラッチ回路３′に
保持されたデータのうち上位３ビット（Ｄ0〜Ｄ3）であ
る。量子化レベル変更回路４′は、Ａ／Ｄコンバータ
２′の５ビット出力データＡ，即ちＱ0 〜Ｑ4とラッチ
回路３の５ビット保持データＢを比較して、｜Ａ−Ｂ｜
≦３の条件を満たすときにはラッチ回路３のデータ書き
換えを禁止するという制御を行う。
ボリューム装置のブロック構成である。先の実施例と対
応する部分には先の実施例と同一符号を付して詳細な説
明は省略する。この実施例では、先の実施例より高精度
の５ビットＡ／Ｄコンバータ２′を用いている。外部出
力制御データとして出力されるのは、ラッチ回路３′に
保持されたデータのうち上位３ビット（Ｄ0〜Ｄ3）であ
る。量子化レベル変更回路４′は、Ａ／Ｄコンバータ
２′の５ビット出力データＡ，即ちＱ0 〜Ｑ4とラッチ
回路３の５ビット保持データＢを比較して、｜Ａ−Ｂ｜
≦３の条件を満たすときにはラッチ回路３のデータ書き
換えを禁止するという制御を行う。
【００１３】この実施例においてもほぼ先の実施例と同
様の制御がなされる。具体的に図５を用いて説明する
と、次の通りである。アナログ出力がＡ／Ｄコンバータ
２′でディジタルデータに変換されてラッチ回路３′に
取り込まれ、Ｂ＝「０１１１０」（レベル３）なるデー
タがラッチ回路３に保持されているとする。この後Ａ／
Ｄコンバータ２′の出力Ａがレベル「３」の上部境界に
近い値「０１１１１」、更にレベル「４」の低レベル側
の値「１００００」或いは「１０００１」になっても、
｜Ａ−Ｂ｜≦３の条件を満たすためラッチ回路３′のデ
ータ書き換えは禁止される。従ってこれらのレベル値を
とる間は３ビットの外部出力制御データとしては、レベ
ル「３」の「０１１」が得られる。Ａ／Ｄコンバータ
２′の出力Ａがレベル「４」の上部に入る「１００１
０」になると、｜Ａ−Ｂ｜≦３の条件を満たさなくな
り、ラッチ回路３′のデータ書き換えが行われ、３ビッ
ト制御データとしてレベル「４」の「１００」が得られ
る。
様の制御がなされる。具体的に図５を用いて説明する
と、次の通りである。アナログ出力がＡ／Ｄコンバータ
２′でディジタルデータに変換されてラッチ回路３′に
取り込まれ、Ｂ＝「０１１１０」（レベル３）なるデー
タがラッチ回路３に保持されているとする。この後Ａ／
Ｄコンバータ２′の出力Ａがレベル「３」の上部境界に
近い値「０１１１１」、更にレベル「４」の低レベル側
の値「１００００」或いは「１０００１」になっても、
｜Ａ−Ｂ｜≦３の条件を満たすためラッチ回路３′のデ
ータ書き換えは禁止される。従ってこれらのレベル値を
とる間は３ビットの外部出力制御データとしては、レベ
ル「３」の「０１１」が得られる。Ａ／Ｄコンバータ
２′の出力Ａがレベル「４」の上部に入る「１００１
０」になると、｜Ａ−Ｂ｜≦３の条件を満たさなくな
り、ラッチ回路３′のデータ書き換えが行われ、３ビッ
ト制御データとしてレベル「４」の「１００」が得られ
る。
【００１４】条件設定については、その効果が失われな
い程度に変更することができる。例えば上述した例にお
いては、｜Ａ−Ｂ｜≦３としたが、これを、｜Ａ−Ｂ｜
≦２あるいは｜Ａ−Ｂ｜≦１としてもよい。｜Ａ−Ｂ｜
≦２の場合については、上述した第１の実施例と同精
度、即ち４ビットＡ／Ｄコンバータを用いた場合と同等
となる。５ビットＡ／Ｄコンバータの場合に、｜Ａ−Ｂ
｜≦２あるいは｜Ａ−Ｂ｜≦１と設定するとなると、ア
ナログ入力レベルが同一の範囲内で変化した場合、つま
り、例えば、「０１１００」から「０１１１１」に変化
した場合は、｜Ａ−Ｂ｜＝３となって、ラッチ回路３′
のデータが書き換えられる。しかし、ラッチの出力は書
き換え前と変わらないので問題はない。この実施例によ
っても先の実施例と同様に、保持されたデータに応じて
実質的に量子化レベルの境界が押し広げられたと等価の
書き換え制御がなされ、安定した制御データが得られ
る。
い程度に変更することができる。例えば上述した例にお
いては、｜Ａ−Ｂ｜≦３としたが、これを、｜Ａ−Ｂ｜
≦２あるいは｜Ａ−Ｂ｜≦１としてもよい。｜Ａ−Ｂ｜
≦２の場合については、上述した第１の実施例と同精
度、即ち４ビットＡ／Ｄコンバータを用いた場合と同等
となる。５ビットＡ／Ｄコンバータの場合に、｜Ａ−Ｂ
｜≦２あるいは｜Ａ−Ｂ｜≦１と設定するとなると、ア
ナログ入力レベルが同一の範囲内で変化した場合、つま
り、例えば、「０１１００」から「０１１１１」に変化
した場合は、｜Ａ−Ｂ｜＝３となって、ラッチ回路３′
のデータが書き換えられる。しかし、ラッチの出力は書
き換え前と変わらないので問題はない。この実施例によ
っても先の実施例と同様に、保持されたデータに応じて
実質的に量子化レベルの境界が押し広げられたと等価の
書き換え制御がなされ、安定した制御データが得られ
る。
【００１５】この発明は上記実施例に限られるものでは
ない。例えば実施例ではハードウェアによるブロック構
成を示したが、ラッチ回路の入出力レベルの比較、判定
等を行う制御部分をソフトウェアにより実現することも
できる。
ない。例えば実施例ではハードウェアによるブロック構
成を示したが、ラッチ回路の入出力レベルの比較、判定
等を行う制御部分をソフトウェアにより実現することも
できる。
【００１６】
【発明の効果】以上述べたようにこの発明によれば、ア
ナログボリュームからの出力をディジタル化するＡ／Ｄ
コンバータの出力ビット数が、そのディジタルデータを
取り込んで制御データとして出力するラッチ回路の出力
ビット数より大きくなるように設定し、且つラッチ回路
の書き換えを一定の条件で制限する事により、実質的に
量子化レベル制御を行いもって安定したディジタル制御
データが得られるようにした電子ボリューム装置を提供
することができる。
ナログボリュームからの出力をディジタル化するＡ／Ｄ
コンバータの出力ビット数が、そのディジタルデータを
取り込んで制御データとして出力するラッチ回路の出力
ビット数より大きくなるように設定し、且つラッチ回路
の書き換えを一定の条件で制限する事により、実質的に
量子化レベル制御を行いもって安定したディジタル制御
データが得られるようにした電子ボリューム装置を提供
することができる。
【図１】 この発明の一実施例による電子ボリューム装
置のブロック図である。
置のブロック図である。
【図２】 同実施例の装置の動作を説明するための図で
ある。
ある。
【図３】 同実施例の装置による量子化レベル変更の動
作を説明するための図である。
作を説明するための図である。
【図４】 この発明の別の実施例による電子ボリューム
装置のブロック図である。
装置のブロック図である。
【図５】 同実施例の装置の動作を説明する為の図であ
る。
る。
１…可変抵抗器、２…４ビットＡ／Ｄコンバータ、３…
ラッチ回路、４…量子化レベル変更回路、４１…レベル
変化検出回路、４２…インバータ、４３…ＡＮＤゲー
ト、２′…５ビットＡ／Ｄコンバータ、４′…量子化レ
ベル変更回路。
ラッチ回路、４…量子化レベル変更回路、４１…レベル
変化検出回路、４２…インバータ、４３…ＡＮＤゲー
ト、２′…５ビットＡ／Ｄコンバータ、４′…量子化レ
ベル変更回路。
Claims (1)
- 【請求項１】 アナログボリュームの出力をｎビットの
ディジタルデータに変換するＡ／Ｄコンバータと、 このＡ／Ｄコンバータのｎビット出力を所定タイミング
で取り込み、ｎビットデータ中の上位ｍビットのデータ
を外部出力端子に供給するラッチ手段と、 前記Ａ／Ｄコンバータのｎビット出力と前記ラッチ手段
に取り込み保持されたｎビットデータとを比較して、そ
の差があるレベル以下のときに前記ラッチ手段に対して
所定タイミングにおけるデータの取り込みを禁止する量
子化レベル変更手段と、 を備えたことを特徴とする電子ボリューム装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16322293A JPH06350449A (ja) | 1993-06-07 | 1993-06-07 | 電子ボリューム装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16322293A JPH06350449A (ja) | 1993-06-07 | 1993-06-07 | 電子ボリューム装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06350449A true JPH06350449A (ja) | 1994-12-22 |
Family
ID=15769642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16322293A Pending JPH06350449A (ja) | 1993-06-07 | 1993-06-07 | 電子ボリューム装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06350449A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012109948A (ja) * | 2010-10-19 | 2012-06-07 | Yamaha Corp | ヒシテリシス装置 |
-
1993
- 1993-06-07 JP JP16322293A patent/JPH06350449A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012109948A (ja) * | 2010-10-19 | 2012-06-07 | Yamaha Corp | ヒシテリシス装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6011503A (en) | Half-flash type analog-to-digital converter capable of converting data at high speed | |
| KR100310884B1 (ko) | A／d변환기를구비한마이크로프로세서 | |
| JPH06350449A (ja) | 電子ボリューム装置 | |
| US4654634A (en) | Apparatus for processing a sequence of digital data values | |
| US6718357B2 (en) | Microcomputer including an upper and lower clip circuit | |
| JPH05160727A (ja) | Ａ／ｄ変換器 | |
| JP2581991B2 (ja) | マイクロコンピュータの入力回路 | |
| JP2793627B2 (ja) | アナログ―ディジタル変換器 | |
| KR950003020B1 (ko) | 적응 델타 변조회로 | |
| JPS58186841A (ja) | 対数変換装置 | |
| JPS5954321A (ja) | アナログ・デイジタル変換装置 | |
| JP2599984B2 (ja) | 入力データのピーク値検出回路 | |
| JPH06152421A (ja) | Ａ／ｄ変換装置 | |
| JPH0612502A (ja) | Ａ／ｄ変換回路内蔵マイクロコンピュータ | |
| JPH088746A (ja) | Ａ／ｄ変換装置 | |
| JPH07131353A (ja) | 逐次比較形ａｄ変換器 | |
| JPH0718894B2 (ja) | データ比較装置 | |
| JPH03104417A (ja) | Ａ／ｄ変換装置 | |
| JPH05135190A (ja) | デイジタル・デフアジイフアイヤ回路 | |
| KR20000014801A (ko) | 아날로그-디지탈 변환기 및 변환방법 | |
| JPH0685667A (ja) | Ａ／ｄ変換器 | |
| JPH04227121A (ja) | Ａ／ｄ変換器 | |
| JPH05282100A (ja) | マイクロコンピュータ | |
| JPS63224414A (ja) | Ａ／ｄ変換装置 | |
| JPH05307618A (ja) | マイクロコンピュータ |