JPH05282100A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH05282100A JPH05282100A JP7967292A JP7967292A JPH05282100A JP H05282100 A JPH05282100 A JP H05282100A JP 7967292 A JP7967292 A JP 7967292A JP 7967292 A JP7967292 A JP 7967292A JP H05282100 A JPH05282100 A JP H05282100A
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Abstract
(57)【要約】
【目的】Ａ／Ｄコンバータを内蔵するマイクロコンピュ
ータにおいて、入力信号の判定時間を低減すること。 【構成】有効な入力信号と判定したＡ／Ｄ値を格納す
るレジスタ回路８を内蔵する。以前のＡ／Ｄ値と今回
のＡ／Ｄ値とを比較する比較器と、その平均値を算出す
る学習回路１５を内蔵する。前記の平均値に該当する
入力信号があった場合に割り込みを発生する割り込み制
御回路１８を有する。
ータにおいて、入力信号の判定時間を低減すること。 【構成】有効な入力信号と判定したＡ／Ｄ値を格納す
るレジスタ回路８を内蔵する。以前のＡ／Ｄ値と今回
のＡ／Ｄ値とを比較する比較器と、その平均値を算出す
る学習回路１５を内蔵する。前記の平均値に該当する
入力信号があった場合に割り込みを発生する割り込み制
御回路１８を有する。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特にマイクロコンピュータ内蔵のＡ／Ｄコンバー
タに関する。
関し、特にマイクロコンピュータ内蔵のＡ／Ｄコンバー
タに関する。
【０００２】
【従来の技術】従来のＡ／Ｄコンバータを内蔵したマイ
クロコンピュータは、図２に示すように、複数のアナロ
グ信号２を制御信号２０で選択する選択回路３と、選択
されたアナログ信号を入力する入力回路１と、入力回路
１を通したアナログ信号を保持する電圧保持回路４と、
基準電圧６を生成する基準電圧生成回路５と、前記基準
電圧６と電圧保持回路４に保持されたアナログ信号とを
比較する比較器７と、比較器７より出力される比較結果
を格納するレジスタ回路８と、おのおのを制御する制御
回路２１とを有する。
クロコンピュータは、図２に示すように、複数のアナロ
グ信号２を制御信号２０で選択する選択回路３と、選択
されたアナログ信号を入力する入力回路１と、入力回路
１を通したアナログ信号を保持する電圧保持回路４と、
基準電圧６を生成する基準電圧生成回路５と、前記基準
電圧６と電圧保持回路４に保持されたアナログ信号とを
比較する比較器７と、比較器７より出力される比較結果
を格納するレジスタ回路８と、おのおのを制御する制御
回路２１とを有する。
【０００３】
【発明が解決しようとする課題】このような従来のマイ
クロコンピュータでは、複数の有効な入力レベルを有す
る信号が入力される様なシステム（たとえばキー入力）
において、Ａ／Ｄコンバータを応用して、これらの入力
信号２を判別する場合、入力される信号毎にＡ／Ｄ変換
時間と有効信号か無効信号かの判定時間が必要になる。
クロコンピュータでは、複数の有効な入力レベルを有す
る信号が入力される様なシステム（たとえばキー入力）
において、Ａ／Ｄコンバータを応用して、これらの入力
信号２を判別する場合、入力される信号毎にＡ／Ｄ変換
時間と有効信号か無効信号かの判定時間が必要になる。
【０００４】有効な信号が多数ある場合（複数のキー入
力がある場合）、この判定時間がさらに増加することに
なる。また、入力信号がアナログであるため、あらかじ
め入力誤差を考慮する筆様もあり、低い入力精度が問題
点となる場合があった。さらに前記の入力精度を考慮す
るためプログラムが複雑になり、一層判定時間が増加す
ると言う問題点があった。
力がある場合）、この判定時間がさらに増加することに
なる。また、入力信号がアナログであるため、あらかじ
め入力誤差を考慮する筆様もあり、低い入力精度が問題
点となる場合があった。さらに前記の入力精度を考慮す
るためプログラムが複雑になり、一層判定時間が増加す
ると言う問題点があった。
【０００５】本発明の目的は、前記問題点を解決し、精
度よく短時間で判定できるようにしたマイクロコンピュ
ータを提供することにある。
度よく短時間で判定できるようにしたマイクロコンピュ
ータを提供することにある。
【０００６】
【課題を解決するための手段】本発明の構成は、Ａ／Ｄ
コンバータを内蔵するマイクロコンピュータにおいて、
有効とすべきＡ／Ｄ変換値をあらかじめ設定する基準値
レジスタと前記有効とすべきＡ／Ｄ変換値のバラツキの
有効範囲を設定する誤差レジスタとの内容を、入力変換
されたＡ／Ｄ変換値が格納されているレジスタ回路の内
容と比較演算する演算器と、前記レジスタ回路の内容が
有効なＡ／Ｄ変換値と判断すると有効信号を出力すると
共に前記有効信号により前記レジスタ回路の内容を保持
する保持レジスタを有する出力信号判定部と、前記有効
信号に同期して以前のレジスタの内容を保持している旧
保持レジスタと前記保持レジスタとの平均を取りその平
均値を出力する学習回路と、出力された前記平均値の情
報を格納する基準電圧レジスタを有する基準電圧生成部
とを有し、特に前記有効信号により割り込みを発生する
割り込み制御回路とを有することを特徴とする。
コンバータを内蔵するマイクロコンピュータにおいて、
有効とすべきＡ／Ｄ変換値をあらかじめ設定する基準値
レジスタと前記有効とすべきＡ／Ｄ変換値のバラツキの
有効範囲を設定する誤差レジスタとの内容を、入力変換
されたＡ／Ｄ変換値が格納されているレジスタ回路の内
容と比較演算する演算器と、前記レジスタ回路の内容が
有効なＡ／Ｄ変換値と判断すると有効信号を出力すると
共に前記有効信号により前記レジスタ回路の内容を保持
する保持レジスタを有する出力信号判定部と、前記有効
信号に同期して以前のレジスタの内容を保持している旧
保持レジスタと前記保持レジスタとの平均を取りその平
均値を出力する学習回路と、出力された前記平均値の情
報を格納する基準電圧レジスタを有する基準電圧生成部
とを有し、特に前記有効信号により割り込みを発生する
割り込み制御回路とを有することを特徴とする。
【０００７】
【実施例】図１は本発明の一実施例のマイクロコンピュ
ータのブロック図である。
ータのブロック図である。
【０００８】図１において、本発明の構成は、アナログ
信号が入力される入力回路１と、変換すべきアナログ信
号を選択する選択回路３と、選択された前記アナログ信
号を入力回路１を通して保持する電圧保持回路４と、基
準電圧６を生成する基準電圧生成回路５と、前記基準電
圧６と入力される前記アナログ信号とを比較する比較器
７と、前記比較器７より出力される比較結果情報を格納
するレジスタ回路８と、前記おのおのを制御する制御回
路２１とを有するＡ／Ｄコンバータを内蔵したマイクロ
コンピュータにおいて、有効な入力信号と判断するため
の基準値をあらかじめ設定する基準値レジスタ９と、入
力変換されたＡ／Ｄ変換値のバラツキの有効とする範囲
値を設定する誤差レジスタ１０とを含む有効範囲設定部
と、前記レジスタ回路８に格納されたＡ／Ｄ変換値と前
記有効範囲設定部に設定された基準値及び範囲値とを比
較演算する演算器１１と、前記演算器１１の出力信号に
より前記レジスタ回路８に格納された比較結果情報を転
送し保持する保持レジスタ１３とを含む有効信号判定部
と、前記有効信号の出力に同期し、前回の保持レジスタ
１３の情報を保持している旧保持レジスタ１４と前記保
持レジスタ１３との相互の保持内容の平均を算出し平均
値情報を出力する学習回路１５と、出力された平均値情
報を格納する基準電圧レジスタ１７を含む基準電圧生成
部とを設け、特に前記有効信号により割り込みを発生す
る割り込み制御回路１８を設けたことを特徴とする。
信号が入力される入力回路１と、変換すべきアナログ信
号を選択する選択回路３と、選択された前記アナログ信
号を入力回路１を通して保持する電圧保持回路４と、基
準電圧６を生成する基準電圧生成回路５と、前記基準電
圧６と入力される前記アナログ信号とを比較する比較器
７と、前記比較器７より出力される比較結果情報を格納
するレジスタ回路８と、前記おのおのを制御する制御回
路２１とを有するＡ／Ｄコンバータを内蔵したマイクロ
コンピュータにおいて、有効な入力信号と判断するため
の基準値をあらかじめ設定する基準値レジスタ９と、入
力変換されたＡ／Ｄ変換値のバラツキの有効とする範囲
値を設定する誤差レジスタ１０とを含む有効範囲設定部
と、前記レジスタ回路８に格納されたＡ／Ｄ変換値と前
記有効範囲設定部に設定された基準値及び範囲値とを比
較演算する演算器１１と、前記演算器１１の出力信号に
より前記レジスタ回路８に格納された比較結果情報を転
送し保持する保持レジスタ１３とを含む有効信号判定部
と、前記有効信号の出力に同期し、前回の保持レジスタ
１３の情報を保持している旧保持レジスタ１４と前記保
持レジスタ１３との相互の保持内容の平均を算出し平均
値情報を出力する学習回路１５と、出力された平均値情
報を格納する基準電圧レジスタ１７を含む基準電圧生成
部とを設け、特に前記有効信号により割り込みを発生す
る割り込み制御回路１８を設けたことを特徴とする。
【０００９】まずアナログ信号２が選択回路３で選択さ
れた入力回路１より入力され、電圧保持回路４に保持さ
れる。
れた入力回路１より入力され、電圧保持回路４に保持さ
れる。
【００１０】一方、学習回路１５により算出された有効
出力信号１２のＡ／Ｄ変換値の平均値１６は、基準電圧
生成回路５に含まれる基準電圧レジスタ１７に格納さ
れ、前記アナログ信号２をＡ／Ｄ変換する際に比較器７
の基準電圧６として前記基準電圧生成回路５により生成
される。
出力信号１２のＡ／Ｄ変換値の平均値１６は、基準電圧
生成回路５に含まれる基準電圧レジスタ１７に格納さ
れ、前記アナログ信号２をＡ／Ｄ変換する際に比較器７
の基準電圧６として前記基準電圧生成回路５により生成
される。
【００１１】次に基準電圧生成回路５によって生成され
た基準電圧６よりＡ／Ｄ変換された変換結果は、レジス
タ回路８に格納される。
た基準電圧６よりＡ／Ｄ変換された変換結果は、レジス
タ回路８に格納される。
【００１２】レジスタ回路８に格納されたＡ／Ｄ変換値
は、基準値レジスタと誤差レジスタ１０とにあらかじめ
設定された有効とする信号の範囲データと、演算器１１
によって比較演算を行い、演算結果として出力信号１２
を出力する。この出力信号１２の出力に応じて、割り込
みを発生する割り込み制御回路１８は、割り込み要求信
号１９を出力する。
は、基準値レジスタと誤差レジスタ１０とにあらかじめ
設定された有効とする信号の範囲データと、演算器１１
によって比較演算を行い、演算結果として出力信号１２
を出力する。この出力信号１２の出力に応じて、割り込
みを発生する割り込み制御回路１８は、割り込み要求信
号１９を出力する。
【００１３】また出力信号１２の出力に応じて、レジス
タ回路８の内容は、保持レジスタ１３へ保持され、以前
のレジスタ回路８の内容を保持レジスタ１３より、旧保
持レジスタ１４へ移動し、前記保持レジスタ１３と旧保
持レジスタ１４との内容を学習回路１５によって演算
し、平均値１６を算出する。この平均値１６は、基準電
圧生成回路５内の基準電圧レジスタ１７に保持され、次
回のＡ／Ｄ変換時の基準電圧として用いる。
タ回路８の内容は、保持レジスタ１３へ保持され、以前
のレジスタ回路８の内容を保持レジスタ１３より、旧保
持レジスタ１４へ移動し、前記保持レジスタ１３と旧保
持レジスタ１４との内容を学習回路１５によって演算
し、平均値１６を算出する。この平均値１６は、基準電
圧生成回路５内の基準電圧レジスタ１７に保持され、次
回のＡ／Ｄ変換時の基準電圧として用いる。
【００１４】
【発明の効果】以上説明したように、本発明は、Ａ／Ｄ
コンバータを内蔵したマイクロコンピュータにおいて、
有効と判断するアナログ信号のＡ／Ｄ変換値をあらか
じめ設定する基準値レジスタとＡ／Ｄ変換値を比較し有
効信号と判断する出力信号判断部、以前のＡ／Ｄ変換
値と今回のＡ／Ｄ変換値とを比較する比較器とその平均
値を算出する学習回路を内蔵する基準電圧生成部、及び
前記の有効信号と判断されると割り込みを発生させる
割り込み制御回路を内蔵することにより、Ａ／Ｄ変換時
間，有効信号判定時間，及び割り込み発生タイミングが
それぞれ短縮されるという効果がある。
コンバータを内蔵したマイクロコンピュータにおいて、
有効と判断するアナログ信号のＡ／Ｄ変換値をあらか
じめ設定する基準値レジスタとＡ／Ｄ変換値を比較し有
効信号と判断する出力信号判断部、以前のＡ／Ｄ変換
値と今回のＡ／Ｄ変換値とを比較する比較器とその平均
値を算出する学習回路を内蔵する基準電圧生成部、及び
前記の有効信号と判断されると割り込みを発生させる
割り込み制御回路を内蔵することにより、Ａ／Ｄ変換時
間，有効信号判定時間，及び割り込み発生タイミングが
それぞれ短縮されるという効果がある。
【図１】本発明の一実施例のマイクロコンピュータを示
すブロック図である。
すブロック図である。
【図２】従来のマイクロコンピュータのＡ／Ｄコンバー
タを示すブロック図である。
タを示すブロック図である。
１ 入力回路 ２ アナログ信号 ３ 選択回路 ４ 電圧保持回路 ５ 基準電圧生成回路 ６ 基準電圧 ７ 比較器 ８ レジスタ回路 ９ 基準値レジスタ １０ 誤差レジスタ １１ 演算器 １２ 出力信号 １３ 保持レジスタ １４ 旧保持レジスタ １５ 学習回路 １６ 平均値 １７ 基準電圧レジスタ １８ 割り込み制御回路 １９ 割り込み要求信号 ２０ 制御信号 ２１ 制御回路
Claims (2)
- 【請求項１】 アナログ信号を入力する入力回路と、変
換すべきアナログ信号を選択する選択回路と、選択され
た前記アナログ信号を前記入力回路を介して保持する電
圧保持回路と、基準電圧を生成する基準電圧生成回路
と、前記基準電圧と入力される前記アナログ信号とを比
較する比較器と、前記比較器より出力される比較結果情
報を格納するレジスタ回路と、前記各回路及び比較器を
制御する制御回路とを有するＡ／Ｄコンバータを内蔵す
るマイクロコンピュータにおいて、前記Ａ／Ｄコンバー
タに、有効な入力信号と判断するための基準値をあらか
じめ設定する基準値レジスタと入力変換されたＡ／Ｄ変
換値のバラツキの有効とする範囲値を設定する誤差レジ
スタとを含む有効範囲設定部を設け、前記レジスタ回路
に格納されたＡ／Ｄ変換値と前記有効範囲設定部に設定
された基準値及び範囲値とを比較演算する演算器と、前
記演算器の出力信号により前記レジスタ回路に格納され
た比較結果情報を転送し保持する保持レジスタとを含む
有効信号判定部を設け、前記有効信号の出力に同期し、
前回の保持レジスタの情報を保持している旧保持レジス
タと前記保持レジスタとの保持内容の平均を算出し平均
値情報を出力する学習回路を設け、出力された前記平均
値情報を格納する基準電圧レジスタを前記基準電圧生成
部が有していることを特徴とするマイクロコンピュー
タ。 - 【請求項２】 前記有効信号判定部の有効信号により割
り込みを発生する割り込み制御回路を有することを特徴
とする請求項１記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4079672A JP3001325B2 (ja) | 1992-04-01 | 1992-04-01 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4079672A JP3001325B2 (ja) | 1992-04-01 | 1992-04-01 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05282100A true JPH05282100A (ja) | 1993-10-29 |
| JP3001325B2 JP3001325B2 (ja) | 2000-01-24 |
Family
ID=13696683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4079672A Expired - Fee Related JP3001325B2 (ja) | 1992-04-01 | 1992-04-01 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3001325B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278255B1 (en) | 1999-02-02 | 2001-08-21 | Samsung Electronics Co., Ltd. | Apparatus and method for eliminating variable offset values of current detecting signals |
-
1992
- 1992-04-01 JP JP4079672A patent/JP3001325B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278255B1 (en) | 1999-02-02 | 2001-08-21 | Samsung Electronics Co., Ltd. | Apparatus and method for eliminating variable offset values of current detecting signals |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3001325B2 (ja) | 2000-01-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991026 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| S111 | Request for change of ownership or part of ownership |
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