JPS63209324A - Ａ／ｄ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、被計測信号としてアナログ信号を取扱う計
測分野に関するものである。

〔従来の技術〕

第２図は従来の逐次比較型Ａ／Ｄ変換装置であり。

図において、　８ａは被計測信号、（１）は被計測信号
とＤ／Ａ変換回路（４）の信号を電圧比較する電圧比較
型コンパレータ、（２）は電圧比較型コンパレータ（１
）の信号を蓄積する逐次比較レジスタ、（３）は基準電
圧発生回路、（４）は上記基準電圧発生回路（３）の電
圧を入力し逐次比較レジスタ（２）のテークに対応した
アナログ電圧を発生させるＤ／Ａ変換回路、（５）は上
記動作のタイミングを制御するタイミング回路、　Ｄａ
はＡ／Ｄ変換値である。

〔発明が解決しようとする問題点〕

上記構成によると、　Ｄ／Ａ変換回路の発生電圧によっ
てのみ回路の分解能が決定されるため、　Ｄ／Ａ変換回
路の発生電圧以上の電圧を計測する場合。

入力電圧を減圧してＡ／Ｄ変換しなければならず計測精
度を低下させて、計測するかより良い分解能を有したＤ
／Ａ変換回路が必要となり９価格の増加を招く問題点が
あった。

この発明は、上記のような問題点を解消するためになさ
れたもので、　Ｄ／Ａ変換回路の発生電圧以上の電圧を
計測する場合でも計測精度を低下させず、計測できるＡ
／Ｄ変換装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るＡ／Ｄ変換装置は、第１のスイッチ回路
で基準電圧発生回路の出力電圧を選択し。

電圧比較型コンパレータにて基準電圧発生回路の出力電
圧と入力信号を比較することにより０本装置におけるＡ
／Ｄ変換の最上位ビットの判定が行なわれる。その結果
をもとにラッチ回路が、第２のスイッチ回路を制御し、
加算回路に基準電圧発生回路の出力電圧を供給するか否
か決定する。このため本装置は、従来の計測精度を低下
させず従来の２倍の計測範囲を、有することができるよ
うにしたものである。

〔作　用〕

この発明における電圧比較型コンパレータは。

入力信号と基準電圧発生回路の出力電圧を比較すること
により、入力信号が基準電圧発生回路の出力電圧を超え
るか否かの判定が、最上位ビットの電圧判定となり、そ
の結果超えない場合は従来のＡ／Ｄ変換を実施する。ま
た判定結果が、基準電圧発生回路の出力電圧を超えてい
ると判定した場合。

ラッチ回路の制御により、第２のスイッチ回路がオンと
なり、加算回路へはＤ／Ａ変換回路出力電圧プラス基準
電圧発生回路の出力電圧が、供給されＡ／Ｄ変換を実施
する。このことによ９本装置は。

従来のＡ／Ｄ変換装置に対し計測精度を低下させること
なく２倍の計測範囲を有することができる。

〔実施例〕

第１図はこの発明の実施例を示す構成図である。

図において、（１）〜（５）は上記従来回路と全く同一
のものである。

上記第１図において、第１のスイッチ回路（６）はタイ
ミング回路（５）の制御により基準電圧発生回路（３）
の出力電圧を選択し、電圧比較型コンパレータ（１）へ
入力する。電圧比較型コンパレータ（１）では。

上記基準電圧発生回路（３）の出力電圧と被計測信号８
ａを電圧比較する。上記電圧比較の結果は、ラッチ回路
（７）へ入力されタイミング回路（５）の制御により０
本装置における最上位ビットの判定結果ＤＢがラッチ回
路（７）に蓄積されるとともに第２のスイッチ回路（８
）への制御信号となる。

上記電圧比較型コンパレータ（１）により被計測信号Ｓ
ａが基準電圧発生回路（３）の出力電圧より低いと判定
した場合、ラッチ回路（７）の出力は第２のスイッチ回
路（８）を駆動せず、加算回路（９）へオフセット電圧
を供給しない。また、第１のスイッチ回路（６）は、タ
イミング回路（５）の制御により加算回路（９）を選択
し９本装置は従来のＡ／Ｄ変換が実施されその他のＡ／
Ｄ変換値ＤＡ　’ｆ−得る。

また、上記２つの信号のうち被計測信号ＳＡの電圧が高
い場合、ラッチ回路（７）は、第２のスイッチ回路（８
）を駆動し加算回路（９）へ、オフセット電圧として基
準電圧発生回路（３）の出力電圧を供給する。

したがって、加算回路（８）の出力電圧はＤ／Ａ変換回
路（４）と、基準電圧発生回路（３）の出力電圧との合
成値となり、従来のＡ／Ｄ変換装置出力ＤＡの計測範囲
に対し２倍の電圧まで計測可能となる。計測精度は、従
来のものと同一精度を有することができることはいうま
でもない。

〔発明の効果〕

以上のように、この発明によれば第１のスイッチ回路を
基準電圧発生回路の出力電圧を選択することにより、最
上位ビットの判定が行なわれ、その結果を電圧比較型コ
ンパレータへのオフセット電圧とすることができる。

したがって、計測精度を低下させることな〈従来のＡ／
Ｄ変換装置に比べ２倍の計測範囲を得ることができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路の構成図、第
２図は従来の回路を示す構成図である。 図において（１）は電圧比較型コンパレータ、（２）は
逐次比較レジスタ、（３）は基準電圧発生回路、（４）
はＤ／Ａ変換回路、（５）はタイミング回路、（６）は
第１のスイッチ回路、（７）はラッチ回路、（８）は第
２のスイッチ回路、（９）は加算回路である。 なお２図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 外部より与えられる被計測信号と、Ｄ／Ａ変換回路の出
   力電圧とを電圧比較する電圧比較型コンパレータと、上
   記電圧比較型コンパレータの比較結果を入力するととも
   にタイミング回路によって動作速度を制御される逐次比
   較レジスタと、上記逐次比較レジスタの出力電圧をアナ
   ログ電圧に変換するＤ／Ａ変換回路と、上記Ｄ／Ａ変換
   回路に基準電圧を供給する基準電圧発生回路とから構成
   されるＡ／Ｄ変換装置において、上記電圧比較型コンパ
   レータの入力信号を、タイミング回路の制御により基準
   電圧発生回路出力電圧と、加算回路の出力電圧を切り換
   える第１のスイッチ回路と、上記基準電圧発生回路の出
   力電圧を選択した時のＡ／Ｄ変換値を蓄積するラッチ回
   路と、上記ラッチ回路の制御により加算回路に基準電圧
   発生回路の出力電圧を供給する第２のスイッチ回路と、
   上記Ｄ／Ａ変換回路の出力電圧と上記基準電圧発生回路
   の出力電圧を合成する加算回路とを備えたＡ／Ｄ変換装
   置。