JP2910086B2 - パルス波形変換型ｄ／ａ変換回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はパルス波形変換回路を用いてD/A変換を行な
うD/A変換回路において、そのクロック信号の周期が、
あるタイミングで変化する場合に用いられる。

従来の技術 パルス波形変換回路はディジタル信号をD/A変換する
のに好適な変換回路であり、近年種々のノイズシエーパ
回路と組み合わせる事により、理想的なD/A変換回路と
して脚光を浴びるようになった。そして周辺回路の構成
によっては、クロック切り換え回路等により、複数のク
ロック信号を切り換えて、パルス波形変換回路のクロッ
ク信号としなければならないような場合もある。

第４図に複数のクロック信号を用いて、パルス波形変
換回路を動作させた場合の構成例を示す。まず第４図に
おいて５は、クロック信号２とクロック信号３とをクロ
ック切り換え信号４によって切り換えるためのクロック
切り換え回路である。そして６は上記クロック切り換え
回路５のクロック信号出力11を用いて、入力ディジタル
信号１を２種類のパルス波形7,8に変換するパルス波形
変換回路である。そして９は上記パルス波形変換回路の
出力するパルス波形７からパルス波形８を減算したパル
ス波形10を出力する演算回路である。

以上の様に構成された従来の回路に対して、以下説明
を行なう。まず第２図はパルス波形変換回路６の個々の
入力ディジタル信号１に対するパルス波形出力7,8と、
パルス波形７からパルス波形８を減算した波形を示す
図、第５図は第４図に示した各信号の波形を示す図であ
る。第５図においてクロック切り換え信号４がローレベ
ルからハイレベルへと変化すると、クロック切り換え回
路はその出力信号11をクロック信号２からクロック信号
３へと切り換える。従ってクロック切り換え信号４の変
化点の前後でクロック信号11の周期が１周期分だけ長く
なる。このためパルス波形7,8およびパルス波形出力10
のパルスも、これに同期して長くなる。そして結果的に
第５図に点線で囲ったように、パルス波形出力10のパル
スの幅が本来の幅よりも広くなってしまう。従って、こ
の時パルス波形出力10は本来出力する値よりも大きな値
を出力する事となる。そしてこれがショック音となり、
耳に聴こえてしまう。

発明が解決しようとする課題 上記のように、複数のクロック信号を用いてパルス波
形変換回路を動作させるような場合、従来の回路構成で
は、ショック音が出てしまうといった問題点があった。

課題を解決するための手段 本発明によるパルス波形変換型D/A変換回路は上記問
題点を解決するために、外部より入力されたトリガ信号
により、その出力するクロック信号の周期が一周期分だ
け変化するクロック発生回路と、上記クロック発生回路
の出力をクロック信号として用い、入力ディジタル信号
を複数のパルス波形に変換するパルス波形変換回路と、
上記パルス波形変換回路の出力する複数のパルス波形を
入力し、合成パルスを出力する演算回路とを有し、上記
トリガ信号の発生を促す要求信号が与えられた後、上記
入力ディジタル信号が上記演算回路の合成パルス出力が
ゼロ出力となるべき入力デジタル値であることが検出さ
れ、その結果上記演算回路の合成パルス出力がゼロ出力
となった期間中に１度だけ、上記トリガ信号の発生を許
可するように構成されている。

作用 本発明は上記した構成によって、上記演算回路のパル
ス波形出力がゼロの時にのみトリガ信号を発生させ、そ
れによってショック音の発生を防止している。

実施例 第１図に本発明によるパルス波形変換型D/A変換回路
の実施例を示す。第１図において、クロック切り換え回
路５、パルス波形変換回路６、演算回路９は第４図に示
したそれと同じである。そして第１図における12は、入
力ディジタル信号がある特定の値となった事を検出する
ためのデコーダ回路である。そして13はクロック切り換
え信号４が変化した後で、入力ディジタル信号がある特
定の値となった時、初めてその出力信号を変化させる、
クロック切り換え制御回路である。

以上のように構成されたパルス波形変換型D/A変換回
路に対して、第２図および第３図を用いて以下その動作
を説明する。なお第３図は第１図に示した各信号の波形
を示す図である。まず第２図より明らかなように、入力
ディジタル信号の値が「３」の時は、パルス波形７から
パルス波形８を減算した波形、すなわち演算回路９の出
力するパルス波形出力10はゼロとなり、全くパルスが発
生しない。従ってこの様な時に、パルス波形変換回路の
クロック信号の周期が変化しても、もともと何もパルス
が出力されていないため、ショック音が出ない。

第３図に示した回路は上記の理屈を利用したものであ
る。即ち第３図においてクロック切り換え信号４がロー
レベルからハイレベルへと変化しても、クロック切り換
え制御回路の出力信号はローレベルの状態を保つ。そし
てその後、入力ディジタル信号が「３」となり、演算回
路９の出力信号10がゼロとなった時、初めてクロック切
り換え制御回路の出力信号がローレベルからハイレベル
となり、クロック切り換え回路がその出力信号11をクロ
ック信号２からクロック信号３へと切り換える。この時
も従来例と同様にクロック信号11の周期が１周期分だけ
長くなる。しかしこの場合は演算回路９の出力信号10が
ゼロであるため、従来のようにパルス波形出力信号10の
パルスの幅が広くなってしまう事はない。従ってこの場
合はショック音の発生はない。

またフェールセーフのため、上記クロック切り換え信
号４が変化した後、非常に長い時間が経過した後でも、
入力ディジタル信号１の値が「３」とならなかった場合
は、強制的にクロック切り換え制御回路の出力をクロッ
ク切り換え信号に一致させる。

発明の効果 以上のように本発明によるパルス波形変換型D/A変換
回路は、外部より入力されたトリガ信号により、その出
力するクロック信号の周期が一周期分だけ変化するクロ
ック発生回路と、上記クロック発生回路の出力をクロッ
ク信号として用い、入力ディジタル信号を複数のパルス
波形に変換するパルス波形変換回路と、上記パルス波形
変換回路の出力する複数のパルス波形を入力し、合成パ
ルスを出力する演算回路とを有し、上記トリガ信号の発
生を促す要求信号が与えられた後、上記入力ディジタル
信号が上記演算回路の合成パルス出力がゼロ出力となる
べき入力デジタル値であることが検出され、その結果上
記演算回路の合成パルス出力がゼロ出力となった期間中
に１度だけ、上記トリガ信号の発生を許可するように構
成され、クロック信号の周期が一周期分だけ変化した場
合でもショック音が発生しない様に動作する。

【図面の簡単な説明】

第１図は本発明によるパルス波形変換型D/A変換回路の
実施例を示すブロック図、第２図は上記実施例における
入力ディジタル信号１とパルス波形７、パルス波形８、
パルス波形出力10との関係を示すタイミング図、第３図
は上記実施例における各部信号波形を示すタイミング
図、第４図は従来のパルス波形変換転D/A変換回路の例
を示すブロック図、第５図は上記従来例における各部信
号波形を示すタイミング図である。 ５……クロック切り換え回路、６……パルス波形変換回
路、９……演算回路、12……デコーダ回路、13……クロ
ック切り換え制御回路。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】外部より入力されたトリガ信号により、そ
   の出力するクロック信号の周期が一周期分だけ変化する
   クロック発生回路と、上記クロック発生回路の出力をク
   ロック信号として用い、入力ディジタル信号を複数のパ
   ルス波形に変換するパルス波形変換回路と、上記パルス
   波形変換回路の出力する複数のパルス波形を入力し、合
   成パルスを出力する演算回路とを有し、上記トリガ信号
   の発生を促す要求信号が与えられた後、上記入力ディジ
   タル信号が上記演算回路の合成パルス出力がゼロ出力と
   なるべき入力デジタル値であることが検出され、その結
   果上記演算回路の合成パルス出力がゼロ出力となった期
   間中に１度だけ、上記トリガ信号の発生を許可するよう
   に構成されたパルス波形変換型D/A変換回路。
2. 【請求項２】上記トリガ信号の発生を促す要求信号が与
   えられた時に、ある一定時間を経過した後もなお、上記
   演算回路の合成パルス出力をゼロ出力にするべき値に上
   記入力ディジタル信号がならなかった場合は、上記トリ
   ガ信号を強制的に発生させるように構成された請求項１
   項記載のパルス波形変換型D/A変換回路。