JP2000269814A - アナログ／ディジタル変換回路 - Google Patents

Abstract

(57)【要約】 【課題】 Ａ／Ｄ変換処理に要する時間を短縮すること
が可能なＡ／Ｄ変換回路を提供する。 【解決手段】 例えば１０ビット幅精度のＡ／Ｄ変換回
路において、従来は全て１０ビットで変換を行っていた
が、変換ビット幅設定回路に設定された例えば５ビット
幅で変換を行う。これにより、期待値生成回路１６が生
成する期待値はこの５ビット幅の範囲内で生成され、制
御論理部１３、Ｄ／Ａ変換回路１８、コンパレータ部２
１から成る制御ループの回数が１０回から５回に減少
し、処理時間が高速化される。この設定された変換ビッ
ト幅が適切でない場合は、ＣＰＵ１１により変換ビット
幅の再設定が行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ／ディジ
タル（以下、Ａ／Ｄという）変換回路に関する。

【０００２】

【従来の技術】従来は、Ａ／Ｄ変換回路が変換するアナ
ログ入力信号のビット幅は、各システム毎に一定値で固
定されていた。例えば、ｎビット幅の精度でＡ／Ｄ変換
を行うシステムでは、全てのアナログ入力信号に対して
それぞれ１ビットずつｎ回変換処理を行っていた。この
ため、Ａ／Ｄ変換に要する時間は、システムの動作周波
数のみによって一義的に決定されていた。

【０００３】

【発明が解決しようとする課題】このような従来のＡ／
Ｄ変換回路では、アナログ入力信号における変化量の大
小にかかわらず、全ビット幅分の変換処理を行わなけれ
ば変換結果を得ることはできなかった。従って、アナロ
グ入力信号の変化量が小さく、Ａ／Ｄ変換を行っても変
換結果が下位の数ビット程度しか変動しないような場合
であっても、毎回全ビットの変換処理を行わなければな
らず、不必要な変換に時間を浪費するという問題があっ
た。

【０００４】本発明は上記事情に鑑みてなされたもの
で、Ａ／Ｄ変換処理に要する時間を短縮することが可能
なＡ／Ｄ変換回路を提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明のＡ／Ｄ変換回路
は、アナログ入力信号と比較すべきディジタル期待値信
号を生成する制御論理部と、前記ディジタル期待値信号
を与えられてアナログ期待値信号に変換するディジタル
／アナログ変換回路と、前記アナログ入力信号と前記ア
ナログ期待値信号とを比較し、比較結果信号を前記制御
論理部に出力するコンパレータ部とを備え、前記制御論
理部が前記比較結果信号に応じて前記ディジタル期待値
信号を生成する制御ループを繰り返し、前記ディジタル
期待値信号の最下位ビットが決定された時点におけるこ
の期待値をアナログ／ディジタル変換結果とするアナロ
グ／ディジタル変換回路であって、前記制御論理部は、
１回目のアナログ／ディジタル変換では第１の変換ビッ
ト幅で前記ディジタル期待値信号を生成して制御ループ
を前記第１の変換ビット数だけ繰り返し、２回目以降の
アナログ／ディジタル変換では前記第１の変換ビット幅
よりも小さい第２の変換ビット幅で前記ディジタル期待
値信号を生成して制御ループを前記第２の変換ビット数
だけ繰り返すことを特徴としている。

【０００６】また、前記アナログ／ディジタル変換結果
をモニタする中央処理装置をさらに備え、前記中央処理
装置はこのモニタ結果に応じて前記第２の変換ビット幅
を前記制御論理部に設定させるものであってもよい。

【０００７】あるいは、複数のアナログ入力信号を順次
切り替えて前記コンパレータ部に与える入力制御部をさ
らに備え、前記制御論理部は比較すべきアナログ入力信
号に対応した前記ディジタル期待値信号を切り替えて生
成することをものであってもよい。

【０００８】本発明のＡ／Ｄ変換回路は、アナログ入力
信号と比較すべきディジタル期待値信号と、ディジタル
上限値信号及びディジタル下限値信号とを生成する制御
論理部と、前記ディジタル期待値信号を与えられてアナ
ログ期待値信号に変換し、前記上限値及び下限値を与え
られてアナログ上限値信号及びアナログ下限値信に変換
するディジタル／アナログ変換回路と、前記アナログ上
限値信号及びアナログ下限値信号と前記アナログ入力信
号とを比較して、前記アナログ入力信号が前記アナログ
上限値信号及びアナログ下限値信号が示す範囲内にある
かどうかを示す第１の比較結果信号を前記制御論理部に
出力し、前記アナログ入力信号と前記アナログ期待値信
号とを比較し、第２の比較結果信号を前記制御論理部に
出力するコンパレータ部及び判定回路とを備え、前記制
御論理部が前記第２の比較結果信号に応じて前記ディジ
タル期待値信号を生成する制御ループを繰り返し、前記
ディジタル期待値信号の最下位ビットが決定された時点
におけるこの期待値をアナログ／ディジタル変換結果と
するアナログ／ディジタル変換回路であって、前記制御
論理部は、１回目のアナログ／ディジタル変換では、第
１の変換ビット幅で前記ディジタル期待値信号を生成し
て制御ループを前記第１の変換ビット数だけ繰り返し、
２回目以降のアナログ／ディジタル変換では、ディジタ
ル上限値信号及びディジタル下限値信号を生成し、前記
第１の比較結果信号に応じて前記第１の変換ビット幅又
はこの第１の変換ビット幅よりも小さい第２の変換ビッ
ト幅で前記ディジタル期待値信号を生成して制御ループ
を前記第１の変換ビット数又は前記第２の変換ビット数
だけ繰り返すことを特徴とする。

【０００９】ここで、複数のアナログ入力信号を順次切
り替えて前記コンパレータ部及び判定回路に与える入力
制御部をさらに備え、前記制御論理部は比較すべきアナ
ログ入力信号に対応した前記ディジタル上限値信号及び
ディジタル下限値信号と前記ディジタル期待値信号とを
切り替えて生成するものであってもよい。

【００１０】

【発明の実施の形態】以下、本発明のー実施の形態につ
いて図面を参照して説明する。

【００１１】本発明の第１の実施の形態は、Ａ／Ｄ変換
を行うアナログ入力信号のビット幅を予め設定してお
き、１回目の処理では全ビット幅変換を行い、２回目以
降は設定したビット幅だけ変換を行う点に特徴がある。
図１に、本実施の形態によるＡ／Ｄ変換回路の構成を示
す。

【００１２】このＡ／Ｄ変換回路は、ＣＰＵ１１、制御
論理部１３、Ｄ／Ａ変換回路１８、入力制御部１９、比
較器２１を備えている。ここで、ＣＰＵ１１と制御論理
部１３とは、内部データバス１２を介して接続されてい
る。

【００１３】ＣＰＵ１１は、後述するように変換ビット
幅が適切か否かを判断する。制御論理部１３は、ＣＰＵ
１１からの指示や判断結果に基づいて、Ａ／Ｄ変換処理
全体の制御を行う。

【００１４】制御論理部１３は、Ａ／Ｄ制御回路１４、
変換結果保持用レジスタ１５、期待値生成回路１６、変
換ビット幅設定回路１７を有している。

【００１５】Ａ／Ｄ制御回路１４は内部データバス１２
に接続されており、ＣＰＵ１１からの開始指示に基づい
てＡ／Ｄ変換処理を開始させたり、最終的なＡ／Ｄ変換
結果をＣＰＵ１１に転送したりする。ここでは、Ａ／Ｄ
制御回路１４はマイクロコンピュータを内蔵しインテリ
ジェント機能を有することを想定している。よって、内
部データバス１２を介してＣＰＵ１１がＡ／Ｄ制御回路
１４に必要な設定を行うことが可能である。

【００１６】変換結果保持用レジスタ１５は、Ａ／Ｄ変
換結果を与えられて保持するものである。ここで、Ａ／
Ｄ変換結果とは期待値生成回路１６が前回生成した値に
相当する。

【００１７】期待値生成回路１６は、変換結果保持用レ
ジスタ１５に保持されている前回の期待値とＡ／Ｄ制御
回路１４からの指示とを与えられ、入力信号と比較すべ
き期待値をディジタル信号の形態で生成する。

【００１８】変換ビット幅設定回路１７は、ＣＰＵ１１
により指定された変換ビット幅の設定を行う。

【００１９】Ｄ／Ａ変換回路１８は、期待値生成回路１
６が生成した期待値を与えられてアナログ信号の形態に
変換する。

【００２０】入力制御部１９は入力セレクタ２０を含
み、例えば複数のセンサから出力された複数個のアナロ
グ入力信号を与えられて、順に切り換えて出力する。例
えば、３種類のセンサからアナログ入力信号を与えられ
た場合には、ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ１、ＣＨ
２、…というように切り換えを行う。

【００２１】比較器２１は、Ｄ／Ａ変換回路１８から出
力されたアナログ期待値信号と、入力制御部１９から出
力されたアナログ入力信号とを比較し、両者の高低関係
を判定する。この比較結果は、制御論理部１３に与えら
れる。

【００２２】このような構成を備えた本実施の形態によ
るＡ／Ｄ変換器の動作について、以下に説明する。

【００２３】（１） ＣＰＵ１１からのＡ／Ｄ変換処理
の開始指示が、内部データバス１２を介して制御論理部
１３のＡ／Ｄ制御回路１３に与えられ、Ａ／Ｄ制御回路
１３の開始ビットをイネーブルにする。

【００２４】（２） Ａ／Ｄ制御回路１３は、ＣＰＵ１
１の指示に基づき変換すべきビット幅を変換ビット幅設
定回路１７に設定する。

【００２５】（３） １回目のＡ／Ｄ変換は、変化が想
定される全範囲に渡って行う必要がある。そこで、変換
ビット幅設定回路１７に設定されたビット幅とは無関係
に、全ビットに対して変換処理を行う。

【００２６】（３−１） 先ず、Ａ／Ｄ制御回路１４が
期待値生成回路１６に期待値を生成させる。１回目の期
待値は、例えば変化が想定される幅の１／２の値とす
る。即ち、全ビット数が１０ビットである場合には、
「１０００００００００」とする。この値が、変換結果
保持用レジスタ１５に保持される。

【００２７】（３−２） 期待値生成回路１６が生成し
た期待値をＤ／Ａ変換回路１８がアナログ期待値信号に
変換する。

【００２８】（３−３） 入力制御部１９が複数入力を
順次切り替えて、この期待値と比較すべきアナログ入力
信号を出力する。

【００２９】（３−４） コンパレータ部２１がアナロ
グ期待値信号とアナログ入力信号とを与えられて比較
し、両者の高低関係を示す信号を制御論理部１３に出力
する。

【００３０】（３−５） 両者の高低関係に応じて、Ａ
／Ｄ制御回路１４が期待値生成回路１６に期待値を生成
させる。期待値生成回路１６は、Ａ／Ｄ制御回路１４か
らの指示と変換結果保持用レジスタ１５に保持されてい
る期待値とを用いて期待値を生成する。例えば一般の量
子化手法を用いて、変化幅の１／２の値よりもアナログ
入力信号の方が大きい場合には変化幅の３／４、逆にア
ナログ入力信号の方が小さい場合には変化幅の１／４の
値とする。より具体的には、前回の期待値「１００００
０００００」よりもアナログ入力信号の方が大きい場合
には、２番目の上位ビットに「１」を立てて次の期待値
を「１１００００００００」とし、アナログ入力信号の
方が小さい場合は「０１００００００００」とする。期
待値「１１００００００００」よりもアナログ入力信号
の方が大きい場合はさらに次の期待値を「１１１０００
００００」とし、アナログ入力信号の方が小さい場合は
「１０１０００００００」とし、期待値「０１００００
００００」よりもアナログ入力信号の方が大きい場合は
さらに次の期待値を「０１１０００００００」とし、ア
ナログ入力信号の方が小さい場合は「００１０００００
００」とする。このような期待値は、変換結果保持用レ
ジスタ１５に保持され、さらにＤ／Ａ変換回路１８に出
力される。

【００３１】以降、上記（３−２）〜（３−５）の処理
からなる制御ループを、最下位ビットに至るまでの１０
回分繰り返して行う。最終的に変換結果保持用レジスタ
１５に保持された期待値を、Ａ／Ｄ変換結果としてＡ／
Ｄ制御回路１４が内部データバス１２へ転送する。これ
により、１回目のアナログ入力信号に対するＡ／Ｄ変換
処理を終える。

【００３２】（４） ２回目以降の変換処理では、変換
ビット幅設定回路１７に設定された変換ビット幅に応じ
てＡ／Ｄ変換処理を行う。

【００３３】（４−１） 変換ビット幅に応じた期待値
を、Ａ／Ｄ制御回路１４が期待値生成回路１６に生成さ
せる。例えば、１０ビット精度のＡ／Ｄ変換回路におい
て、下位５ビットを変換ビット幅に設定した場合は、下
位５ビットのみを変化させた期待値を生成させる。１回
目の変換結果が「０１０１００１１０１」であるとする
と、上位５ビットはこの値で固定し、下位５ビットのみ
を変化させる。即ち、５ビットの変化幅の１／２に相当
する「０１０１０１００００」を期待値とする。

【００３４】（４−２） 期待値生成回路１６が生成し
た期待値を、Ｄ／Ａ変換回路１８がアナログ期待値信号
に変換する。

【００３５】（４−３） 入力制御部１９が複数入力を
順次切り替えて出力する。

【００３６】（４−４） コンパレータ部２１がアナロ
グ期待値信号とアナログ入力信号とを与えられて比較
し、両者の高低関係を示す信号を制御論理部１３に出力
する。

【００３７】（４−５） 両者の高低関係に応じて、Ａ
／Ｄ制御回路１４が期待値生成回路１６に期待値を生成
させる。期待値生成回路１６は、Ａ／Ｄ制御回路１４か
らの指示と変換結果保持用レジスタ１５に保持されてい
る期待値とを用いて期待値を生成する。変化幅の１／２
の値に相当する上記期待値よりもアナログ入力信号の方
が大きい場合には変化幅の３／４、逆にアナログ入力信
号の方が小さい場合には変化幅の１／４の値とする。例
えば、前回の期待値「０１０１０１００００」よりもア
ナログ入力信号の方が大きい場合には、次の期待値を
「０１０１０１１０００」とし、アナログ入力信号の方
が小さい場合は「０１０１００１０００」とする。さら
に、期待値「０１０１０１１０００」よりもアナログ入
力信号の方が大きい場合は次の期待値を「０１０１０１
１１００」とし、アナログ入力信号の方が小さい場合は
「０１０１０１０１００」とする。期待値「０１０１０
０１０００」よりもアナログ入力信号の方が大きい場合
は次の期待値を「０１０１００１１００」とし、アナロ
グ入力信号の方が小さい場合は「０１０１０００１０
０」とする。このような期待値が変換結果保持用レジス
タ１５に保持され、さらにＤ／Ａ変換回路１８に出力さ
れる。

【００３８】以降、上記（４−２）〜（４−５）の処理
からなる制御ループを、５ビット目から最下位ビットに
至るまで５回繰り返して行う。全ビット分Ａ／Ｄ変換を
行っていた従来の場合にには１０回ループを繰り返して
いた。これに対し、本実施の形態では５ビット分変換処
理を行うので５回繰り返せばよく、処理時間が短縮され
る。そして、最終的に変換結果保持用レジスタ１５に保
持された期待値を、Ａ／Ｄ変換結果としてＡ／Ｄ制御回
路１４が内部データバス１２へ転送する。これにより、
２回目のアナログ入力信号に対するＡ／Ｄ変換処理を終
える。

【００３９】（５） ３回目以降のＡ／Ｄ変換処理は、
上述した２回目のＡ／Ｄ変換処理と同様に行う。

【００４０】本実施の形態によれば、従来のＡ／Ｄ変換
回路よりも変換処理を高速化することができる。例え
ば、アナログ入力信号の変化量が下位５ビット以内であ
ると仮定し、これを１０ビット精度でｔ１時間かかるＡ
／Ｄ変換回路において、アナログ入力信号をｎ回変換す
る場合を考える。

【００４１】従来のように、全てのアナログ入力信号に
対してｎ回Ａ／Ｄ変換を行う場合には、１回の変換でｔ
１時間かかるため、全体の変換時間Ｔ０は、 Ｔ０＝ｔ１＊ｎ … （１） となる。

【００４２】これに対し、上記第１の実施の形態では、
最初の１回目は全ビット変換するが、２回目以降は５ビ
ットしか変換しないので、全体の変換時間Ｔ１は、 Ｔ１＝ｔ１＋（ｔ１＊５／１０）＊（ｎ−１） … （２） である。

【００４３】より具体的に、変換回数が１０回で、１回
当りの変換時間が１０μｓｅｃであるとすると、従来の
変換時間Ｔ０は、 Ｔ０＝１０＊１０ ＝１００（μｓｅｃ） … （３） である。上記第１の実施の形態によれば、 Ｔ１＝１０＋（１０＊５／１０）＊９ ＝５５（μｓｅｃ） … （４） となる。よって、本実施の形態によれば従来と比較して
変換時間が５５％と短縮され、高速化されることがわか
る。

【００４４】また、上記第１の実施の形態では、ＣＰＵ
１１が処理の開始時に設定した変換ビット幅が適切でな
く、アナログ入力信号の変化量がこの変換ビット幅を超
えることも考えられる。このような場合には、正確なＡ
／Ｄ変換結果を得ることができない。例えば、１０ビッ
ト精度Ａ／Ｄ変換回路において、変換ビット幅を５ビッ
トに設定し、変換量が６ビット幅に及んだ場合には、上
限の値が常時「０１０１０１１１１１」という値になる
おそれがある。

【００４５】このような場合には、例えばＣＰＵ１１が
変換結果をモニタしておき、上述したような値が複数回
連続し変換結果が異常であると判断したとき、変換ビッ
ト幅選択回路１７に新たな変換ビット幅を設定し直すこ
とで、対処が可能である。

【００４６】本発明の第２の実施の形態によるＡ／Ｄ変
換回路について、図２を参照して述べる。本実施の形態
は、アナログ入力信号の変化量が一旦設定した変換ビッ
ト幅の範囲内にあるか否かをモニタし、範囲内にある場
合はこの変換ビット幅で処理を行い、範囲を超えた場合
には全ビット幅分の変換処理を行う点に特徴がある。

【００４７】図２に、本実施の形態によるＡ／Ｄ変換回
路の構成を示す。このＡ／Ｄ変換回路は、ＣＰＵ３１、
制御論理部５３、Ｄ／Ａ変換回路６０、入力制御部３
９、コンパレータ部６１、判定回路６４を備えている。
ＣＰＵ３１と制御論理部５３とは、内部データバス３２
を介して接続されている。

【００４８】ＣＰＵ３１は、変換ビット幅の設定等、各
種制御を行う。制御論理部５３は、ＣＰＵ３１からの指
示や判断結果に基づいて、Ａ／Ｄ変換処理全体の制御を
行う。

【００４９】制御論理部５３は、Ａ／Ｄ制御回路３４、
変換結果保持用レジスタ３５、期待値生成回路３６、変
換ビット幅設定回路３７を有する。

【００５０】Ａ／Ｄ制御回路３４は、ＣＰＵ３１からの
開始指示に基づいてＡ／Ｄ変換処理を開始させたり、最
終的なＡ／Ｄ変換結果をＣＰＵ３１に転送したりする。
Ａ／Ｄ制御回路３４はマイクロコンピュータを内蔵し、
内部データバス３２を介してＣＰＵ３１がＡ／Ｄ制御回
路３４に必要な設定を行うことができる。

【００５１】変換結果保持用レジスタ３５は、Ａ／Ｄ変
換結果を与えられて保持する。

【００５２】期待値生成回路３６は、Ａ／Ｄ制御回路３
４からの指示に基づいて期待値を生成する。

【００５３】変換ビット幅設定回路３７は、ＣＰＵ３１
により指定された変換ビット幅の設定を行う。

【００５４】Ｄ／Ａ変換回路６０は、期待値生成回路３
６が生成した期待値を与えられてアナログ信号の形態に
変換する。このＤ／Ａ変換回路６０は、期待値を出力す
る他に、後述するように上限値と下限値とを出力する必
要があるので、２タップ電位の出力の選択が可能である
機能を有している。

【００５５】入力制御部３９は入力セレクタ４０を含
み、例えば複数のセンサから出力された複数個のアナロ
グ入力信号を与えられて、順に切り換えて出力する。例
えば、３種類のセンサからアナログ入力信号を与えられ
た場合には、ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ１、ＣＨ
２、…というように切り換えを行う。

【００５６】コンパレータ部６１は、比較器６２及び６
３を有する。Ｄ／Ａ変換回路６０から出力された上限値
及び下限値と、入力セレクタ４０から出力されたアナロ
グ入力信号とを比較し、それぞれの高低関係を出力す
る。また、比較器６２及び６３のいずれか一方を用い
て、アナログ期待値信号とアナログ入力信号とを与えら
れ、両者の高低を比較する。比較結果は、判定回路６４
に与えられる。

【００５７】判定回路６４は、コンパレータ部６１から
の出力を与えられ、アナログ入力信号が上限値及び下限
値の範囲内にあるかどうかを判定するとともに、アナロ
グ期待値信号とアナログ入力信号との高低を示す信号を
制御論理部５３に与える。

【００５８】このような構成を備える本実施の形態によ
るＡ／Ｄ変換器の動作について、以下に説明する。

【００５９】（１） ＣＰＵ３１からのＡ／Ｄ変換処理
の開始指示が、内部データバス３２を介して制御論理部
５３のＡ／Ｄ制御回路３４に与えられ、Ａ／Ｄ制御回路
３４の開始ビットをイネーブルにする。

【００６０】（２） Ａ／Ｄ制御回路３４は、ＣＰＵ３
１の指示に基づき変換すべきビット幅を変換ビット幅設
定回路３７に設定する。

【００６１】（３） １回目のＡ／Ｄ変換は、変化が想
定される全範囲に渡って行う必要がある。そこで、変換
ビット幅設定回路３７に設定されたビット幅とは無関係
に、全ビットに対して変換処理を行う。この場合の処理
の手順は、上記第１の実施の形態における１回目の処理
と同様である。

【００６２】（３−１） Ａ／Ｄ制御回路３４が期待値
生成回路３６に期待値を生成させる。１回目の期待値
は、例えば変化が想定される幅の１／２の値とする。こ
の値が、変換結果保持用レジスタ３５に保持される。

【００６３】（３−２） 期待値生成回路３６が生成し
た期待値をＤ／Ａ変換回路６０がアナログ期待値信号に
変換し、比較器６２又は６３のいずれか一方に出力す
る。

【００６４】（３−３） 入力制御部３９が複数入力を
順次切り替えて、比較器６２又は６３のうちアナログ期
待値信号が入力された方に出力する。

【００６５】（３−４） 比較器６２又は６３がアナロ
グ期待値信号とアナログ入力信号とを与えられて比較
し、両者の高低関係を示す信号を判定回路６４を介して
制御論理部５３に出力する。

【００６６】（３−５） 両者の高低関係に応じて、Ａ
／Ｄ制御回路３４が期待値生成回路３６に期待値を生成
させる。期待値生成回路３６は、Ａ／Ｄ制御回路３４か
らの指示と変換結果保持用レジスタ３５に保持されてい
る期待値とを用いて期待値を生成する。

【００６７】以降、上記（３−２）〜（３−５）の処理
からなる制御ループを、最下位ビットに至るまで繰り返
して行う。最終的に変換結果保持用レジスタ３５に保持
された期待値を、Ａ／Ｄ変換結果としてＡ／Ｄ制御回路
３４が内部データバス３２へ転送する。これにより、１
回目のアナログ入力信号に対するＡ／Ｄ変換処理を終え
る。

【００６８】（４） ２回目以降の変換処理では、変換
ビット幅設定回路３７に設定された変換ビット幅の範囲
内にアナログ入力信号の変化量が収まるか否かを判断し
た後、この変換ビット幅又は全ビット幅でＡ／Ｄ変換処
理を行う。

【００６９】（４−１） １回目の変換処理で得られた
結果が変換結果保持用レジスタ３５から期待値生成回路
３６に与えられる。Ａ／Ｄ制御回路３４が、この期待値
のうち変換ビット幅の範囲内における上限値と下限値と
を期待値生成回路３６に生成させる。例えば、変換ビッ
ト幅が５ビットで、１回目で得られた変換結果が「０１
０１００１１０１」であるとする。この場合の上限値
は、下位５ビットを全て「１」に固定した値「０１０１
０１１１１１」であり、下限値は下位５ビットを全て
「０」に固定した値「０１０１００００００」である。

【００７０】（４−２） この上限値及び下限値がＤ／
Ａ変換器６０によりそれぞれアナログ信号に変換され
て、比較器６２及び６３にそれぞれ与えられる。

【００７１】（４−３） 入力制御部３９が複数入力を
順次切り替えて出力する。

【００７２】（４−４） 比較器６２及び６３が、それ
ぞれ上限値とアナログ入力信号、下限値とアナログ入力
信号とを与えられて比較し、両者の高低関係を示す信号
を判定回路６４に与える。判定回路６４は、この信号に
基づいてアナログ入力信号が上限値と下限値の範囲内に
あるかどうかを判定し、判定結果を制御論理部３７に出
力する。

【００７３】（４−５） Ａ／Ｄ制御回路１４がこの比
較結果に基づいて、いずれのビット幅で変換処理を行う
か決定する。アナログ入力信号の変化量が上限、下限の
範囲内にある場合は、変換ビット幅設定回路３７に設定
されている変換ビット幅で次の変換処理を行う。アナロ
グ入力信号の変化量が上限、下限の範囲を超えている場
合は、全ビット幅で次の変換処理を行う。

【００７４】（４−６） 変換ビット幅の変換処理を行
う場合は、上記第１の実施の形態における処理（４−
１）〜（４−５）と同様である。全ビット幅で変換処理
する場合は、本実施の形態における１回目の処理（３−
１）〜（３−５）と同様である。

【００７５】上記第２の実施の形態によれば、従来と比
較して変換処理時間が次のように短縮される。上述した
ように、アナログ入力信号の変化量が下位５ビット以内
で１０ビット精度でｔ１時間かかるＡ／Ｄ変換回路にお
いて、アナログ入力信号をｎ回変換する場合を考える。

【００７６】第２の実施の形態では、最初の１回目は全
ビット変換するが、２回目以降は５ビットしか変換しな
いので、全体の変換時間Ｔ２は、 Ｔ２＝ｔ１＋（ｔ１＊５／１０）＊（ｎ−１）＋α＊（ｎ−１） … （５） となる。ここで、「α＊（ｎ−１）」の項は、アナログ
入力信号の変化量を判定するために必要な時間である。

【００７７】例えば、変換回数が１０回で１回当りの変
換時間が１０μｓｅｃであるとすると、第２の実施の形
態によれば、 Ｔ２＝１０＋（１０＊５／１０）＊９＋α＊９ ＝５５＋α＊９（μｓｅｃ） … （６） ここで、αは１ビット当りの変換時間（１０μｓｅｃ／
１０ビット＝約１μｓｅｃ）に等しいので、 Ｔ２＝６４（μｓｅｃ） … （７） となる。このため、本実施の形態によれば、従来と比較
して変換時間が６４％に短縮されるので、約１．５倍の
高速化が可能である。

【００７８】次に、２種類のアナログ入力信号をＡ／Ｄ
変換する場合において、第２の実施の形態によるＡ／Ｄ
変換回路を用いた場合と従来の回路を用いた場合との相
違を対比して述べる。ここで、アナログ入力信号は２チ
ャネルＣＨ１、ＣＨ２存在して交互に変換するものと
し、さらに全ビット幅を８ビットとする。

【００７９】従来の場合は、図３（ａ）に示されたよう
に、チャネル１（ＣＨ１）のＡ点における信号のＡ／Ｄ
変換を開始してから８ビット分の変換時間が経過した時
点で、変換結果が得られる。そして、図３（ｂ）に示さ
れたように変換結果がレジスタに保持される。次に、チ
ャネル２（ＣＨ２）のＢ点における信号のＡ／Ｄ変換を
開始してから、８ビット分の変換時間経過後に変換結果
が得られてレジスタに保持される。このようにして、チ
ャネル１、２の信号が交互に変換されていく。図３
（ｂ）における時間ｔ０〜ｔ３までの間に、チャネル１
のＡ点、チャネル２のＢ点、チャネル１のＣ点の変換結
果が得られる。

【００８０】一方、第２の実施の形態では、変化量が変
換ビット幅内であるかどうかの判断に１ビットの変換時
間を要し、この変換ビット幅で変換するために３ビット
の変換時間を要するものとする。この第２の実施の形態
によれば、図４（ａ）に示されたように、チャネル１の
Ｅ点における信号のＡ／Ｄ変換を開始して４ビット分の
変換時間が経過した時点で変換結果が得られる。図４
（ｂ）に示されたように、変換結果が変換結果保持用レ
ジスタ３５に保持される。次に、チャネル２の入力信号
のＦ点における信号のＡ／Ｄ変換を開始し、４ビット分
の変換時間経過後に変換結果が得られてレジスタ３５に
保持される。この結果、図４（ｂ）における時間ｔ０〜
ｔ３までの間に、チャネル１のＥ点、チャネル２のＦ
点、チャネル１のＧ点、チャネルのＨ点、チャネル２の
Ｉ点の変換結果が得られる。

【００８１】従来の場合と第２の実施の形態とを比較す
ると、従来は８ビット分の変換時間を要するため、アナ
ログ入力信号の波形を正確に捕えることができないとい
う問題がある。チャネル１の信号のＡ点からＣ点までの
間、チャネル２の信号のＢ点からＤ点までの間波形が変
化しているが、この変化は変換結果に表れない。

【００８２】これに対し、第２の実施の形態によれば、
従来よりも１／２の時間間隔で波形の変化を捕えること
ができるので、変換精度が向上することがわかる。

【００８３】上述した実施の形態はー例であり、本発明
を限定するものではない。例えば、制御ループ全体の制
御及び期待値の生成を行う制御論理部は、図１又は図２
に示されたものと異なる構成を備えていてもよい。ま
た、変換すべきアナログ入力信号が１種類のみ入力され
る場合にも、本発明を適用することができる。

【００８４】

【発明の効果】以上説明したように、本発明のＡ／Ｄ変
換回路によれば、アナログ入力信号の変換処理を全ビッ
ト幅でなくこれより小さいビット幅で行うことで、変換
処理を高速化することができるとともに、これに従い変
換精度を向上させることが可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態によるＡ／Ｄ変換回
路の構成を示したブロック図。

【図２】本発明の第２の実施の形態によるＡ／Ｄ変換回
路の構成を示したブロック図。

【図３】従来のＡ／Ｄ変換回路を用いて２チャネルのア
ナログ入力信号をＡ／Ｄ変換した場合の具体例を示した
説明図。

【図４】上記第２の実施の形態によるＡ／Ｄ変換回路を
用いて２チャネルのアナログ入力信号をＡ／Ｄ変換した
場合の具体例を示した説明図。

【符号の説明】

１１、３１ ＣＰＵ １２、３２ 内部データバス １３、５３ 制御論理部 １４、３４ Ａ／Ｄ制御回路 １５、３５ 変換結果保持用レジスタ １６、３６ 期待値生成回路 １７、３７ 変換ビット幅設定回路 １８、６０ Ｄ／Ａ変換回路 １９、３９ 入力制御部 ２０、４０ 入力セレクタ ２１、６３ コンパレータ部 ２２、６２、６３ 比較器 ６４ 判定回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】アナログ入力信号と比較すべきディジタル
   期待値信号を生成する制御論理部と、 前記ディジタル期待値信号を与えられてアナログ期待値
   信号に変換するディジタル／アナログ変換回路と、 前記アナログ入力信号と前記アナログ期待値信号とを比
   較し、比較結果信号を前記制御論理部に出力するコンパ
   レータ部と、 を備え、前記制御論理部が前記比較結果信号に応じて前
   記ディジタル期待値信号を生成する制御ループを繰り返
   し、前記ディジタル期待値信号の最下位ビットが決定さ
   れた時点におけるこの期待値をアナログ／ディジタル変
   換結果とするアナログ／ディジタル変換回路であって、 前記制御論理部は、１回目のアナログ／ディジタル変換
   では第１の変換ビット幅で前記ディジタル期待値信号を
   生成して制御ループを前記第１の変換ビット数だけ繰り
   返し、２回目以降のアナログ／ディジタル変換では前記
   第１の変換ビット幅よりも小さい第２の変換ビット幅で
   前記ディジタル期待値信号を生成して制御ループを前記
   第２の変換ビット数だけ繰り返すことを特徴とするアナ
   ログ／ディジタル変換回路。
2. 【請求項２】前記アナログ／ディジタル変換結果をモニ
   タする中央処理装置をさらに備え、前記中央処理装置は
   このモニタ結果に応じて前記第２の変換ビット幅を前記
   制御論理部に設定させることを特徴とする請求項１記載
   のアナログ／ディジタル変換回路。
3. 【請求項３】複数のアナログ入力信号を順次切り替えて
   前記コンパレータ部に与える入力制御部をさらに備え、
   前記制御論理部は比較すべきアナログ入力信号に対応し
   た前記ディジタル期待値信号を切り替えて生成すること
   を特徴とする請求項１又は２記載のアナログ／ディジタ
   ル変換回路。
4. 【請求項４】アナログ入力信号と比較すべきディジタル
   期待値信号と、ディジタル上限値信号及びディジタル下
   限値信号とを生成する制御論理部と、 前記ディジタル期待値信号を与えられてアナログ期待値
   信号に変換し、前記上限値及び下限値を与えられてアナ
   ログ上限値信号及びアナログ下限値信に変換するディジ
   タル／アナログ変換回路と、 前記アナログ上限値信号及びアナログ下限値信号と前記
   アナログ入力信号とを比較して、前記アナログ入力信号
   が前記アナログ上限値信号及びアナログ下限値信号が示
   す範囲内にあるかどうかを示す第１の比較結果信号を前
   記制御論理部に出力し、前記アナログ入力信号と前記ア
   ナログ期待値信号とを比較し、第２の比較結果信号を前
   記制御論理部に出力するコンパレータ部及び判定回路
   と、 を備え、前記制御論理部が前記第２の比較結果信号に応
   じて前記ディジタル期待値信号を生成する制御ループを
   繰り返し、前記ディジタル期待値信号の最下位ビットが
   決定された時点におけるこの期待値をアナログ／ディジ
   タル変換結果とするアナログ／ディジタル変換回路であ
   って、 前記制御論理部は、１回目のアナログ／ディジタル変換
   では、第１の変換ビット幅で前記ディジタル期待値信号
   を生成して制御ループを前記第１の変換ビット数だけ繰
   り返し、 ２回目以降のアナログ／ディジタル変換では、ディジタ
   ル上限値信号及びディジタル下限値信号を生成し、前記
   第１の比較結果信号に応じて前記第１の変換ビット幅又
   はこの第１の変換ビット幅よりも小さい第２の変換ビッ
   ト幅で前記ディジタル期待値信号を生成して制御ループ
   を前記第１の変換ビット数又は前記第２の変換ビット数
   だけ繰り返すことを特徴とするアナログ／ディジタル変
   換回路。
5. 【請求項５】複数のアナログ入力信号を順次切り替えて
   前記コンパレータ部及び判定回路に与える入力制御部を
   さらに備え、前記制御論理部は比較すべきアナログ入力
   信号に対応した前記ディジタル上限値信号及びディジタ
   ル下限値信号と前記ディジタル期待値信号とを切り替え
   て生成することを特徴とする請求項３又は４記載のアナ
   ログ／ディジタル変換回路。