JPS6023547B2 - パラボラ波形発生方式 - Google Patents
パラボラ波形発生方式Info
- Publication number
- JPS6023547B2 JPS6023547B2 JP9350477A JP9350477A JPS6023547B2 JP S6023547 B2 JPS6023547 B2 JP S6023547B2 JP 9350477 A JP9350477 A JP 9350477A JP 9350477 A JP9350477 A JP 9350477A JP S6023547 B2 JPS6023547 B2 JP S6023547B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- addition
- digital
- subtraction
- digital arithmetic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Studio Circuits (AREA)
Description
【発明の詳細な説明】
本発明はテレビジョン特殊効果を行なう際に使用される
パラボラ波形の発生方式に関する。
パラボラ波形の発生方式に関する。
特殊効果波形を作る際に使用される基本波としては鋸歯
状波、三角波状及びパラボラ波等があり、従釆これらの
波形はいずれもアナログ技術を用いて発生させていたが
、発生の安定性、波形歪の点で充分のものではなかった
。パラボラ波におし、て特にそうであった。したがって
本発明の目的は安定性が歪の点ですぐれたデジタル技術
を用いたパラボラ波形発生方式を提供することである。
状波、三角波状及びパラボラ波等があり、従釆これらの
波形はいずれもアナログ技術を用いて発生させていたが
、発生の安定性、波形歪の点で充分のものではなかった
。パラボラ波におし、て特にそうであった。したがって
本発明の目的は安定性が歪の点ですぐれたデジタル技術
を用いたパラボラ波形発生方式を提供することである。
本発明によればクロツクパルスのタイミングで第一のデ
ジタルデータを順次加算あるいは減算する第一のデジタ
ル演算回路と、前記第一のデジタル演算回路の出力に第
二のデジタルデータを加算および減算する加減算回路と
、前記クロックパルスのタイミングで前記加減算回路の
出力を順次加算あるいは減算する第二のデジタル演算回
路と、前記第二のデジタル演算回路の出力をアナログ信
号に変換するデジタルアナログ変換回路と、前記第二の
デジタル演算回路の出力がそれぞれ所定の最小値と最大
値となったとき最小検知信号及び最大検知信号を出力す
る検知制御回路とを具備し、前記検知制御回路から前記
最小検知信号が出力された場合は前記第一及び第二デジ
タル演算回路の動作を加算動作とし且つ前記加算回路の
動作を加算動作とし、前記検知制御回路から前記最大検
知信号が出力された場合は前記第一及び第二のデジタル
演算回路の動作を減算動作とし且つ前記加減算回路の動
作を減算動作にするパラボラ波形発生方式が得られる。
ジタルデータを順次加算あるいは減算する第一のデジタ
ル演算回路と、前記第一のデジタル演算回路の出力に第
二のデジタルデータを加算および減算する加減算回路と
、前記クロックパルスのタイミングで前記加減算回路の
出力を順次加算あるいは減算する第二のデジタル演算回
路と、前記第二のデジタル演算回路の出力をアナログ信
号に変換するデジタルアナログ変換回路と、前記第二の
デジタル演算回路の出力がそれぞれ所定の最小値と最大
値となったとき最小検知信号及び最大検知信号を出力す
る検知制御回路とを具備し、前記検知制御回路から前記
最小検知信号が出力された場合は前記第一及び第二デジ
タル演算回路の動作を加算動作とし且つ前記加算回路の
動作を加算動作とし、前記検知制御回路から前記最大検
知信号が出力された場合は前記第一及び第二のデジタル
演算回路の動作を減算動作とし且つ前記加減算回路の動
作を減算動作にするパラボラ波形発生方式が得られる。
次に本発明の一実施例を示した図面を参照して本発明を
詳細に説明する。パラボラ波をデジタル的作るには二乗
式がＸ２＝拳。
詳細に説明する。パラボラ波をデジタル的作るには二乗
式がＸ２＝拳。
（机−１）であることを夫帆すればよい。図面は本発明
の一実施例を示す図面であり、端子１から第一のデジタ
ルデータ“２”が入り、第一のデジタル演算回路２で順
次加算あるいは減算される。
の一実施例を示す図面であり、端子１から第一のデジタ
ルデータ“２”が入り、第一のデジタル演算回路２で順
次加算あるいは減算される。
このとき第一のデジタル演算回路２での演算は端子３か
ら供ｖ給されているクロックパルスのタイミングによる
。次に端子４からの第二のデジタルデータ“１”が供Ｖ
給され加減算回路５で第一のデジタル演算回路２の出力
をデジタルデータ“１”だけ加算あるいは減算する。
ら供ｖ給されているクロックパルスのタイミングによる
。次に端子４からの第二のデジタルデータ“１”が供Ｖ
給され加減算回路５で第一のデジタル演算回路２の出力
をデジタルデータ“１”だけ加算あるいは減算する。
このとき加減算回路５の動作は検知制御回路８により制
御され、デジタル演算回路２の動作が順次加算のときは
加減算回路５は加算動作とし、デジタル演算回路２の動
作が順次減算のときは加減算回路５は減算動作となる。
デジタルデータ“２”，“１”は絶対値を表わすもので
はなくデジタルデータ“２”はデジタルデータ“１”の
２倍の値をもつことを表わしているだけである。
御され、デジタル演算回路２の動作が順次加算のときは
加減算回路５は加算動作とし、デジタル演算回路２の動
作が順次減算のときは加減算回路５は減算動作となる。
デジタルデータ“２”，“１”は絶対値を表わすもので
はなくデジタルデータ“２”はデジタルデータ“１”の
２倍の値をもつことを表わしているだけである。
第一及び第二のデジタルデータの値を大きくすれば発生
するパラボラ波形の周期は短かくなる。加減算回路５の
出力は第二のデジタル演算回路６で順次加算あるいは減
算される。
するパラボラ波形の周期は短かくなる。加減算回路５の
出力は第二のデジタル演算回路６で順次加算あるいは減
算される。
このとき第二のデジタルと演算回路６での演算は第一の
デジタル演算回路と同様に端子３から供Ｖ給されている
クロックパルスのタイミングで規定される。以上の動作
の１例を表１に示す。
デジタル演算回路と同様に端子３から供Ｖ給されている
クロックパルスのタイミングで規定される。以上の動作
の１例を表１に示す。
表１
表１に示す１例は最初のクロックパルスで第１のデジタ
ル演算回路２の世力および第二のデジタル演算回路６の
出力を各々最大値に初期値設定しクロックパルス毎に順
次減算動作し、各々出力が技小億になったとき順次加算
動作としている。
ル演算回路２の世力および第二のデジタル演算回路６の
出力を各々最大値に初期値設定しクロックパルス毎に順
次減算動作し、各々出力が技小億になったとき順次加算
動作としている。
表１からも明らかなように、第一のデジタル演算回路２
の出力ａには幼が出力かされる。また加減算回路５の出
力ｂには（幼一１）または（幼＋１）が出力される。更
に第二のデジタル演算回路６の出力Ｃにはｘ２が出力さ
れる。出力ａ，ｂ，ｃには例えばそれぞれ８ビットのデ
ジタル信号で表わされるデジタルアナログ（Ｄ／Ａ）変
換器７でアナログ信号に変換される。検知制御回路８は
、出力ｃを検知し、出力ｃがそれぞれ所定の最大値およ
び最４・値になったとき制御信号ｄを出してデジタル演
算回路２，６および加減算回路５を制御する。たとえば
所定の最小値を“００００００００’’、所定の最大値
を“１１１１１１１１”とすれば、出力ｃが最小になっ
たときデジタル演算回路２，６を加算動作に切替えると
ともに、加減算回路５を加算動作に切替える。また出力
ｃや最大になったとき、デジタル演算回路２，６を減算
動作に切替える。
の出力ａには幼が出力かされる。また加減算回路５の出
力ｂには（幼一１）または（幼＋１）が出力される。更
に第二のデジタル演算回路６の出力Ｃにはｘ２が出力さ
れる。出力ａ，ｂ，ｃには例えばそれぞれ８ビットのデ
ジタル信号で表わされるデジタルアナログ（Ｄ／Ａ）変
換器７でアナログ信号に変換される。検知制御回路８は
、出力ｃを検知し、出力ｃがそれぞれ所定の最大値およ
び最４・値になったとき制御信号ｄを出してデジタル演
算回路２，６および加減算回路５を制御する。たとえば
所定の最小値を“００００００００’’、所定の最大値
を“１１１１１１１１”とすれば、出力ｃが最小になっ
たときデジタル演算回路２，６を加算動作に切替えると
ともに、加減算回路５を加算動作に切替える。また出力
ｃや最大になったとき、デジタル演算回路２，６を減算
動作に切替える。
したがってＤ／Ａ変換器７からは完成されたパラボラ波
が得られる。
が得られる。
以上詳細に説明したように本発明によれば安定性や歪の
点ですぐれたデジタル技術を用いたパラボラ波形発生方
式が得られる。
点ですぐれたデジタル技術を用いたパラボラ波形発生方
式が得られる。
図面は本発明の一実施例を示す構成図である。
Claims (1)
- １ クロツクパルスのタイミングで第一のデジタルデー
タを順次演算する第一のデジタル演算回路と前記第一の
デジタル演算回路の出力に第二のデジタルデータを加算
および減算する加減算回路と、前記クロツクパルスのタ
イミングで前記加減算回路の出力順次演算する第二のデ
ジタル演算回路と前記第二のデジタル演算回路の出力が
それぞれ所定の最小値と最大値となつたことを検知し前
記第一および第二の演算回路の演算動作および前記加減
算回路の加減算動作を切替える検知制御回路とを具備し
、前記検知制御回路が前記最小値を検知したとき前記２
つのデジタル演算回路を加算動作するとともに前記加減
算回路を加算動作とし、前記検知制御回路が前記最大値
を検知したとき前記２つのデジタル演算回路を減算動作
するとともに前記加減算回路を減算動作とすることを特
徴とするパラボラ波形発生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9350477A JPS6023547B2 (ja) | 1977-08-03 | 1977-08-03 | パラボラ波形発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9350477A JPS6023547B2 (ja) | 1977-08-03 | 1977-08-03 | パラボラ波形発生方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5427721A JPS5427721A (en) | 1979-03-02 |
| JPS6023547B2 true JPS6023547B2 (ja) | 1985-06-07 |
Family
ID=14084169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9350477A Expired JPS6023547B2 (ja) | 1977-08-03 | 1977-08-03 | パラボラ波形発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6023547B2 (ja) |
-
1977
- 1977-08-03 JP JP9350477A patent/JPS6023547B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5427721A (en) | 1979-03-02 |
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