JPS6048943B2 - パラボラ波形発生方式 - Google Patents
パラボラ波形発生方式Info
- Publication number
- JPS6048943B2 JPS6048943B2 JP3254377A JP3254377A JPS6048943B2 JP S6048943 B2 JPS6048943 B2 JP S6048943B2 JP 3254377 A JP3254377 A JP 3254377A JP 3254377 A JP3254377 A JP 3254377A JP S6048943 B2 JPS6048943 B2 JP S6048943B2
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- JP
- Japan
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- digital
- circuit
- output
- subtraction
- detection control
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- Expired
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Description
【発明の詳細な説明】
本発明はテレビジョン特殊効果を行なう際に使用される
パラボラ波形の発生方式に関する。
パラボラ波形の発生方式に関する。
特殊効果波形を作る際に使用される基本波としては鋸歯
状波、Ξ角波及びパラボラ波等があり、従来これらの波
形はいずれもアナログ技術を用いて発生させていたが、
発生の安定性、波形歪の点で充分なものではなかつた。
パラボラ波おいては特にそうであつた。したがつて本発
明の目的は安定性や歪の点ですぐれたデジタル技術を用
いたパラボラ波形発生方式を提供することである。
状波、Ξ角波及びパラボラ波等があり、従来これらの波
形はいずれもアナログ技術を用いて発生させていたが、
発生の安定性、波形歪の点で充分なものではなかつた。
パラボラ波おいては特にそうであつた。したがつて本発
明の目的は安定性や歪の点ですぐれたデジタル技術を用
いたパラボラ波形発生方式を提供することである。
本発明によれば、クロックパルスのタイミングで第一の
デジタルデータを加算あるいは減算する第一のデジタル
演算回路と、前記第一のデジタル演算回路の出力から第
二のデジタルデータを減算する減算回路と、前記クロッ
クパルスを位相遅延させたりそのまま通過させたりする
位相切替器と、前記位相切替器の出力クロックパルスの
タイミングて前記減算回路の出力を順次加算あるいは減
算する第二のデジタル演算回路と、前記第二の・デジタ
ル演算回路の出力をアナログ信号に変換するデジタルア
ナログ変換回路と、前記第二のデジタル演算回路の出力
がそれぞれ所定の最大値と最小値となつたとき最大検知
信号及び最小検知信号を出力する検知制御回路とを具備
し前記検知制御フ回路から前記最大検知信号が出力され
た場合は前記第一及び第二のデジタル演算回路の動作を
減算動作とし且つ前記位相切替器を通過状態とし、前記
検知制御回路から前記最小検知信号が出力された場合は
前記第一及び第二のデジタル演算回路の５動作を加算動
作とし且つ前記位相切替器を遅延状態にするパラボラ波
形発生方式が得られる。
デジタルデータを加算あるいは減算する第一のデジタル
演算回路と、前記第一のデジタル演算回路の出力から第
二のデジタルデータを減算する減算回路と、前記クロッ
クパルスを位相遅延させたりそのまま通過させたりする
位相切替器と、前記位相切替器の出力クロックパルスの
タイミングて前記減算回路の出力を順次加算あるいは減
算する第二のデジタル演算回路と、前記第二の・デジタ
ル演算回路の出力をアナログ信号に変換するデジタルア
ナログ変換回路と、前記第二のデジタル演算回路の出力
がそれぞれ所定の最大値と最小値となつたとき最大検知
信号及び最小検知信号を出力する検知制御回路とを具備
し前記検知制御フ回路から前記最大検知信号が出力され
た場合は前記第一及び第二のデジタル演算回路の動作を
減算動作とし且つ前記位相切替器を通過状態とし、前記
検知制御回路から前記最小検知信号が出力された場合は
前記第一及び第二のデジタル演算回路の５動作を加算動
作とし且つ前記位相切替器を遅延状態にするパラボラ波
形発生方式が得られる。
次に本発明の一実施例を示した図面を参照して本発明を
詳細に説明する。パラボラ波をデジタル的に作るには二
乗式かＸｘ”＝Σ （２ｎ−１）で、あることを利用す
ればｎ−Ｏよい。
詳細に説明する。パラボラ波をデジタル的に作るには二
乗式かＸｘ”＝Σ （２ｎ−１）で、あることを利用す
ればｎ−Ｏよい。
図面は本発明の一実施例を示す図面であり、端子１から
第一のデジタルデータ’’２’’が入 ：リ第一のデジ
タル演算回路２で順次加算あるいは減算される。このと
きデジタル演算回路２での演算は端子３から供給されて
いるクロックパルスのタイミングによる。次に端子４か
ら第二のデジタルデータ゛゛１’’が供給され減算回路
５で第一のデジタル演算回路２の出力をデジタルデータ
’’１’’だけ減算する。
第一のデジタルデータ’’２’’が入 ：リ第一のデジ
タル演算回路２で順次加算あるいは減算される。このと
きデジタル演算回路２での演算は端子３から供給されて
いるクロックパルスのタイミングによる。次に端子４か
ら第二のデジタルデータ゛゛１’’が供給され減算回路
５で第一のデジタル演算回路２の出力をデジタルデータ
’’１’’だけ減算する。
デジタルデータ’’２’’’゛１’’は絶対値を表わす
ものではなくデジタルデータ’’２’’はデジタルデー
タ゛’１’’の２倍の値をもつことを表わしているだけ
である。第一及び第二のデジタルデータの値を大きくす
れば発生するパラボラ波形の周期は短かくなる。減算回
路５の出力は第二のデジタル演算回路６で順次加算ある
いは減算される。
ものではなくデジタルデータ’’２’’はデジタルデー
タ゛’１’’の２倍の値をもつことを表わしているだけ
である。第一及び第二のデジタルデータの値を大きくす
れば発生するパラボラ波形の周期は短かくなる。減算回
路５の出力は第二のデジタル演算回路６で順次加算ある
いは減算される。
一方端子３から供給されるクロックパルスは位相切替器
７に入りデジタル演算回路６が減算動作の場合はクロッ
クパルスの位相をなんら変えることなくそのまま通過さ
せ、デジタル演算回路６が加算動作の場合はクロックパ
ルスの位相を遅延させる。そしてデジタル演算回路６の
演算タイミングは位相切替器７からのクロックパルスの
タイミングで規定される。以上の動作の１例を表１に示
す。
７に入りデジタル演算回路６が減算動作の場合はクロッ
クパルスの位相をなんら変えることなくそのまま通過さ
せ、デジタル演算回路６が加算動作の場合はクロックパ
ルスの位相を遅延させる。そしてデジタル演算回路６の
演算タイミングは位相切替器７からのクロックパルスの
タイミングで規定される。以上の動作の１例を表１に示
す。
表１からも明らかなように、第一のデジタル演算回路２
の出力ａには頷が出力される。
の出力ａには頷が出力される。
また減算回路５の出力ｂには（２ｎ−１）が出力される
。更に第二のデジタル演算回路６の出力ｃにはＸ”が出
力される。出力Ａ，ｂ，ｃは例えばそれ−ぞれ８ビット
のデジタル信号で表わされているデジタルアナログ（Ｄ
／Ａ）変換器８でアナログ信号に変換される。検知制御
回路９は、出力ｃを検知し、出力ｃがそれぞれ所定の最
大値及び最小値になつたとき、制御信号ｄを出してデジ
タル演算回路２，６、位相切替器７を制御する。
。更に第二のデジタル演算回路６の出力ｃにはＸ”が出
力される。出力Ａ，ｂ，ｃは例えばそれ−ぞれ８ビット
のデジタル信号で表わされているデジタルアナログ（Ｄ
／Ａ）変換器８でアナログ信号に変換される。検知制御
回路９は、出力ｃを検知し、出力ｃがそれぞれ所定の最
大値及び最小値になつたとき、制御信号ｄを出してデジ
タル演算回路２，６、位相切替器７を制御する。
たとえは所定の最小値を’’００００００００’’所定
の最大値をｎ ＝１５の２乗値としｉて’’１１１００
００丁’（２２５＝１び）とすれば、出力ｃが最小にな
つたときデジタル演算回路２，６を加算動作に切替える
とともに、位相切替器７も遅延動作に切替える。加算の
とき第一のデジタル演算回路２の演算が終了し次に減算
回路５の減算が終了しクたデータを出力ｃに加算しなけ
ればならず、従つてデジタル演算回路６の演算タイミン
グは第一のデジタル演算回路２及び減算回路５の演算時
間以上のタイミングだけ遅らせなければならない。また
出力ｃが最大になつたとき、デジタル演算７回路２，６
を減算動作に切替えるとともに、位相切替器７の遅延動
作を止めて、端子３からクロックパルスをそのままデジ
タル演算回路６に供給する。次に検知制御回路９の最小
値・最大値検知によＪる動作切替について説明する。
の最大値をｎ ＝１５の２乗値としｉて’’１１１００
００丁’（２２５＝１び）とすれば、出力ｃが最小にな
つたときデジタル演算回路２，６を加算動作に切替える
とともに、位相切替器７も遅延動作に切替える。加算の
とき第一のデジタル演算回路２の演算が終了し次に減算
回路５の減算が終了しクたデータを出力ｃに加算しなけ
ればならず、従つてデジタル演算回路６の演算タイミン
グは第一のデジタル演算回路２及び減算回路５の演算時
間以上のタイミングだけ遅らせなければならない。また
出力ｃが最大になつたとき、デジタル演算７回路２，６
を減算動作に切替えるとともに、位相切替器７の遅延動
作を止めて、端子３からクロックパルスをそのままデジ
タル演算回路６に供給する。次に検知制御回路９の最小
値・最大値検知によＪる動作切替について説明する。
検知制御回路９が最小値“’００・・・０’’を検知し
たとき、デジタル演算回路２，６は減算動作に切替えら
れる。このとき演算回路２の出力も’’０’’であり、
次のクロックのタイミングで゛’２’’（２ｎ；ｎ ＝
１）を出力する。減算回路５はほとんど同時に“’１’
’（２ｎ一１）を出力し、演算回路はホールドされてい
た’’０’’と減算回路５からの’゛１’’を遅れたク
ロックのタイミングで加算して’’１’’を出力する。
更に次のクロックでデジタル演算回路２は’’４’’を
出力し、デジタル演算回路６は’’４’’（１＋３）を
出力してゆく。ｎ ＝１５でａ＝３０、ｂ ＝２９とな
り、遅延したクロックによりデジタル演算回路６からｃ
＝２２５が出力されると、検知制御回路９は最大値検
知を行い、デジタル演算回路路２，６を減算モードに切
替える。
たとき、デジタル演算回路２，６は減算動作に切替えら
れる。このとき演算回路２の出力も’’０’’であり、
次のクロックのタイミングで゛’２’’（２ｎ；ｎ ＝
１）を出力する。減算回路５はほとんど同時に“’１’
’（２ｎ一１）を出力し、演算回路はホールドされてい
た’’０’’と減算回路５からの’゛１’’を遅れたク
ロックのタイミングで加算して’’１’’を出力する。
更に次のクロックでデジタル演算回路２は’’４’’を
出力し、デジタル演算回路６は’’４’’（１＋３）を
出力してゆく。ｎ ＝１５でａ＝３０、ｂ ＝２９とな
り、遅延したクロックによりデジタル演算回路６からｃ
＝２２５が出力されると、検知制御回路９は最大値検
知を行い、デジタル演算回路路２，６を減算モードに切
替える。
切替えられた時点で、デジタル演算回路６ではクロック
の遅延がなくなるために、２２５を出力したあとクロッ
ク周期よりも短い時間のあとｃ ＝１９６（２２５−２
９）を出力する。その後、クロック毎にｎ＝１ホａ＝２
＆ｂ＝２７、ｃ ＝１６９（１９６一２７）という様に
変化してゆく。したがつてＤ／Ａ変換器８からは完成さ
れたパラボラ波が得られる。
の遅延がなくなるために、２２５を出力したあとクロッ
ク周期よりも短い時間のあとｃ ＝１９６（２２５−２
９）を出力する。その後、クロック毎にｎ＝１ホａ＝２
＆ｂ＝２７、ｃ ＝１６９（１９６一２７）という様に
変化してゆく。したがつてＤ／Ａ変換器８からは完成さ
れたパラボラ波が得られる。
以上詳細に説明したように本発明によればデシタル技術
を用いたパラボラ波形発生方式が得られる。
を用いたパラボラ波形発生方式が得られる。
図面は本発明の一実施例を示す構成図てある。
Claims (1)
- １ クロックパルスのタイミングで第一のデジタルデー
タを順次演算する第一のデジタル演算回路と、前記第一
のデジタル演算回路の出力から第二のデジタルデータを
減算する減算回路と、前記クロックパルスをそのまま通
過させるかあるいは所定の遅延量をもたせることができ
る位相切替器と、前記位相切替器からのクロックパルス
のタイミングで前記減算回路を順次演算する第二のデジ
タル演算回路と、前記第二のデジタル演算回路の出力が
それぞれ所定の最大値と最小値となつことを検知し前記
第一及び第二の演算回路の演算動作を切替える検知制御
回路とを具備し、前記検知制御回路が前記最大値を検知
したとき前記２つのデジタル演算回路を減算動作とする
とともに前記位相切換器を通過状態とし、前記検知制御
回路が前記最小値を検知したとき前記２つのデジタル演
算回路を加算動作とするとともに前記位相切換器を遅延
をもたせる状態とすることを特徴とするパラボラ波形発
生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3254377A JPS6048943B2 (ja) | 1977-03-23 | 1977-03-23 | パラボラ波形発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3254377A JPS6048943B2 (ja) | 1977-03-23 | 1977-03-23 | パラボラ波形発生方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53117326A JPS53117326A (en) | 1978-10-13 |
| JPS6048943B2 true JPS6048943B2 (ja) | 1985-10-30 |
Family
ID=12361838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3254377A Expired JPS6048943B2 (ja) | 1977-03-23 | 1977-03-23 | パラボラ波形発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048943B2 (ja) |
-
1977
- 1977-03-23 JP JP3254377A patent/JPS6048943B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53117326A (en) | 1978-10-13 |
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