JPH0322093B2 - - Google Patents
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- Publication number
- JPH0322093B2 JPH0322093B2 JP27009486A JP27009486A JPH0322093B2 JP H0322093 B2 JPH0322093 B2 JP H0322093B2 JP 27009486 A JP27009486 A JP 27009486A JP 27009486 A JP27009486 A JP 27009486A JP H0322093 B2 JPH0322093 B2 JP H0322093B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- level
- input signal
- constant value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
〔概要〕
本発明は入力信号から不要周波数成分を除去し
て所望周波数の信号を得る信号処理回路におい
て、 回路が大規模であり、しかも、入力信号に追従
して夫々ある周波数成分を除去する場合に遅延量
を変更しなければならない従来回路の問題点を解
決するため、 入力信号と一定値とを加算する加算回路と、加
算回路の出力の最大値から入力信号レベルの最大
値までの間の信号レベル及び出力信号の最小値か
ら出力信号レベルの最小値時における入力信号レ
ベルまでの間の信号レベルを夫々振幅制限する回
路と、振幅制限回路の出力レベルを遅延量に対応
した量だけ変化させる回路とを設けたことによ
り、 遅延回路に従来回路のような大規模な構成を必
要としないで所望周波数成分の信号を得るように
したものである。
て所望周波数の信号を得る信号処理回路におい
て、 回路が大規模であり、しかも、入力信号に追従
して夫々ある周波数成分を除去する場合に遅延量
を変更しなければならない従来回路の問題点を解
決するため、 入力信号と一定値とを加算する加算回路と、加
算回路の出力の最大値から入力信号レベルの最大
値までの間の信号レベル及び出力信号の最小値か
ら出力信号レベルの最小値時における入力信号レ
ベルまでの間の信号レベルを夫々振幅制限する回
路と、振幅制限回路の出力レベルを遅延量に対応
した量だけ変化させる回路とを設けたことによ
り、 遅延回路に従来回路のような大規模な構成を必
要としないで所望周波数成分の信号を得るように
したものである。
本発明は信号処理回路、特に、入力信号から所
望周波数成分の信号を取出す信号処理回路に関す
るもので、デジタルフイルタ及びアナログフイル
タ等に適用される。
望周波数成分の信号を取出す信号処理回路に関す
るもので、デジタルフイルタ及びアナログフイル
タ等に適用される。
遅延信号を得る従来回路としては、例えば超音
波遅延線等を用いたアナログ系信号処理回路、フ
リツプフロツプによるシフトレジスタ等を用いた
デジタル系信号処理回路が知られている。
波遅延線等を用いたアナログ系信号処理回路、フ
リツプフロツプによるシフトレジスタ等を用いた
デジタル系信号処理回路が知られている。
第４図は入力信号からある周波数成分を除去す
る従来回路のブロツク図を示し、第５図或いは第
６図は第４図に示す回路の信号のタイミングチヤ
ートを示す。
る従来回路のブロツク図を示し、第５図或いは第
６図は第４図に示す回路の信号のタイミングチヤ
ートを示す。
以下、扱う信号は例えばデジタル信号とする
が、デジタル信号のままでは波形が分りにくいの
でアナログ信号波形を用いて説明する。
が、デジタル信号のままでは波形が分りにくいの
でアナログ信号波形を用いて説明する。
第４図において、端子１に入来した入力信号
V1（ｔ）（又はV2（ｔ））は例えばシフトレジスタ
等の遅延回路２にて遅延量d1（又はd2）遅延され
て信号x1（又はx1′）とされ、加算器３において加
算されて信号x2（又はx2′）とされる。信号x2（又
はx2′）は1/2減衰器４にてレベルを1/2に減衰さ
れて信号V01（ｔ）（又はV02（ｔ））とされ、端子
５により取り出される。
V1（ｔ）（又はV2（ｔ））は例えばシフトレジスタ
等の遅延回路２にて遅延量d1（又はd2）遅延され
て信号x1（又はx1′）とされ、加算器３において加
算されて信号x2（又はx2′）とされる。信号x2（又
はx2′）は1/2減衰器４にてレベルを1/2に減衰さ
れて信号V01（ｔ）（又はV02（ｔ））とされ、端子
５により取り出される。
ここで、入力信号V1（ｔ）又はV2（ｔ）をVi
（ｔ）、出力信号V01（ｔ）又はV02（ｔ）をV0（ｔ）、
遅延量d1又はd2をdiとすると、 V0（ｔ）＝ １／２〔Vi（ｔ−di）＋Vi（ｔ）〕 (1) が成立つ、上式の入力信号Vi（ｔ）の遅延信号Vi
（ｔ−di）を Vi（ｔ−di）≡Vi（ｔ）±αi (2) ただし、αi＝2vi・di／Ti とおき、(1)式に(2)式を代入すると、 V0（ｔ）＝ １／２〔Vi（ｔ）±αi＋Vi（ｔ）〕 ＝Vi（ｔ）±Ci ただし、Ci＝（１／２）αi となる。ここに、viは入力信号の波高値、Tiは
入力信号の周期である。
（ｔ）、出力信号V01（ｔ）又はV02（ｔ）をV0（ｔ）、
遅延量d1又はd2をdiとすると、 V0（ｔ）＝ １／２〔Vi（ｔ−di）＋Vi（ｔ）〕 (1) が成立つ、上式の入力信号Vi（ｔ）の遅延信号Vi
（ｔ−di）を Vi（ｔ−di）≡Vi（ｔ）±αi (2) ただし、αi＝2vi・di／Ti とおき、(1)式に(2)式を代入すると、 V0（ｔ）＝ １／２〔Vi（ｔ）±αi＋Vi（ｔ）〕 ＝Vi（ｔ）±Ci ただし、Ci＝（１／２）αi となる。ここに、viは入力信号の波高値、Tiは
入力信号の周期である。
従来回路は、第４図に示す遅延回路２として超
音波遅延線或いはシフトレジスタを用いた回路に
て構成するが、形状が大きく、コンパクトに構成
し得ない問題点があつた。
音波遅延線或いはシフトレジスタを用いた回路に
て構成するが、形状が大きく、コンパクトに構成
し得ない問題点があつた。
又、従来回路は、入力信号に追従して夫々ある
周波数成分を除去する場合、遅延回路２における
遅延量を可変する必要があり、操作が煩わしい問
題点があつた。
周波数成分を除去する場合、遅延回路２における
遅延量を可変する必要があり、操作が煩わしい問
題点があつた。
第１図は本発明回路の原理ブロツク図を示す。
同図中、１５は所定遅延量diに対応した一定値αi
を発生する一定値発生回路、１１は入力信号Vi
（ｔ）の1/2周期毎に入力信号Vi（ｔ）に一定値αi
を加算する加算回路、１６，１７は加算回路１１
の出力信号中、出力信号レベルの最大値から入力
レベルの最大値までの間の信号レベル及び出力信
号の最小値から出力信号レベルの最小値時におけ
る入力信号レベルまでの間の信号レベルを夫々振
幅制限する振幅制限回路、１８は振幅制限回路１
６，１７の出力信号の直流レベルを遅延量diに対
応した量だけ変化させる直流レベル調整回路であ
る。
同図中、１５は所定遅延量diに対応した一定値αi
を発生する一定値発生回路、１１は入力信号Vi
（ｔ）の1/2周期毎に入力信号Vi（ｔ）に一定値αi
を加算する加算回路、１６，１７は加算回路１１
の出力信号中、出力信号レベルの最大値から入力
レベルの最大値までの間の信号レベル及び出力信
号の最小値から出力信号レベルの最小値時におけ
る入力信号レベルまでの間の信号レベルを夫々振
幅制限する振幅制限回路、１８は振幅制限回路１
６，１７の出力信号の直流レベルを遅延量diに対
応した量だけ変化させる直流レベル調整回路であ
る。
入力信号Vi（ｔ）に一定値αiを加算し、これの
最大値及び最小値を夫々振幅制限し、その直流レ
ベルを低下することにより、所定周波数成分の信
号を得る。
最大値及び最小値を夫々振幅制限し、その直流レ
ベルを低下することにより、所定周波数成分の信
号を得る。
第２図は本発明回路の一実施例の回路図を示
す。以下、扱う信号は例えばデジタル信号とする
が、デジタル信号のままでは波形が分りにくいの
でアナログ信号波形を用いて説明する。同図にお
いて、端子１０に入来た例えば三角波状入力信号
Ｑ０〜Ｑ７（第３図Ｄの実線）は加算回路１１に
供給される一方、端子１２に入来した加算タイミ
ング信号は、一定値発生回路１５に供給される。
す。以下、扱う信号は例えばデジタル信号とする
が、デジタル信号のままでは波形が分りにくいの
でアナログ信号波形を用いて説明する。同図にお
いて、端子１０に入来た例えば三角波状入力信号
Ｑ０〜Ｑ７（第３図Ｄの実線）は加算回路１１に
供給される一方、端子１２に入来した加算タイミ
ング信号は、一定値発生回路１５に供給される。
加算タイミング信号CARは入力信号の1/2周期
に応じたタイミングを有し、一定値発生回路１５
に供給されてここで信号CARのＨレベル期間の
み一定値αiが得られる。一定値αiは加算回路１１
に供給される。加算回路１１において加算タイミ
ング信号CARのタイミングに応じてそのＨレベ
ル期間のみ入力信号Ｑ０〜Ｑ７に一定値αiが加算
され、第３図Ｂに示す実線及び二点鎖線で示す信
号が取出される。
に応じたタイミングを有し、一定値発生回路１５
に供給されてここで信号CARのＨレベル期間の
み一定値αiが得られる。一定値αiは加算回路１１
に供給される。加算回路１１において加算タイミ
ング信号CARのタイミングに応じてそのＨレベ
ル期間のみ入力信号Ｑ０〜Ｑ７に一定値αiが加算
され、第３図Ｂに示す実線及び二点鎖線で示す信
号が取出される。
この信号は次の最大値振幅制限回路１６にてそ
の最大値から所定レベル下つた分（第３図Ｂ）
中、二点鎖線の部分）振幅制限されて平坦レベル
とされ、第３図Ｂに示す実線のみの信号とされ
る。更にこの信号はコンパレータ１７ａを含む最
小値振幅制限回路１７に供給され、ここで、第３
図Ｂ中一点鎖線で示すレベルと比較されてこのレ
ベルより低い分次のアンドゲート、オアゲートに
より振幅制限されて平坦レベルとされる。その結
果、第３図Ｃの実線で示す信号Ｓ０〜Ｓ７とされ
る。
の最大値から所定レベル下つた分（第３図Ｂ）
中、二点鎖線の部分）振幅制限されて平坦レベル
とされ、第３図Ｂに示す実線のみの信号とされ
る。更にこの信号はコンパレータ１７ａを含む最
小値振幅制限回路１７に供給され、ここで、第３
図Ｂ中一点鎖線で示すレベルと比較されてこのレ
ベルより低い分次のアンドゲート、オアゲートに
より振幅制限されて平坦レベルとされる。その結
果、第３図Ｃの実線で示す信号Ｓ０〜Ｓ７とされ
る。
信号Ｓ０〜Ｓ７は減算回路（直流レベル調整回
路）１８にてその直流レベルを下げられて第３図
Ｄに示す信号DQ０〜DQ７とされ、端子１９よ
り取出される。入力信号Ｑ０〜Ｑ７に対する出力
信号DQ０〜DQ７の遅延量は前記一定値αiに対応
しており、一定値αiを適宜選定することにより所
望の遅延量を得ることができる。
路）１８にてその直流レベルを下げられて第３図
Ｄに示す信号DQ０〜DQ７とされ、端子１９よ
り取出される。入力信号Ｑ０〜Ｑ７に対する出力
信号DQ０〜DQ７の遅延量は前記一定値αiに対応
しており、一定値αiを適宜選定することにより所
望の遅延量を得ることができる。
このように、三角波状入力信号Ｑ０〜Ｑ７（第
３図Ｄの実線）はその1/2周期毎に一定値αiを加
算され、かつ、その最大値振幅及び最小値振幅を
制限され、その直流レベルを変位されることによ
り、不要周波数成分が除去されて所望周波数の信
号とされる。
３図Ｄの実線）はその1/2周期毎に一定値αiを加
算され、かつ、その最大値振幅及び最小値振幅を
制限され、その直流レベルを変位されることによ
り、不要周波数成分が除去されて所望周波数の信
号とされる。
この場合、一定値αiを一定としたとき、第５図
及び第６図のように異なる周波数の入力信号が入
来した場合は遅延量がそれに応じて異なることに
なり、除去する周波数は入力信号の周波数に追従
し、入力信号の周波数特性に応じた周波数特性を
有する出力信号を得ることができる。従つて、例
えばシフトレジスタの段数又はクロツク周波数を
変更する等の操作を全く必要としないで所定周波
数信号を得ることができる。
及び第６図のように異なる周波数の入力信号が入
来した場合は遅延量がそれに応じて異なることに
なり、除去する周波数は入力信号の周波数に追従
し、入力信号の周波数特性に応じた周波数特性を
有する出力信号を得ることができる。従つて、例
えばシフトレジスタの段数又はクロツク周波数を
変更する等の操作を全く必要としないで所定周波
数信号を得ることができる。
なお、本発明回路は第２図に示す回路にて直接
最大値及び最小値振幅制限された信号Ｓ０〜Ｓ７
を得ることができるので、本出願人が同日付で提
案した信号処理回路のように複数の遅延回路を設
けてその出力を演算する必要がなく、回路を簡単
に構成し得る。
最大値及び最小値振幅制限された信号Ｓ０〜Ｓ７
を得ることができるので、本出願人が同日付で提
案した信号処理回路のように複数の遅延回路を設
けてその出力を演算する必要がなく、回路を簡単
に構成し得る。
〔発明の効果〕
本発明回路によれば、入力信号を一定値と加算
し、その後これの最大値及び最小値を振幅制限
し、その直流レベルを低下するだけで所定周波数
成分の信号を得ることができ、これにより、遅延
回路として超音波遅延線やシフトレジタス等を用
いた従来回路に比して回路を簡単に、安価に構成
し得、特に、入力信号の周波数に追従した周波数
特性をもつた信号を得ることができるので、例え
ばシフトレジスタの段数又はクロツク周波数を変
更する等の操作を全く必要としないで所定周波数
信号を得ることができ、更に、複数の遅延回路を
用い、それらの各出力を演算する回路等を設けな
いでも直接所定周波数信号を得ることができるの
で、この点からも回路を簡単に構成し得る等の特
長を有する。
し、その後これの最大値及び最小値を振幅制限
し、その直流レベルを低下するだけで所定周波数
成分の信号を得ることができ、これにより、遅延
回路として超音波遅延線やシフトレジタス等を用
いた従来回路に比して回路を簡単に、安価に構成
し得、特に、入力信号の周波数に追従した周波数
特性をもつた信号を得ることができるので、例え
ばシフトレジスタの段数又はクロツク周波数を変
更する等の操作を全く必要としないで所定周波数
信号を得ることができ、更に、複数の遅延回路を
用い、それらの各出力を演算する回路等を設けな
いでも直接所定周波数信号を得ることができるの
で、この点からも回路を簡単に構成し得る等の特
長を有する。
第１図は本発明回路の原理ブロツク図、第２図
は本発明回路の一実施例の回路図、第３図は第２
図に示す回路の信号のタイミングチヤート、第４
図は従来回路のブロツク図、第５図及び第６図は
第４図に示す回路の信号のタイミングチヤートで
ある。 図において、１０は信号入力端子、１１は加算
回路、１２は加算タイミング信号入力端子、１５
は一定値発生回路、１６は最大値振幅制限回路、
１７は最小値振幅制限回路、１８は減算回路（直
流レベル調整回路）、１９は出力端子である。
は本発明回路の一実施例の回路図、第３図は第２
図に示す回路の信号のタイミングチヤート、第４
図は従来回路のブロツク図、第５図及び第６図は
第４図に示す回路の信号のタイミングチヤートで
ある。 図において、１０は信号入力端子、１１は加算
回路、１２は加算タイミング信号入力端子、１５
は一定値発生回路、１６は最大値振幅制限回路、
１７は最小値振幅制限回路、１８は減算回路（直
流レベル調整回路）、１９は出力端子である。
Claims (1)
- 【特許請求の範囲】 １ 入力信号Vi（ｔ）から所定周波数成分の信号
を波する機能をもつ信号処理回路において、所
定遅延量diに対応した一定値αiを発生する一定値
発生回路１５と、 上記入力信号Vi（ｔ）の1/2周期毎に上記入力
信号Vi（ｔ）に上記一定値αiを加算する加算回路
１１と、 該加算回路１１の出力信号中、該出力信号レベ
ルの最大値から上記入力信号Vi（ｔ）レベルの最
大値までの間の信号レベル及び該出力信号の最小
値から上記出力信号レベルの最小値時における上
記入力信号レベルまでの間の信号レベルを夫々振
幅制限する振幅制限回路１６，１７と、 該振幅制限回路１６，１７の出力信号の直流レ
ベルを上記遅延量diに対応した量だけ変化させる
直流レベル調整回路１８とを具備することを特徴
とする信号処理回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27009486A JPS63123212A (ja) | 1986-11-13 | 1986-11-13 | 信号処理回路 |
| US07/119,451 US4811260A (en) | 1986-11-13 | 1987-11-10 | Signal processing circuit |
| EP87402560A EP0268532B1 (en) | 1986-11-13 | 1987-11-12 | Signal processing circuit |
| DE3751088T DE3751088T2 (de) | 1986-11-13 | 1987-11-12 | Signalverarbeitungseinrichtung. |
| KR1019870012814A KR900008364B1 (ko) | 1986-11-13 | 1987-11-13 | 신호 처리 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27009486A JPS63123212A (ja) | 1986-11-13 | 1986-11-13 | 信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63123212A JPS63123212A (ja) | 1988-05-27 |
| JPH0322093B2 true JPH0322093B2 (ja) | 1991-03-26 |
Family
ID=17481447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27009486A Granted JPS63123212A (ja) | 1986-11-13 | 1986-11-13 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63123212A (ja) |
-
1986
- 1986-11-13 JP JP27009486A patent/JPS63123212A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63123212A (ja) | 1988-05-27 |
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