KR900008364B1

KR900008364B1 - 신호 처리 회로

Info

Publication number: KR900008364B1
Application number: KR1019870012814A
Authority: KR
Inventors: 마사또 아베; 후미다까 아사미
Original assignee: 후지쓰 가부시끼가이샤; 야마모도 다꾸마
Priority date: 1986-11-13
Filing date: 1987-11-13
Publication date: 1990-11-17
Also published as: EP0268532A2; DE3751088D1; DE3751088T2; KR880006841A; US4811260A; EP0268532A3; EP0268532B1

Abstract

내용 없음.

Description

신호 처리 회로

제1도는 신호를 필터(노파)하는 기능을 지닌 종래의 신호 처리 회로의 블록도.

제2도 및 제3도는 제1도에 도시한 구성도 각부에서의 파형도.

제4도는 지연회로를 형성하는 쉬프트 레지스터들의 수와 지연 시간과의 관계를 보인 그래프.

제5도는 본 발명에 따른 신호 처리 회로의 일실시예의 블록도.

제6도는 제5도에서 나타난 블록도의 회로도.

제7(a)도 내지 제7(g)도는 제6도에 도시한 구성도의 각부에서의 파형도.

제8(a)도 내지 제8(d)도는 입력신호와 지연량 및 입력신호의 주가와의 관계를 설명한 파형도.

제9도는 제5도 및 제6도에 도시한 회로도와 각각 동일한 회로를 지닌 지연회로들을 사용한 필터의 블록도.

제10도는 제9도에 도시한 연산회로의 회로도

제11도는 제9도 및 제10도에 도시한 회로 각부의 파형도.

제12도는 본 발명에 따른 또 다른 신호 처리 회로의 블록도.

제13도는 제12도에 도시한 구성도의 회로도.

제14(a)도 내지 제14(e)도는 제13도에 도시한 회로 각부의 파형도.

제15도는 제12도 및 제13도에 도시한 회로도와 각각 동일한 회로를 지닌 다수의 필터 회로를 사용한 필터의 블록도.

제16도는 제15도에 도시한 블록도의 회로도.

제17도는 제15도 및 제16도에 도시한 회로도의 필터 기능을 설명한 파형도.

본 발명은 보통 신호 처리 회로에 관한 것이며, 특히 소정의 정해진 시간에 의한 입력신호를 지연시키는 신호 처리 회로이다.

본 발명에 따르면, 이것은 아날로그 또는 디지탈 신호를 필터하는데 사용될 수 있다.

공지된 바와같이, 소정의 정해진 시간에 의한 입력신호를 지연시키는 신호 처리 회로로서 지연회로를 통상 사용한다. 지연회로는 두개의 형태로 분류되는데 그중 하나는 아날로그 지연회로이고, 나머지는 디지탈지연회로이다. 예를들면, 콤(comb)라인 필터 등의 초음파 지연 라인들은 아날로그 지연회로로서 알려져 있고 쉬프트 레지스터들은 디지탈 지연회로로서 알려져 있다.

요망의 주파수 성분을 지닌 출력신호를 발생시키기 위하여 입력신호를 필터하는 필터로서 지연회로가 사용된다는 것은 또한 잘 알려져 있다.

그러나, 초음파 지연 라인들을 사용한 종래의 지연회로들은 물리적인 크기에 제한이 있어 콤팩트(compact) 크기의 지연회로를 얻을 수 없다는 단점이 있다.

다른 한편, 쉬프트 레지스터들을 사용한 종래의 지연회로들은 지연량이 증가됨에 따라 직렬 연결되어야할 쉬프트 레지스터의 수가 증가하는 단점이 있다. 이러한 이유때문에, 지연량이 증가함에 따라 지연회로의 스케일이 커지게 된다.

더우기, 입력신호 중에서 어떤 주파수 성분만을 제거하기를 요구한다면, 클럭 주파수를 조정할 필요가 있거나 지연회로 12를 형성하는 쉬프트 레지스터의 수를 변화시킬 필요가 있다. 다시 말해서, 제거되어야 할 주파수 성분은 입력 주파수 성분이 변화하더라도 변화되지 아니한다.

따라서 상기 언급한 단점이 없는 기발하고 유용한 신호 처리 회로를 제공하는 것이 본 발명의 일반 목적이다.

종래의 지연회로 보다 더 간단한 회로를 지닌 신호 처리 회로를 제공하는 것이 본 발명의 특별한 목적이다.

입력신호의 주파수를 파로우 업(fo11ow up)하는 지연량을 지닌 신호를 발생시키는 능력이 있는 신호 처리 회로를 제공하는 것이 본 발명의 또 다른 목적이다.

지연 입력신호를 사용하여서 얻을 수 있는 필터 기능을 지닌 신호 처리 회로를 제공하는 것이 본 발명의 다른 목적이다.

반도체 집적회로에 의하여 적당히 수행될 수 있는 신호 처리 회로를 제공하는 것이 더 나아갈 본 발명의 목적이다.

입력신호(V₁(t))에 대한 지연시간(d₁)에 상응하는 일정치(α₁)를 발생하는 일정치 발생회로와, 입력신호의 반주기마다 일정치에 입력신호를 번갈아 가산 감산하는 가감산 회로와, 입력신호의 파형에 상응하는 파형을 지닌 출력신호(V₀(t))를 발생하도록 입력신호의 반주기마다 가감산 회로의 출력신호의 진폭을 정정하는 진폭 정정 회로로 구성된 신호 처리 회로를 제공함으로써 상기 언급한 본 발명의 목적들이 이루어진다.

본 발명의 다른 목적 및 구성도는 첨부된 도면과 관련하여 상세히 서술함으로써 명백해질 것이다.

우선 입력신호 중에서 주파수 성분을 제거하기 위하여 지연회로를 포함한 종래의 신호 처리 회로에 대하여 서술할 것이다.

제1도는 입력 신호 중에서 주파수 성분을 제거하기 위하여, 지연회로를 포함한 종래의 신호 처리 회로의 블록도이고 제2도 및 제3도는 제1도에 도시한 구성도 각부에서의 파형도이다.

디지탈 신호를 처리하도록 제1도에 도시한 구성도를 설계하지만 좀 더 이해를 용이하게 하기 위하여 디지탈 신호에 상응하는 아날로그 신호 파형으로 서술할 것이다.

제1도 및 제2도에서, 최대치 V₁및 주기 T₁을 갖는 입력신호(V₁(t)(V₁(t) ; i=1)를 입력단자 11을 통해 지연회로 12에 가한다. 이 예에서, 입력신호는 삼각파 신호이다.

입력신호 V₁(t)는 지연회로 12에 의해 원래 입력신호 V₁(t)에 대하여 지연량 d₁만큼 지연되고, 지연회로 12는 쉬프트 레지스터들로 이루어져 있다. 지연회로 12의 출력신호 X₁은 가산기 13의 한 입력으로 공급되고 타 입력은 단자 11을 통하여 입력신호 V₁(t)를 받는다. 가산기 13으로 넘어간 가산결과 X₂가 l/2 레밸 감쇠기 14에 공급된다. 감쇠기 14의 출력신호 V₁(t)는 출력단자 15에서 나타난다. 제2도에 도시된 바와같이, 출력신호 V₁(t) 중에서 어떤 주파수 성분이 제거되어 왔다는 의미이다.

제3도는 최대치 V₂(최대치 V₁과 동일)와 주기 T₁보다 더 긴 주기 T₂를 지닌 입력신호 V₂(t)가 입력단자 11에 가해진다. 입력신호 V₂(t)는 지연량 d₂' 만큼 지연되고 출력신호 V₂(t)를 발생하도록 1/2 레벨에 의하여 감쇠된다.

신호 V₁(t) 또는 V₂(t) 등의 입력신호는 일반적으로 V₁(t)로 표시되고 V₁(t) 또는 V₂(t) 등의 출력신호는 V₀(t)로 표시되고, 지연량 d₁또는 d₂등의 지연량 d₁는 d₁에 의해 표시된다고 가정하자. 이 경우에서, 출력신호 V₀(t)는 다음과 같다.

V₀(t)=I/2[V₁(t-d₁) +V₁(t)] (1)

방정식(1)에서 지연신호 V₁(t-d₁)을 다음 방정식(2)로 나타낸다고 하자.

V₁(t-d₁) =V₁(t) ±α₁(2)

여기에서 α₁=2V₁·d₁/T₁방정식(2)를 방정식(1)에 대입하면,

V₀(t)=1/2 [V₁(t) ± α₁+V₁(t) ]

=V₁(t) ±C₁

여기에서 C₁=(1/2) α₁방정식(2)에서, V₁는 입력신호 V₁(t)의 최대치이고 T₁는 입력신호 V₁(t)의 주기이다.

그러나, 상기 서술한 종래의 신호 처리 회로는 지연회로 12의 회로 스케일이 크다는 단점이 있다. 왜냐하면 회로 12가 플립-플롭에 의하여 형성된 쉬프트 레지스터의 다단 케스캐이드 연결에 의하여 형성되기 때문이다.

제4도는 쉬프트 레지스터의 수와 지연량과의 관계를 설명하는 지연시간 대 입력신호 V₁(t)의 진폭을 보인 것이다.

이 도에 따르면, 각각 지연시간 △Z를 지닌 3단 플립-플롭의 케스 캐이드 연결은 입력신호 V₁(t)에 대하여 지연량(t₃-₀)을 지닌 출력신호 V₃를 발생하는데 필요하다. 마찬가지로, 플립-플롭의 5단 종속연결은 입력신호 V₁(t)에 대하여 지연량(t₅-t₀)을 지닌 출력신호 V₅를 발생하는데 필요하다.

더우기, 상기 언급한 종래의 신호 처리 회로는 다음의 단점이 있다. 입력신호의 주파수에 상응하는 지연시간에 의하여 입력신호 V₁(t)가 지연되는 상황을 고려해 보자. 예를들면, 주파수 1/T₁을 지닌 입력신호는 제2도에 도시한 바와같이 지연시간 d₁에 의하여 지연되고, 입력신호 V₂(t)는 제3도에 도시한 바와같이 주파수 1/T₂를 지닌 지연시간 d₂에 의하여 지연된다. 종래의 회로도에서 입력신호의 주파수 변화에 응한 입력신호 V₁(t)에 대하여 지연시간을 변화시킬려고 할때 지연회로 12에 공급된 클록신호의 주파수를 조정하거나 종속 구성의 단수들을 변화시킬 필요가 있다. 이들 조정들은 번거롭다.

본 발명은 대개 이들 문제들을 제거시키려고 했다.

제5도 및 제6도에 관련하여 본 발명에 따른 신호 처리 회로의 일실시예에 대하여 서술할 것이다.

제5도를 언급함에 있어서, 입력신호 V₁(t)는 입력단자 21을 통과하여 가감산 회로 22에 가해진다. 일정치 발생회로 23은 입력신호 V₁(t)에 대하여 지연량 d₁에 상응하는 일정치 a₁을 발생시킨다. 일정치 α₁를 가감산 회로 22에 공급한다.

가감산 회로 22는 입력신호 V₁(t)의 1/2 주기마다 일정치 α₁를 입력신호 V₁(t)에 가감산한다. 가감산 회로 22의 출력신호는 진폭 정정회로 24에 공급된다. 회로 24는 입력신호 V₁(t)의 1/2 주기마다 가감산 회로 24의 출력신호에 대하여 진폭 정정을 행한다. 진폭 정정회로 24의 출력신호는 출력단자 25를 통하여 외부회로에 공급한다.

제6도는 제5도에 도시한 블록도의 회로도이다. 제7(A)도 내지 제7(G)도는 제6도에 도시한 회로도의 각부에서의 파형도이다. 8비트로 이루어진 디지탈 입력신호 V₁(t)를 처리하도록 설명된 회로 구조를 설계한다. 그러나, 본 실시예를 좀더 이해하기 용이하게 하기 위하여 디지탈 신호에 상응하는 아날로그 파형을 사용하여 설명할 것이다.

8비트 Q₀,Q₂,…, Q₇로 구성된 입력신호 V₁(t)가 입력단자 21을 통하여 가감산 회로 22에 가해진다. 이 실시예에서 입력신호 V₁(t)는 제7(A)도에 도시한 바와같은 삼각파 신호이다. 가감산 회로 22는 또한 일정치 발생회로 23에 의해 발생되는 8비트로 이루어진 일정치 a₁를 수신한다.

일정치 발생회로 23은 익스크루시브-OR(이후에는 간단히 EOR로 함)회로 23₀,23₁,…,23₇로 이루어진다. 하이 레벨 신호(H) 또는 로우 레벨 신호(L)이 발생되어야 할 일정치 a₁에 따라 각 EOR에 가해진다. 일정치 발생회로 23은 타이밍 신호 SC(

)에 응하여 일정치 a₁를 발생한다. 신호 SC(

)는 인버터 31에 의하여 단자 26으로 부터 공급되는 캐리신호 SC(

)를 반전시킴으로써 얻어지는 신호이다. 캐리신호 SC(

)는 제7(C)도에 도시한 바와같이 입력신호 V₁(t)의 주기 T₁의 1/2 주기이다.

번갈이 가감산 동작을 하는 가감산 회로 22는 두개의 4비트 바이너리(binary) 풀 어드레스 22₁및 22₂를 포함한다.

가산기 22₁및 22₂는 입력단자A₁,A₂,A₃,A₄및 B₁,B₂,B₃,B₄를 지닌다. 가산기22₁의 단자A₁,A₂,A₃및 A₄는 각각 입력신호 Q₀,Q₁,Q₂,Q₃를 수신한다. 가산기 22₂의 단자 A₁,A₂,A₃,A₄는 각각 입력신호 Q₄,Q₅,Q₆,Q₇을 수신한다. 가산기의 단자 B₁,B₂,B₃,B₄는 각각 EOR 회로 23₀,23₁,23₂,23₃의 출력을 수신한다. 인버터 31로 부터의 신호 SC(

)가 가산기 22₁의 캐리 입력 단자에 가해진다.

가산기 22₁및 22₂는 신호 SC(Q)에 의하여 정의되는 타이밍에 따라서 가감산을 행한다. 상세하게, 신호SC(Q)를 로우로 유지할 때, 가산기 22₁및 22₂는 감산 동작을 행하는 반면에, 신호 SC(Q)를 하이로 유지할 때, 가산기 22₁및 22₂는 가산동작을 행한다. 가산기 22₁의 A₁과 B₁과의 사이에서 가삼한 결과 S₀는가산기 22₁의 단자 E₁에서 나타난다. 마찬가지로, 가산기 22₁의 A₂와 B₂와의 사이, A₃와 B₃와의 사이, A₄와 B₄와의 사이에 있는 연산결과 S₁,S₂및 S₃는 각각 가산기 22₁의 단자 E₂,E₃,E₄에서 나타난다. 마찬가지로, 연산결과 S₄, S₅,S₆및 S₇은 각각 가산기 22₂의 단자 E₁,E₂,E₃,E₄에서 얻어진다. 가산기 22₁의 캐리 출력 C₄는 가산기 22₂의 캐리 입력 C₀에 공급된다.

바이너리 신호 S₀-S₇에 상응하는 아날로그 출력 신호는 제7(B)도에서 실선으로 나타내져 있다. 신호SC(

)가 로우 레벨에 있을 때 또는 신호 SC(Q)가 하이 레벨에 있을 때 가감산 회로 22는 일정치 α₁를 입력신호 V₁(t)에서 감산한다. 바이너리 신호 S₀-S₇의 레벨은 그의 최대 레벨 M을 향해 선형적으로 증가한다. 신호 SC(Q)가 로우 레벨에서 하이 레벨로 변화될 때, 가감산 회로 2₂는 가산 동작이 행하여지도록 된다. 이 레벨 변화 바로 직전의 상태에서, 가감산 회로 22의 출력신호 S₀-S₇는 값(M-X)을 갖는다. 또 다른 한편, 바이너리 신호 Q₀-Q₇로 이루어져 있는 입력신호 V₁(t)는 P₁의 위치에 있다.(이 경우에, 일정치α₁는 값

와 같다). 즉, 입력신호 V₁(t)는 최대치 M이고, 모든 비트 Q₀-Q₇의 최대치는 1_S(십진수에서는 255)이다. 신호 SC(Q)가 하이 레벨에 있는 상태에서, 가감산 회로 22는 일정치 α₁에 입력신호 V₁(t)을 가산한다. 따라서, 신호 SC(Q)가 하이 레벨로 변화될 때 바로 그 때 얻어진 가산 결과는 (M+X)이다. 그러나, 가감산 회로 22의 출력을 8비트(십진수로는 0-225)로 제한하기 때문에, 최대치 M을 넘는 치를 출력할수 없다. 실제로 이 시간에, 가산기 22₁및 22₂의 조합은 레벨

와 동일한 치를 출력한다. 레벨

에서 캐리는 가산기 22₂의 단자 C₄에서 출력된다. 따라서 제7(B)도에 도시된 바와같이, 신호 SC(Q)가 로우 레벨에서 하이 레벨로 변화될 때 따라서 가감산 회로 22의 출력은 레벨(M-X)에서 레벨

로 변화된다. 그 후에 회로 22의 출력은 최대치 0을 향해 선형으로 감소한다. 모든 비트 S₀-S₇는 최대치 0에서 0_S(십진수로는 0)이다.

가산기 22의 출력 레벨이 제로로 될때, 제7(B)도에 도시한 바와같이, 입력신호 V₁(t)는 P₂의 위치에 있고, 입력 신호 V₁(t)의 레벨은 P₂에서 (M-X)이다. 그리고 회로 22는 일정치 α₁을 레벨(M-X)에 가산한다. 따라서 제7(B)도에 도시한 바와같이, 가산기 22의 출력의 레벨을 최소치 0으로 부터 최대치 M으로 변화된다. 그리고 가산기 22의 출력 레벨은 선형적으로 감소한다.

그 이후에, 신호 SC(Q)가 하이 레벨에서 로우 레벨로 변화하였다면, 회로 22는 따라서 가산 동작에서 감산 동작을 행하도록 스윗치 된다. 이 시간에, 입력신호 V₁(t)는 P₃의 위치에 있다. 그러므로, 회로 22는일정치 α₁를 최소치로 부터 감산하고, 따라서 (M-X)인 레벨을 출력한다. 상기 서술한 방법에서, 회로 22는 입력신호의 주기 T₁의 1/2 주기마다 가감산 동작을 번갈아 수행한다.

앞서 서술한 바와같이, 신호 S₀-S₇에 상응하는 신호 파형은 소정의 정해진 지연시간에 상응하는 일정치α₁에 상응하여 고의적으로 왜곡이 일어난다.

제6도로 다시 돌아가서, 타이밍 신호 발생회로 27은 진폭 정정회로 24에 공급되어야 할 타이밍 신호 SC₂를 발생한다.

회로 27은 AND 회로 27₁, 로우-액티브 NAND(하이-액티브 NOR)회로 27₂, OR 회로 27₃으로 이루어져 있다. 회로 27은 가감산 회로 22에 의하여 출력되는 신호 SC₁을 수신한다.

제7(D)도에 도시한 바와같이, 신호 SC₁은 지연량에 상응하는 타이밍을 갖는다. 타이밍 신호 발생 회로 27은 또한 단자 26을 통하여 신호 SC(Q)를 수신한다. 회로 27은 제7(E)도에 도시한 바와같이 타이밍 신호 SC₂를 발생한다.

제7(B)도에 도시한 출력신호 S₀-s₇과, 제7(E)도에 도시한 타이밍 신호 SC₂를 진폭 정정회로 24에 공급한다.

이 회로 24는 신호 SC₂의 타이밍에 따라 신호 S₀-S₇에 대해 로직연산을 행한다. 즉, 타이밍 신호 SC₂가 로우 레벨에 있을 때 주기 동안에 회로 신호 S₀-S₇을 통과하게 된다.

제 다른 한편, 하이 레벨 간격 t₁동안에, 진폭 정정 회로 24는 제7(B)도에 도시한 바와같이 점선 L₁에 의하여 지시된 치(M-X)를 지닌 신호를 출력한다. 또한, 다음 하이 레벨 기간 t₂동안에, 진폭 정정 회로24는 점선 L₂에 의하여 지시된 치(0+X)를 지닌 신호를 출력한다.

진폭 정정 회로 24는 8 OR 회로 24a₀-24a₇, 8 로우-액티브(8 하이-액티브 AND) OR 회로 24b₀-24b₇및 8 EOR 회로 24c₀-24c₇을 포함한다. OR 회로 24a₀-24a₇및 24b₀-24b₇의 입력단자들을 가감산 회로 22로 부터 S₀-S₇신호를 수신하고, 다른 단자들은 타이밍 신호 SC₁最한다.

OR 회로 24b₀-24b₇의 출력단자들은 각각 EOR 24c₀-24c₇에 연결되어 있다. EOR 24c₀-24c₇의 타입력 단자들은 타이밍 신호 SC₂를 수신한다. OR 회로들 24a₀-24a₃의 출력은 각각 4-비트 바이너리 전가산기 24d₁(예를들면 74-283형)의 입력단자 A₁-A₄에 공급된다. EOR 회로 24c₀-24c₃의 출력은 각각 가산기 24d₁의 입력단자 B₁-B₄에 공급된다. EOR 회로 24c₄-24c₇의 출력들은 가산기 24d₂'의 입력단자 B₁-B₄에 공급된다.

신호 SC₂가 로우 레벨에 있을 때, OR 회로들 24b₀-24b₇의 모든 출력들은 O_S(로우 레벨에)이다. 따라서, EOR 회로 24c₀-24c₇의 출력들은 모두 1(하이 레벨에)이다. 모든 OR 회로 24a₀-24a₇은 하이 레벨에 있는 신호 SC₂를 수신하기 때문에 신호 S₀-S₇은 OR 회로 24a₀-24a₇을 통과하게 되고, 가산기 24d₁및 24d₂의 관련 입력단자에 공급된다.

가산기 24d₁및 24d₂의 캐리 입력단자 C₀는 하이 레벨에 있는 신호 SC₂를 수신한다. 결과적으로, 가산기24d₁및 24d₂의 출력단자 E₁-E₄에 나타나는 출력신호 SS0-SS7은 각각 신호 S₀-S₇과 일치한다.

간격 t₁동안에, 타이밍 신호 SC₂가 하이 레벨에 있기 때문에, OR 회로 24a₀-24a₇의 모든 출력들은 하이 레벨로 유지된다. 즉, 십진수 255치는 가산기 24d₁및 24d₂의 조합에 공급된다. OR 회로 24b₀-24b₇모두가 하이 레벨을 수신하기 때문에, 신호 S₀-S₇은 거기를 통과하게 되고 EOR 회로 24c₀-24c₇에 공급된다. OR 회로 24b₀-24b₇로 부터 신호 S₀-S₇은 각각 EOR 회로 24c₀-24c₇에 의하여 반전되고 가산기 24d₁및 24d₂의 관련 입력 단자에 공급된다.

간격 t₁동안에, 가산기 24d₁및 24d₂는 로우 레벨에 있는 신호 SC₂를 수신하기 때문에, 그들은 감산 동작을 행한다. 그리하여, 가산기 24d₁및 24d₂는 제7(B)도에 도시한 신호 L₁에 상응하는 신호 SS₀-SS₇를 출력한다.

간격 t₁에 뒤따르는 간격 t₂동안에, 진폭 정정회로 24는 간격 t₁동안과 마찬가지로 동작한다.

신호 SS₀-SS₇을 진폭 조정회로 28에 공급한다. 비록 회로 28은 제5도에 도시한 구성도에서 사용되지 않았지만, 실제로 이 회로를 사용하는 것이 좋다. 이 회로 28은 제7(F)도에 도시한 바와같이 조정신호 OF및 세7(G)도에 도시한 조정 신호 UF에 응하여 그의 최대 및 최소 레벨에 있는 진폭을 조정한다. 신호 OF의 레벨은 신호 SC₁의 리이딩 에지(edge)에 응하여 로우가 된다. 신호 UF의 레벨은 신호 SC₁의 트레일링(trailing) 에지에 응하여 로우가 된다. 신호 OF 및 UF는 조정신호 밭생회로 30에 의하여 생산된다. 회로 30은 제6도에 도시한 바와같이 D-형 플립-플롭 30₁, 인버터 30₂, NAND 회로 30₃및 30₄를 포함한다. 클록 신호 CK 및 클리어 신호를 각각 플립-플롭 30₁의 클록 단자 및 클리어 단자에 공급한다.

플립-플롭 30₁의 D 단자는 가산기 22₂의 캐리어 입력단자 C₀에 연결되어 있다. 플립-플롭 30₁의 Q 및

단자는 각각 NAND 회로 30₃및 30₄에 연결되어 있다. 회로 30₃및 30₄의 타입력 단자는 각각 인버터30₂의 출력단자 및 플립-플롭 30₁의 D 단자에 연결되어 있다. 인버터 30₂의 입력단자는 또한 D 단자에 연결되어 있다.

진폭 조정 회로 28은 UF 신호를 수신하는 로우-액티브(하이-액티브 NAND) OR 회로들 28a₀-28a₇과, OF 신호를 수신하는 로우-액티브 OR 회로들 28b₀-28b₇로 이루어져 있다.

신호들 SS₀-SS₇을 각각 OR 회로들 28a₀-28a₇에 공급한다. 신호 UF가 하이 레벨에서 로우 레벨로 변화될 때, OR 회로들 28b₀-28b₇의 모든 출력들은 하이가 된다. 이 시간에, 신호 OF가 하이 레벨에 있을 때, 모든 OR 회로들 28b₀-28b₇은 로우가 된다. 결과적으로, 신호들 SSSS₇로 이루어진 신호의 최대치 레벨은 최대 레벨에서 불요망의 레벨 변화를 제거할 수 있도록 0_S로 셋트된다.

다른 한편, 신호 OF가 로우 레벨에 있을 때 모든 신호 UF는 하이 레벨에 있다. 따라서, 최대 레벨에서 불요망의 레벨 변화를 제거할 수 있도록 신호들 SS₀-SS₇로 이루어진 신호의 최대치 레벨은 십진수로 255로 셋트된다.

결과적으로, 제7(A)도의 점선에 대응하는 지연 신호들 DQ₀-DQ₇은 출력단자 25를 통하여 출력된다. 제7(A)도에서 Z₁및 Z₂에 의하여 도시되는 비와같이, 신호들 DQ₀-DQ₇의 최대치 및 최소치는 십진수로 255 및 0으로 셋트된다.

상기 서술에서 명확해진바, 본 발명은 초음파 지연라인 또는 쉬프트 레지스터들을 사용하지 않고 지연신호를 발생하게 할 수 있다.

제8(A)도 내지 제8(D)도를 참조하여 주기 및 지연량과, 입력신호 V_i(t)와의 관계를 서술할 것이다.

제8(A)도 내지 제8(C)도는 3종류의 입력신호 V₁(t), V₂(t), V₃(t)를 각각 보인 것이다. 제8(D)도는 클록 신호 CK에 의하여 제공되는 샘플링 타이밍을 보인 것이다. 이들 도에 있어서, 다음과 같이 방정식이 표현된다.

V_d1(t-d₁) =V₁(t)-[±₁V₁/(T₁/2) ]d₁(3)

=V₁(t)±2·V₁(d_i/T₁)

여기에서 Vd₁(t)는 지연동작 후의 출력신호이다. 전기 서술한 바와 같이, V₁(t)는 입력신호이고, T₁는 입력신호의 주기이고, V₁는 입력신호의 최대치이며, d₁는 지연시간이다.

2·V₁·(d₁/T₁) =α₁(4)

이라고 가정하면 다음 관계가 성립된다.

V_d1(t-d₁) =V₁(t) ±α₁(5)

여기에서 α₁는 상기 언급한 일정치이고, 이 일정치는 가감산 회로 22에서 입력신호에 가산되거나 감산되어지는 치이다.

제8(A)도에 도시한 입력신호 V₁(t)의 주기는 제8(B)도에 도시한 주기 T₂또는 제8(C)도에 도시한 주기T₃로 변화된다. 일정치 α₁및 피이크치 V₁둘다 상수이기 때문에, 상기 방정식(4)는 지연시간 d₁가 주기T₁에 비례하여 변화하는 것을 보인 것이다. 제8(A)도 내지 제8(C)도에서 명백함바, 출력신호 V_d2(t-d₂)및 V_d3(t-d₃)의 지연시간 d₂및 d₃는 입력신호의 주파수(또는 주기)의 변화에 응하여 변화한다. 입력신호의 주파수에 대응하는 지연시간을 자동적으로 얻을 수 있다는 것으로 평가되어야 한다.

제9도는 제5도 및 제6도에 도시한 구성에 대한 응용의 예인 필터회로의 블록도이다. 제9도에서, 전술된 도면에서와 같은 소자는 동일 참조 번호를 부여하였다. 지연회로 33,34 및 35의 각각은 제5도 및 6도에 도시한 구성도와 동일한 구성도를 갖는다. 지연회로 33,34 및 35는 각각 여러가지 지연량 d_X, d_y, d_Z를 갖는다. 다시 말해서 지연회로들은 지연량들에 대응하는 그들 자신의 일정치 α₁를 갖는다. 여러가지 일정치들 α₁는 각 지연회로에서 일정치 발생회로 23의 하이 레벨 입력들 및 로우 레벨 입력들의 조합을 변화시킴으로써 쉽게 얻을 수 있다. 지연회로 33,34 및 35는 필터되어야할 입력단자에 가해진 입력신호 X를 받는다. 지연회로들 33,34 및 35의 입.출력신호를 연산회로 36에 공급한다. 상세하게, 제11도에 도시한 바와같이, 입력신호 X는 지연회로 33에 의한 지연시간 d_X에 의하여 지연되고 신호 a로서 연산회로 36에 공급된다. 마찬가지로, 입력신호 X는 각각 지연회로 34 및 35에 의한 지연시간 d_y및 d_Z에 의하여 지연된다. 그리고, 제11도에 도시한 바와 같이, 지연회로 34 및 35로부터 지연된 신호들은 각각 연산회로 36에 공급된다.

제10도는 제9도에 도시한 연산회로 36의 회로도이다. 신호 a 및 b는 가산기 36a₁에 가해지고 가산기 36a₁의 출력은 1/2 레벨 감쇠기 36b₁에 공급된다. 감쇠기 36b₁의 출력신호 e는 제11도에 도시되어 있다. 다른한편, 신호 C 및 입력신호 X는 가산기 36a₂에 공급되고 가산기 36a₂의 출력은 1/2 레벨 감쇠기 36b₂에 가한다. 감쇠기 36b₂의 출력신호 f는 제11도에 도시되어져 있다. 신호 e 및 f를 가산기 36a₃에 공급하고, 가산기 36a₃의 출력을 1/2 감쇠기 36b₃에 공급한다. 감쇠기 36b₃의 출력신호 Y는 제11도에서 설명된다. 이 출력신호 Y는 출력단자 38을 통하여 출력된다.

삼각파 신호는 다음 방정식에 의하여 표현되는 바와 같이 기수 고조파 성분을 포함한다.

X(t)=A₁·cosW₀t+A₃cos 3W₀t+A₅cos 5W₀t+…

제11도에 도시된 바와 같이, 출력신호 Y는 실제로 정현파형이다. 이것은 상기 기수 고조파 성분이 제거되어 왔었다는 것을 의미한다. 이 경우에서, 지연회로 33,34 및 35의 지연시간은 입력신호 X의 주파수에 응하여 변화되고, 따라서 필터되어야할 신호의 주파수들은 입력신호 X의 주파수를 파로우 업한다. 결과적으로, 입력신호 X의 주파수 특정에 상응하는 주파수 특정을 지닌 출력신호를 얻을 수 있다.

본 발명에 따른 신호 처리 회로의 또다른 실시예를 서술할 것이다.

제12도는 본 실시예의 블록도이다. 전기 서술한 바와 같이, 제5도에 도시한 신호 처리 회로는 입력신호에 대한 지연기능만을 갖는다. 다른 한편, 제12도에 도시한 구성도는 지연기능 뿐만 아니라 필터기능도 갖는다.

제12도에서, 일정치 발생회로 43은 소정의 정해진 지연량 d₁에 대응하는 일정치 α_i를 발생한다. 입력신호의 1/2 주기마다 가산회로 42는 일정치 α_i를 입력단자 41을 통과한 입력신호 V₁(t)에 가산한다. 진폭 제한회로 44는 소정의 정해진 레벨에 의한 출력신호의 최대 레벨 이하의 레벨 뿐만 아니라 소정의 정해진 레벨에 의한 출력신호의 최소 레벨 이상의 레벨에 있는 가산회로 42의 출력을 진폭 제한한다. 직류(D.C.) 레벨조정회로 45는 출력신호가 입력신호의 D.C.레벨과 동일한 D.C.레벨을 갖도록 진폭 제한회로 44의 출력신호의 D.C.레벨을 감소시킨다.

제13도는 제12도에 도시한 구성도의 회로도이고, 제14(A)도 내지 제14(E)도는 제13도에 도시한 회로 각부에서의 파형이다. 8비트 Q₀,Q₁,…,Q₇로 이루어진 입력신호 V₁(t)는 입력단자를 통과하게 되고, 가산회로 42로 공급된다. 이 예에서, 입력신호 V₁(t)는 제14(B)도에 도시한 삼각파 신호이다.

가산회로 42는 4-비트 바이너리 전가산기들 42₁및 42₂(예를 들면, 74-283형)를 포함한다. 바이너리 신호들 Q₀-Q₃를 각각 가산기 42₁의 입력단자 A₁-A₄에 가하고, 신호들 Q₄-Q₇을 각각 가산기 42₂의 입력단자 A₁-A₄에 가한다. 가산기들 42₁및 42₂의 입력단자 B₀-B₃는 일정치 발생회로 43으로부터 넘어온 일정치 α₁를 받는다.

일정치 발생회로 43은 로우-액티브 회로들 43₀-43₇로 이루어져 있다. 각 OR 회로는 가산회로 42에 가해져야할 일정치 α₁에 상응하는 하이-레벨 신호 또는 로우-레벨 신호가 갖추어져 있다. OR 회로는 또한 단자 47을 통하여 제14(B)도에 도시한 타이밍 신호 CAR을 수신한다. 타이밍 신호 CAR의 주기는 입력신호의 1/2 주기이다. 따라서, 타이밍 신호 CAR이 하이 레벨에 있을때에만 일정치 α₁를 발생한다. OR 회로들 43₀-43₃의 출력들을 각각 가산기 42₁의 입력단자들 B₁-B₄에 공급하고 OR 회로들 43₄-43₇의 출력들을 각각 가산기 42의 입력단자 B₁-B₄에 공급한다.

로우 레벨 신호는 항상 가산기 42₁의 캐리 입력 단자에 가해진다. 가산기 42₁은 A측 단자들과 대응하는 B측 단자들 사이에 있는 신호들을 가산하고 가산 출력은 대응하는 출력단자들 E₁-E₄를 통해 출력된다. 마찬가지로, 가산기 42₂는 가산동작을 행하고 출력단자들 E₁-E₄를 통하여 A₁과 B₁과의 가산결과를 출력한다.

타이밍 신호 CAR이 로우 레벨에 있을때, 일정치 발생회로 43은 일정치 α₁를 발생하지 아니한다. 따라서, 가산회로 42는 가산된 일정치 a₁없이 바이너리 신호들 Q₀-Q₇을 출력한다. 다른 한편, 타이밍 신호 CAR의 레벨이 하이가 될때, 가산회로 42는 일정치 α₁를 바이너리 신호들 Q₀-Q₇로 이루어져 있는 입력신호 V₁(t)에 가산하게 된다.

제12도에 도시한 진폭 제한회로 44는 제13도에 도시한 바와 같이 최소치 제한회로 44-2와 최대치 제한회로 44-1을 갖는다. 최대치 제한회로 44-1은 OR 회로들 44a₀-44a₇로 이루어져 있다. OR 회로들 44a₀-44a₃는 각각 가산기 42₁의 단자 E₁-E₄로부터 출력신호들을 수신하고, OR 회로들 44a₄-44a₇은 각각 가산된 42₂의 단자들 E₁-E₄로부터 출력신호들을 수신한다. 또한 모든 OR 회로들 44a₀-44a₇은 가산기 42₂의 캐리 출력을 수신한다.

가산회로 42의 출력이 일정치 α₁의 가산때문에 최대치 M(십진수로 255)을 넘어섰을때, 캐리는 가산기 42의 단자 C₄를 통하여 출력된다. 따라서,OR 회로들 44a₀-44a₇의 모든 출력은 하이 레벨로 셋트된다. 그 이후에, 가산기 42₁및 42₂의 출력 E₁-E₄에 의하여 공급되는 치와 가산기 42₂의 캐리 출력 C₄는 제14(C)도에서 2점쇄선에 의하여 도시되는 바와 같이 변화한다. 그러나, OR 회로들 44a₀-44a₇의 각각의 출력은 캐리가 출력될때의 간격 동안에 하이 레벨에 있는다. 다시 말해서, 가산기들 42₁및 42₂의 출력들은 2점쇄선에 의하여 지시되는 치와 상응한다.

최대치 제한회로 44-1의 모든 출력들은 최소치 제한회로 44-2에 공급된다. 이 회로 44-2는 제13도에 도시한 바와 같이 크기 비교기들 44b₁및 44b₂(예를 들면, 74-85형), 로우-액티브 OR 회로들 44c₀-44c₂및 44c₄-44c₆, 인버터 44d를 포함한다. OR 회로들 44a₀-44a₃의 출력들은 비교기 44b₁의 입력단자들 A₀-A₃에 공급되고,OR 회로들 44a₄-44a₇의 출력들은 비교기 44b₂의 입력단자들 A₀-A₃에 공급된다. 비교기들 44b₁및 44b₂의 입력단자들 B₀-B₃는 제14(C)도에서 2점쇄선에 의하여 도시되는 기준 레벨 L_ref에 대응하는 바이너리 신호들이 갖추어져 있다. 이예에서, 제13도에 도시한 바와 같이 로우 레벨 신호를 비교기들 44b₁및 44b₂의 단자들 B₀-B₂에 가하고 하이 레벨 신호는 비교기들 44b₁및 44b₂의 단자 B₃에 가한다. 각각의 비교기 44b₁및 44b₂는 A-단자측 신호들을 B-단자측 신호들과 비교하여 비교된 결과를 A＜B, A=B 및 A＞B의 관련 단자들을 통하여 출력한다. 제13도에서 설명한 구성도에서, 비교 A＜B인 입력단자가 하이 레벨 신호를 수신하기 때문에 비교 A＜B만이 인에이블 된다. 결과적으로, 최대치 제한회로 44-1의 출력이 기준 레벨 L_ref보다 더 작게 때, 하이-레벨 신호는 비교기 44b₂의 출력만자 A＜B를 통하여 출력된다

OR 회로들 44a₀-44a₇의 바이너리 출력들을 각각 OR 회로 44c₀-44c₇에 공급한다 비교기 44b₂의 단자A＜B로부너 신호는 OR 회로 44c₃및 44c₇로 넘어가고, 또한 인버터 44d에 의하여 반전되고 OR 회로들 44c₀-44c₂빛 44c₄-44c₆에 공급된다 겯과적으로, 최대치 제한회로 44-1의 출력신호는 기준 레벨 Lref 이하일때,OR 회로들 44c-44c₇은 기준 레벨 Lrer에 상응하는 신호들을 출력한다 물론, A＞B 및 A=B의 경우에 있어서, 최대치 제한회로 44-1로부터 바이너리 신호들은 최소치 제한회로 44-2의 관련 OR 회로들을통과하게 된다 천목 제한회로 44의 출력신호는 제14(C)도에서 실선에 의하여 도시되는 바와 같이 신호들S₀-S₇로서 출력된다

진폭 제한회로 44의 출력신호들은 D C 레벨 조정회로 45에 공급된ek. 이 회로 45는 두개의 4-비트 바이너리 전가산기 45₁및 45_C예를 들면,74-283형)으로 구성되어 있다. 바이너리 신호들 S₀-S₃는 가산기45₁의 입력단자들 A₁-A₄에 공급되고, 신호 S₄-S₇은 가산기 452의 입력단자 A₁-A₄에 공급된다. 가산기45₁및 45₂의 입력단자 B₁-B₄는 더 낮은 로우 레벨 방향을 향하여 쉬프트되어야할 D.C. 레벨에 대응하는바이너리 신호물이 갖추어져 있다. 본 설명예에서, 가산기 45₁및 45₂의 입력단자 B₁,B₂및 B₄는 하이 레벨로 있는 반면에, 가산기 45₁및 45₂의 입력단자 B₃은 로우 레벨로 있다. 로우 레벨 신호를 캐리 입력단자Co에 가하기 때문에, 가산기들은 감산기처럼 작동을 한다 결과적으로, 제14(E)도에서 점선에 의하여 지시되는 바이너리 신호들 DQ₀-DQ7은 출력단자 46을 통하여 출력된다 제14(E)도에 도시한 출력신호 파형이 대체로 제2도 및 제3도에시의 파형과 동일하다는 것을 알아야 한다.

제12도 및 제13도에 도시한 실시예에 의하면, 입력신호들 Q₀-Q₇에 대하여 출력신호들 DQ₀-DQ₇의 지연시간은 일정치 α₁에 상응한다. 따라서, 적당하게 일정치 α1를 선택함으로써 요망하는 지연시간을 얻을 수있다. 또한, 일정치 α₁가 고정되어 있을때, 출력신호들의 지연시간은 입력신호의 주파수 항수에 따라 변화한다. 따라서, 제거되어야할 신호의 주파수는 입력신호의 주파수를 따라온다. 결과적으로, 입력신호의 주파수 특성에 상응하는 주파수 특성을 지닌 출력신호를 얻을 수 있다. 이들 구성도는 제5도 및 제6도에 도시한 구성도와 같다. 또한, 제12도 및 제13도에 도시한 실시예는 입력신호에 대해서 필터기능을 한다는 이점이 있다. 본 실시예에 의하여 제공되는 출력신호(제14(E)도)는 제2도 및 제3도에 도시한 파형과 동일한 파형을 갖는다

제12도 및 제13도에 도시한 필터를 사용한 필터에 대하여 서술할 것이다.

세15도는 본 필터의 블록도이다 설명한 필터는 3개의 필터회로 50,51,52를 포함하고, 그 각각은 제12도 및 제13도에 도시한 필터와 같다 필터회로 50,51 및 52는 서로 다른 주파수를 갖는다 필터회로 50,51,52는 1/2(dx+1),1/2(dy+1),1/2(dz+1)의 지연시간을 갖는다 일정치 α₁가 고정되어 있을때, 이들 지연시간들은 필터의 입력신호 X의 주파수와 함께 변화한다 물론, 지연시간들은 일정치 α₁를 조정함으로써 변화한다. 필터회로들 50,51 및 52의 출력신호물 a, b 및 c는 각각 입력신호 X와 함께 연산회로 53에 공급된다.

연산회로 53의 상세한 구조는 제16도에 도시되어져 있다. 출력신호들 a 및 b는 가산기 53a₁에 공급되고, 가산기 53a₁은 가산결과 d를 출력한다. 이들 신호들은 제17도에 도시되어져 있다. 신호 d가 가산기 53a₂에의하여 인버터 53b를 통과하게 되는 신호에 가산되고, 가산기 53a₂는 가산결과를 출력한다. 이 신호 e는 가산기 53a₃에 의하여 필터회로 52의 출력에 가산되고, 가산기 53a₃은 가산결과를 출력한다. 이 결과는 레벨감소기 53c에 의하여 1/2 레벨씩 감쇠되고 출력신호 Y로서 출력단자 55에 가해진다. 제17도로부터 명백함바, 출력신호 Y는 실제로 정현파형이다 이것은 기수 고조파 성분이 입력 삼각파 신호 X로부터 제거되어 왔었다는 것을 의미한다.

본 발명은 실시예에 제한하지 아니하지만, 본 발명의 범위내에서 다양한 변화와 수정을 가할 수 있다. 제9도에 도시한 지연회로 수는 3개로 제한하지 아니한다. 마찬가지로, 필터 회로의 수도 3개로 제한하지 아니한다. 또한. 처리되어야할 비트의 수는 8비트로 제한하지 아니한다.

Claims

신호처리 회로에 있어서, 입력신호(V₁(t))에 대한 지연시간에 대응하는 일정치(α₁)를 발생시키는 일정치 발생수단(23), 입력신호의 1/2 주기마다 일정치에다 입력신호를 번갈아 가감산하는 가감산 회로(22)및 입력신호의 파형에 대응하는 파형을 지닌 지연된 출력신호(V(t))를 발생하도록 입력신호의 1/2 주기마다 가감산 수단의 출력신호의 진폭을 정정하는 진폭 정정수단(24)으로 이루어져 있는 신호 처리 회로
청구범위 제l항에 있어서, 진폭 정정수단(24)이 지연시간(d₁)에 대응하는 간격동안에 진폭을 정정하는 신호 처리 회로
청구범위 제1항에 있어서, 진폭 정정수단(24)이 가감산 수단(22)의 출력신호를 통과시키고 가감산수단(22)의 출력 신호의 최대 최소 레벨을 발생시기는 로직수단(24a₀-24a7,24b₀-24b₇, 24c₀-24c₇)과, 최대레벨 및 최소 레벨을 가감산 수단의 출력신호에 번갈아 가산하는 가산수단(24d₁,24d₂)으로 구성되어 있는 신호 처리 회로.
청구범위 제3항에 있어서, 로직수단이 가감산 수단의 출력신호와 지연시간에 대응하는 간격을 결정하는 타이밍 신호를 각각 수신하는 OR 회로들(24a₁-24a₇＞, 로우-액티브 OR 회로들(24b₁-24b₇) 및, 로우-액티브 OR 회로들의 출력들과 타이밍 신호를 수신하는 익스크루시브-OR 회로들(24c₀-24c₇)로 구성되어 있고, OR 회로들의 출력들과 익스크루시브-OR 회로들의 출력물이 가산수단(24d₁,24d₂)에 공급되는 신호 처리 회로.
청구범위 제1항에 있어서, 일정치 발생수단(23)이 익스크루시브-OR 회로들(23₀-23₇)을 포함하고, 일정치를 발생하기 위하여 하이-레벨 신호 또는 로우-레벨 신호를 상기 익스크루시브-OR 회로들에 가하는 신호 처리 회로
청구범위 제5항에 있어서, 상기 신호 처리 회로가 신호의 최대 진폭 레벨 및 최소 진폭 레벨 근방에 있는 진폭 정정수단(24)으로부터 소정의 최대 레벨 및 최소 레벨로 신호 레벨을 셋트하는 진폭 조정수단(28)을 더 포함하는 신호 처리 회로
청구범위 제6항에 있어서, 진폭 조정수단(28)이 진폭 정정수단(24)으로부터의 신호가 최소 진폭 레벨에 고정되는 타이밍을 표시하는 타이밍 신호(UF)와 진폭 정정수단의 신호를 수신하는 첫번째 로우-액티브 OR 회로들(28a₀-28a₇)을 포함하고, 진폭 조정수단이 진폭 정정수단으로부터의 신호가 최대 진폭 레벨에 고정되는 타이밍을 표시하는 타이밍 신호(OF)와 첫번째 로우-액티브 OR 회로들의 출력들을 수신하는두번깨 로우-액티브 OR 회로들(28b₀-28b₇)을 더 포함하는 신호 처리 회로.
청구범위 제1항에 있어서, 상기 일정치 발생수단이, 삼각파 신호인 입력신호(V₁(t))에 대한 지연시간(d₁)에 대응하는 일정치(d₁)를 발생하는 신호 처리 회로
신호 처리 회로에 있어서, 각 지연회로가 입력신호(V₁(t))에 대한 지연시간(d₁)에 대응하는 일정치(α₁)를 발생하는 일청치 발생수단(23), 입력신호의 1/2 주기마다 일정치를 입력신호(V/t))에 번갈아 가감산하는 가감산 수단(22), 입력신호의 파형에 대응하는 파형을 지닌 지연된 출력신호(Vo(t))을 발생시키기위하여 입력신호의 1/2 주기마다 가감산 수단의 출력신호의 진폭을 정정하는 진폭 정정수단(24)으로 이루어진 병렬로 연결되어 있는 다수의 지연회로(33,34,35)와 지연회로들 및 입력신호(V₁(t))로부터의 출력신호들에 대하여 소정의 연산을 수행하고 입력신호로부터 소정의 주가수 성분을 지닌 신호를 빼어내는 연산수단(36)으로 이루어져 있는 신호 처리 회로
신호 처리 회로에 있어서, 입력신호에 대한 지연시간에 대응하는 일정치(d₁)를 발생하는 일정치 발생수단(43), 입력신호의 1/2 주기마다 일정치를 입력신호에 가산하는 가산수단(42), 최대 레벨과 최소 레벨보다 더 큰 레벨에 있는 가산수단의 출력신호의 레벨을 소정의 치로 제한하는 진폭 제한수단(44) 및 진폭 제한수단의 직루 레벨이 입력신호(V(t))의 직류 레벨과 같도록, 진폭 세한수단의 출력신호의 직류 레벨을 레벨 소정의 직류치로 감소시키는 직류 레벨 조정수단(45)으로 이루어져 있는 신호 처러 회로
청구범위 제10항에 있어서, 진폭 제한수단(44)이 가산수단의 출력신호와 가산수단의 캐리 신호를 수신하는 OR 회로들(44a₀-44a₇)를 포함하고, 가산수단이 최대 레벨을 넘는 치를 출력할 때 캐리 신호가 발생되는 신호 처리 회로
청구범위 제11항에 있어서, 진폭 제한수단(44)과, OR 회로들의 출력신호를 소정의 레벨과 비교하는 비교수단(44b₁,44b₂)과, OR 회로들의 출력신호가 최소 레벨보다 더 작을때 최소 레벨보다 더 큰 상기 레벨을 발생하는 로직수단(44c₀-44c₇)을 더 포함하는 신호 처리 회로
청구범위 제10항에 있어서, 직류 레벨 조정수단(45)이 진폭 제한수단(44)의 출력신호에서 소정의 직류 레벨을 김산하는 감산기(45₁,45₂)를 포함하는 신호 처리 회로
청구범위 제10항에 있어서, 일정치 발생수단(43)이 일정치에 대응하는 하이 레벨 신호 또는 로우 레벨 신호를 각각 수신하는 로우-액티브 OR 회로들(43₀-43₇)을 포함하는 신호 처리 회로
청구범위 제10항에 있어서, 상기 일정치 발생수단이, 삼각파 신호인 입력신호(V/t))에 대한 지연시간(d₁)에 대응하는 일정치(α₁)를 발생하는 신호 처리 회로
신호 처리 회로에 있어서, 다수의 신호 필터 회로들, 각 필터 회로가, 입력신호(V₁(t))에 대한 지연시간(d₁)에 대응하는 일정치(α₁)를 발생하는 일정치 발생수단을 포함하는 다수의 신호 필터 회로들, 입력신호의 1/2 주기마다 일정치를 입력신호에 가산하는 가산수단(42), 최대 레벨과 최소 레벨 보다 더 큰 레벨에있는 가산수단의 출력신호의 레벨을 소정의 치로 제한하는 진폭 제한수단(44), 진폭 제한수단의 직류 레벨이 입력신호(V₁(t))의 직류 레벨과 같도록 진폭 제한수단의 출력신호의 직류 레벨을 소정의 직류치로 감소시키는 직류 레벨 조정수단(45) 및 직류 레벨 조정수단의 출력신호들과 입력신호에 대하여 소정의 연산을 수행하고, 소정의 주파수 성분을 지닌 신호를 발생하는 연산수단(53)으로 이루어져 있는 신호 처리 회로