JP3077276B2 - 対称な出力信号を得るための分数周波数分割器 - Google Patents
対称な出力信号を得るための分数周波数分割器Info
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Description
【0001】
【産業上の利用分野】本発明は、一般的に周波数分割回
路に関し、さらに詳しくは、2つの整数値の比で分割し
た入力クロック信号の周波数と等しい周波数で動作する
出力クロック信号を得るための分数周波数分割器に関す
る。
路に関し、さらに詳しくは、2つの整数値の比で分割し
た入力クロック信号の周波数と等しい周波数で動作する
出力クロック信号を得るための分数周波数分割器に関す
る。
【0002】
【従来の技術および解決するべき課題】通常、多くの電
子技術では、高周波タイミング・ベース信号から低周波
クロック信号を発生することが必要である。データ通信
の分野では、例えば、モデム・リンクでデータを送信す
るための一般的な動作周波数は、1200、2400お
よび9600ボーであり、これらは、1.152MHz
の入力クロック信号をそれぞれ960、480、および
120で分割することによって実現することができる。
低周波数出力クロック信号を発生させる従来技術は、一
般的に入力クロック信号の各間隔毎に1回整数値Nにプ
リセットされたカウンタをディクリメントすることが必
要であり、今後これを直線周波数分割と呼ぶ。この出力
クロック信号は、このカウンタがゼロになるまで論理ゼ
ロのまま保持され、この時点で直線分割器は1つのパル
スを発生しこのカウンタに整数Nを再ロードする。した
がって、直線分割器はN個の入力間隔毎に1つの出力間
隔を発生する、すなわち、入力クロックはNで分割され
る。一般的に、1.152MHzの入力クロック信号
は、この種のデータ通信の目的のために特別に設計され
た専用の水晶発振器で発生される。この1.152MH
zの水晶発振器を無くし、これによってシステムの設計
を簡略化し製造コストを低減することが望ましい。これ
は、他の高周波クロック信号、例えばシステム中にすで
に用意されている10MHzマイクロプロセッサ・クロ
ックを使用することによって実現できるが、適切な動作
周波数、すなわち、1200、2400、および960
0Hzを発生するためには、この10MHzのクロック
信号をそれぞれ非整数値8333.33、4166.6
7および1041.67で分割しなければならない。実
際には、高周波タイミング・ベース・クロック信号は、
一般的に1段階当たりの増分が小さい複数の段階で分割
され、前述の動作周波数を実現する。
子技術では、高周波タイミング・ベース信号から低周波
クロック信号を発生することが必要である。データ通信
の分野では、例えば、モデム・リンクでデータを送信す
るための一般的な動作周波数は、1200、2400お
よび9600ボーであり、これらは、1.152MHz
の入力クロック信号をそれぞれ960、480、および
120で分割することによって実現することができる。
低周波数出力クロック信号を発生させる従来技術は、一
般的に入力クロック信号の各間隔毎に1回整数値Nにプ
リセットされたカウンタをディクリメントすることが必
要であり、今後これを直線周波数分割と呼ぶ。この出力
クロック信号は、このカウンタがゼロになるまで論理ゼ
ロのまま保持され、この時点で直線分割器は1つのパル
スを発生しこのカウンタに整数Nを再ロードする。した
がって、直線分割器はN個の入力間隔毎に1つの出力間
隔を発生する、すなわち、入力クロックはNで分割され
る。一般的に、1.152MHzの入力クロック信号
は、この種のデータ通信の目的のために特別に設計され
た専用の水晶発振器で発生される。この1.152MH
zの水晶発振器を無くし、これによってシステムの設計
を簡略化し製造コストを低減することが望ましい。これ
は、他の高周波クロック信号、例えばシステム中にすで
に用意されている10MHzマイクロプロセッサ・クロ
ックを使用することによって実現できるが、適切な動作
周波数、すなわち、1200、2400、および960
0Hzを発生するためには、この10MHzのクロック
信号をそれぞれ非整数値8333.33、4166.6
7および1041.67で分割しなければならない。実
際には、高周波タイミング・ベース・クロック信号は、
一般的に1段階当たりの増分が小さい複数の段階で分割
され、前述の動作周波数を実現する。
【0003】したがって、入力クロック信号の周波数を
N/Dのような非整数値の比で分割する分数周波数分割
器が開発され、ここでNおよびDは整数であり、NはD
より大きい。この種の分数周波数分割器の1つは周知の
フェーズ・ロック・ループであり、これは実質的にジッ
タが無く所定の周波数とデューティ・サイクルを有する
出力クロック信号を発生することができる。しかし、多
くのデータ通信の用途では、入力クロック信号の端部と
低周波出力クロック信号の端部との間を同期させる必要
があり、この特徴は、フェーズ・ロック・ループでは得
ることができない。さらに、フェーズ・ロック・ループ
は、必要な実質的論理回路と入力クロック信号が分割さ
れているよりもはるかに高い周波数で動作する基準クロ
ック信号を実行するためには、比較的複雑で高価であ
る。したがって、同期の問題と過度に複雑なため、この
フェーズ・ロック・ループは多くのデータ通信の用途で
は実現可能な解答でない。
N/Dのような非整数値の比で分割する分数周波数分割
器が開発され、ここでNおよびDは整数であり、NはD
より大きい。この種の分数周波数分割器の1つは周知の
フェーズ・ロック・ループであり、これは実質的にジッ
タが無く所定の周波数とデューティ・サイクルを有する
出力クロック信号を発生することができる。しかし、多
くのデータ通信の用途では、入力クロック信号の端部と
低周波出力クロック信号の端部との間を同期させる必要
があり、この特徴は、フェーズ・ロック・ループでは得
ることができない。さらに、フェーズ・ロック・ループ
は、必要な実質的論理回路と入力クロック信号が分割さ
れているよりもはるかに高い周波数で動作する基準クロ
ック信号を実行するためには、比較的複雑で高価であ
る。したがって、同期の問題と過度に複雑なため、この
フェーズ・ロック・ループは多くのデータ通信の用途で
は実現可能な解答でない。
【0004】他の分数周波数分割器を直線周波数分割器
によって実現することができ、ここで、例えば7/2
(N=7、D=2)の分割比の場合、この周波数分割器
は入力クロック信号の7つのパルス毎に2つの出力パル
スを発生しなければならない。このとうな実行例の場
合、カウンタの5回のディクリメントの間この出力クロ
ック信号は論理ゼロに保持することができ、その後次の
入力クロック信号の連続する2周期の期間中、入力クロ
ック信号の速度で論理1と論理ゼロが交互に繰り返さ
れ、これによって入力クロック信号の7周期に対して1
つの長い間隔(入力クロック信号の6周期)と1つの短
い間隔(入力クロック信号の1周期)を発生する。長い
間隔と短い間隔を交互に繰り返すこの反復出力クロック
信号は、理解されるように非対称であり、さらにN=1
3とD=5のような他の分割比N/Dの場合には、さら
に非対称になる。この出力クロック信号は、所望の低周
波動作クロック信号に達するように複数の分割段階を設
けるための更に下流にある他の周波数分割回路に入力ク
ロック信号としてしばしば加えられるので、出力クロッ
ク信号が非対称であることは、動作クロック信号中の望
ましくないジッタの形態としての重要な問題となり得
る。
によって実現することができ、ここで、例えば7/2
(N=7、D=2)の分割比の場合、この周波数分割器
は入力クロック信号の7つのパルス毎に2つの出力パル
スを発生しなければならない。このとうな実行例の場
合、カウンタの5回のディクリメントの間この出力クロ
ック信号は論理ゼロに保持することができ、その後次の
入力クロック信号の連続する2周期の期間中、入力クロ
ック信号の速度で論理1と論理ゼロが交互に繰り返さ
れ、これによって入力クロック信号の7周期に対して1
つの長い間隔(入力クロック信号の6周期)と1つの短
い間隔(入力クロック信号の1周期)を発生する。長い
間隔と短い間隔を交互に繰り返すこの反復出力クロック
信号は、理解されるように非対称であり、さらにN=1
3とD=5のような他の分割比N/Dの場合には、さら
に非対称になる。この出力クロック信号は、所望の低周
波動作クロック信号に達するように複数の分割段階を設
けるための更に下流にある他の周波数分割回路に入力ク
ロック信号としてしばしば加えられるので、出力クロッ
ク信号が非対称であることは、動作クロック信号中の望
ましくないジッタの形態としての重要な問題となり得
る。
【0005】したがって、必要なのは、実質的に対称な
出力波形を保持し、これによって周波数分割回路から発
生される低周波動作クロック信号のジッタを低減しなが
ら、入力クロック信号の分数周波数で動作する出力クロ
ック信号を発生する周波数分割回路である。
出力波形を保持し、これによって周波数分割回路から発
生される低周波動作クロック信号のジッタを低減しなが
ら、入力クロック信号の分数周波数で動作する出力クロ
ック信号を発生する周波数分割回路である。
【0006】
【課題を解決する手段】したがって、本発明の目的は、
改良された分数周波数分割器を提供することである。
改良された分数周波数分割器を提供することである。
【0007】本発明の他の目的は、入力クロック信号の
周波数を2つの整数値の比によって分割する改良された
分数周波数分割器を提供することである。
周波数を2つの整数値の比によって分割する改良された
分数周波数分割器を提供することである。
【0008】本発明のさらに他の目的は、入力クロック
信号の1周期より間隔の離れていない実質的に対称な出
力間隔を設ける改良された分数周波数分割器を提供する
ことである。
信号の1周期より間隔の離れていない実質的に対称な出
力間隔を設ける改良された分数周波数分割器を提供する
ことである。
【0009】本発明のさらに他の目的は、実質的に対称
な出力間隔を設け、これによって分割器から発生される
低周波数動作クロック信号のジッタを低減する改良され
た分数周波数分割器を提供することである。
な出力間隔を設け、これによって分割器から発生される
低周波数動作クロック信号のジッタを低減する改良され
た分数周波数分割器を提供することである。
【0010】上述および他の目的にしたがって周波数分
割回路が提供され、この周波数分割回路は第1および第
2入力クロック信号と入力クロック信号に応答し、第1
および第2デジタル入力信号の比によって分割されたこ
の入力クロック信号の周波数と等しい周波数で動作する
出力クロック信号を発生する。制御可能減算器は、デジ
タル制御信号の第1論理状態に応答し、複数の第1入力
で加えられた第2デジタル出力信号と複数の第2入力で
加えられた第1デジタル入力信号との間の差としての第
1デジタル出力信号を発生する。この制御可能減算器
は、デジタル制御信号の第2論理状態に応答し、第2デ
ジタル出力信号と等しい第1デジタル出力信号を発生す
る。加算器回路は、制御可能減算器の第1デジタル出力
信号と第2デジタル入力信号とを合計するように結合さ
れ、複数の出力で第2デジタル出力信号を発生し、さら
にレジスタが設けられ、これはそれぞれ加算器回路の複
数の出力に結合された複数の入力を有し、ここでこのレ
ジスタの複数の出力の最下位低位出力はそれぞれ制御可
能減算器の複数の第1入力に結合され、このレジスタの
複数の出力の最上位出力は制御可能減算器と結合されて
デジタル制御信号を発生する。
割回路が提供され、この周波数分割回路は第1および第
2入力クロック信号と入力クロック信号に応答し、第1
および第2デジタル入力信号の比によって分割されたこ
の入力クロック信号の周波数と等しい周波数で動作する
出力クロック信号を発生する。制御可能減算器は、デジ
タル制御信号の第1論理状態に応答し、複数の第1入力
で加えられた第2デジタル出力信号と複数の第2入力で
加えられた第1デジタル入力信号との間の差としての第
1デジタル出力信号を発生する。この制御可能減算器
は、デジタル制御信号の第2論理状態に応答し、第2デ
ジタル出力信号と等しい第1デジタル出力信号を発生す
る。加算器回路は、制御可能減算器の第1デジタル出力
信号と第2デジタル入力信号とを合計するように結合さ
れ、複数の出力で第2デジタル出力信号を発生し、さら
にレジスタが設けられ、これはそれぞれ加算器回路の複
数の出力に結合された複数の入力を有し、ここでこのレ
ジスタの複数の出力の最下位低位出力はそれぞれ制御可
能減算器の複数の第1入力に結合され、このレジスタの
複数の出力の最上位出力は制御可能減算器と結合されて
デジタル制御信号を発生する。
【0011】他の形態では、周波数分割回路は第1およ
び第2デジタル入力信号と入力クロック信号に応答し、
第1および第2デジタル入力信号の比によって分割され
た入力クロック信号の周波数と等しい周波数で動作する
出力クロック信号を発生する。制御可能加算器はデジタ
ル制御信号の第1論理状態に応答し、複数の第1入力で
加えられた第2デジタル出力信号と複数の第2入力で加
えられた第1デジタル入力信号との合計としての第1デ
ジタル出力信号を発生する。この制御可能加算器は、デ
ジタル制御信号の第2論理状態に応答し、第2デジタル
出力信号と等しい第1デジタル出力信号を発生する。減
算器回路は、制御可能加算器の第1デジタル出力信号と
第2デジタル入力信号との間の差を取るために結合さ
れ、複数の出力で第2デジタル出力信号を発生し、レジ
スタはそれぞれこの減算器回路の複数の出力に結合され
た複数の入力を有するように設けられ、ここでこのレジ
スタの複数の出力の最下位出力はそれぞれ制御可能加算
器の複数の第1入力に結合され、このレジスタの複数の
出力の最上位出力は制御可能加算器に結合され、デジタ
ル制御信号を発生する。
び第2デジタル入力信号と入力クロック信号に応答し、
第1および第2デジタル入力信号の比によって分割され
た入力クロック信号の周波数と等しい周波数で動作する
出力クロック信号を発生する。制御可能加算器はデジタ
ル制御信号の第1論理状態に応答し、複数の第1入力で
加えられた第2デジタル出力信号と複数の第2入力で加
えられた第1デジタル入力信号との合計としての第1デ
ジタル出力信号を発生する。この制御可能加算器は、デ
ジタル制御信号の第2論理状態に応答し、第2デジタル
出力信号と等しい第1デジタル出力信号を発生する。減
算器回路は、制御可能加算器の第1デジタル出力信号と
第2デジタル入力信号との間の差を取るために結合さ
れ、複数の出力で第2デジタル出力信号を発生し、レジ
スタはそれぞれこの減算器回路の複数の出力に結合され
た複数の入力を有するように設けられ、ここでこのレジ
スタの複数の出力の最下位出力はそれぞれ制御可能加算
器の複数の第1入力に結合され、このレジスタの複数の
出力の最上位出力は制御可能加算器に結合され、デジタ
ル制御信号を発生する。
【0012】さらに他の形態では、周波数分割回路は第
1および第2デジタル入力信号と入力クロック信号に応
答し、この入力クロック信号の周波数を第1および第2
デジタル入力信号の比によって分割する。第1回路はデ
ジタル制御信号の第1論理状態に応答し、第1デジタル
入力信号と第2デジタル出力信号との間の差としての第
1デジタル出力信号を発生する。この第1回路はデジタ
ル制御信号の第2論理状態に応答し、第2デジタル出力
信号と等しい第1デジタル出力信号を発生する。第2回
路は、第1回路の第1デジタル出力信号と第2デジタル
入力信号とを合計し、第2デジタル出力信号を発生し、
第3回路は第2回路の第2デジタル出力信号と第1デジ
タル入力信号とを比較してデジタル制御信号を発生す
る。このデジタル制御信号は、もし第2デジタル出力信
号が第1デジタル入力信号を超えれば、第1論理状態を
表わし、もし第2デジタル出力信号が第1デジタル入力
信号以下であれば、第2論理状態を表わす。
1および第2デジタル入力信号と入力クロック信号に応
答し、この入力クロック信号の周波数を第1および第2
デジタル入力信号の比によって分割する。第1回路はデ
ジタル制御信号の第1論理状態に応答し、第1デジタル
入力信号と第2デジタル出力信号との間の差としての第
1デジタル出力信号を発生する。この第1回路はデジタ
ル制御信号の第2論理状態に応答し、第2デジタル出力
信号と等しい第1デジタル出力信号を発生する。第2回
路は、第1回路の第1デジタル出力信号と第2デジタル
入力信号とを合計し、第2デジタル出力信号を発生し、
第3回路は第2回路の第2デジタル出力信号と第1デジ
タル入力信号とを比較してデジタル制御信号を発生す
る。このデジタル制御信号は、もし第2デジタル出力信
号が第1デジタル入力信号を超えれば、第1論理状態を
表わし、もし第2デジタル出力信号が第1デジタル入力
信号以下であれば、第2論理状態を表わす。
【0013】
【0014】図1は、従来の集積回路処理技術を使用し
て集積回路として製造するのに適した分数周波数分割器
10を示す。例えば、10MHzで発信し50%のデュ
ーティ・サイクルと100ナノ秒(ns)の間隔を有す
る高周波入力クロック信号S12が入力12に加えられ
る。整数DとNを表わす第1および第2の5ビットのデ
ジタル信号は入力バス14と入力バス16に加えられ、
これらのバスは、それぞれ加算器18の第1入力と制御
可能減算器20の第1入力に結合される。制御可能減算
器20の出力は加算器18の第2入力に結合され、加算
器18の出力はレジスタ22の第1入力に結合され、一
方後者の第2入力は入力バス16に結合される。レジス
タ22の出力は比較器24の第1入力および制御可能減
算器20の第2入力に結合される。レジスタ22は入力
クロック信号S12によってクロックされる。入力バス
16は比較器24の第2入力に結合され、この比較器2
4の出力はANDゲート28の第1入力と制御可能減算
器20の制御入力に結合される。ANDゲート28の第
2入力は入力12に結合され、一方このANDゲート2
8の出力は出力30に低周波出力クロック信号S30を
発生する。
て集積回路として製造するのに適した分数周波数分割器
10を示す。例えば、10MHzで発信し50%のデュ
ーティ・サイクルと100ナノ秒(ns)の間隔を有す
る高周波入力クロック信号S12が入力12に加えられ
る。整数DとNを表わす第1および第2の5ビットのデ
ジタル信号は入力バス14と入力バス16に加えられ、
これらのバスは、それぞれ加算器18の第1入力と制御
可能減算器20の第1入力に結合される。制御可能減算
器20の出力は加算器18の第2入力に結合され、加算
器18の出力はレジスタ22の第1入力に結合され、一
方後者の第2入力は入力バス16に結合される。レジス
タ22の出力は比較器24の第1入力および制御可能減
算器20の第2入力に結合される。レジスタ22は入力
クロック信号S12によってクロックされる。入力バス
16は比較器24の第2入力に結合され、この比較器2
4の出力はANDゲート28の第1入力と制御可能減算
器20の制御入力に結合される。ANDゲート28の第
2入力は入力12に結合され、一方このANDゲート2
8の出力は出力30に低周波出力クロック信号S30を
発生する。
【0015】分数周波数分割器10の動作について考察
すると、ここで10MHz入力クロック信号S12はN
/Dの比によって分割されるべきであり、ここで整数N
=7、整数D=2であり、これによって10MHz/
3.5すなわち約2.857MHzの周波数で動作する
出力クロック信号S30を発生する。整数NとDの値
は、本発明を示すために選択したものであって、整数N
と整数Dは、整数Nが整数Dよりも大きい値であれば、
他の多くの異った値をとることのできることが理解され
る。この5ビットのデジタル信号「00010」は、整
数D=2が入力バス14に加えられたことを表わし、5
ビットのデジタル信号「00111」は、整数N=7の
場合に、入力バス16に加えられる。比較器24はこの
5ビットのデジタル信号Nをレジスタ22の6ビットの
デジタル出力信号と比較し、もしレジスタ22の6ビッ
トのデジタル出力信号が5ビットのデジタル信号を超え
れば、論理1を出力し、それ以外の場合、比較器24は
論理ゼロを発生する。もし比較器24のデジタル出力信
号が論理1であれば、次に5ビットのデジタル信号N
は、レジスタ22の6ビットのデジタル出力信号から差
し引かれ、その結果は加算器18の第2入力に加えら
れ、そうでなくて、もし比較器24のデジタル出力信号
が論理ゼロならば、レジスタ22の6ビットのデジタル
出力信号は単に制御可能減算器20を通過して加算器1
8の第2入力に至る。
すると、ここで10MHz入力クロック信号S12はN
/Dの比によって分割されるべきであり、ここで整数N
=7、整数D=2であり、これによって10MHz/
3.5すなわち約2.857MHzの周波数で動作する
出力クロック信号S30を発生する。整数NとDの値
は、本発明を示すために選択したものであって、整数N
と整数Dは、整数Nが整数Dよりも大きい値であれば、
他の多くの異った値をとることのできることが理解され
る。この5ビットのデジタル信号「00010」は、整
数D=2が入力バス14に加えられたことを表わし、5
ビットのデジタル信号「00111」は、整数N=7の
場合に、入力バス16に加えられる。比較器24はこの
5ビットのデジタル信号Nをレジスタ22の6ビットの
デジタル出力信号と比較し、もしレジスタ22の6ビッ
トのデジタル出力信号が5ビットのデジタル信号を超え
れば、論理1を出力し、それ以外の場合、比較器24は
論理ゼロを発生する。もし比較器24のデジタル出力信
号が論理1であれば、次に5ビットのデジタル信号N
は、レジスタ22の6ビットのデジタル出力信号から差
し引かれ、その結果は加算器18の第2入力に加えら
れ、そうでなくて、もし比較器24のデジタル出力信号
が論理ゼロならば、レジスタ22の6ビットのデジタル
出力信号は単に制御可能減算器20を通過して加算器1
8の第2入力に至る。
【0016】動作を開始するには、この5ビットのデジ
タル信号Nは先ずリセット・パルス(図示せず)と一致
する時刻t0に6ビット幅のレジスタ22にこれの第2
入力を介して「000111」としてロードされる。レ
ジスタ22は「000000」のような他の開始値をと
ることも可能であり、これは単に反復する出力波形の開
始点をシフトするだけである。制御可能減算器20の制
御入力信号は最初は論理ゼロ(レジスタ22のデジタル
出力はデジタル信号N未満)であるので、レジスタ22
のデジタル出力信号「000111」は、ここを通過し
5ビットのデジタルD「00010」と加算され、加算
器18の出力に「001001」を発生する。加算器1
8の6ビットのデジタル出力信号は、図2に示すよう
に、時刻t1の入力クロック信号S12の立ち下がり端
でレジスタ22にクロックされる。図2の波形グラフ
は、入力クロック信号S12と出力クロック信号S30
との間のタイミング関係を表わす。時刻t1とt2との
間で、レジスタ22の6ビットのデジタル出力信号「0
01001」は5ビット信号のN「00111」と比較
器24によって比較され、その結果、ここでは論理1か
ANDゲート28の第1入力と制御可能減算器20の制
御入力に加えられ、これによってこの5ビットの信号N
「00111」をレジスタ22の6ビットのデジタル出
力信号「001001」から減算し、この5ビットのデ
ジタルD「00010」を加算して加算器18の出力に
「001001」−「000111」+「00010」
=「000100」を発生する。時刻t2で、入力クロ
ック信号S12は論理1に遷移し、比較器24の出力に
与えられた論理1と結合され、図2の時刻t2からt3
の期間に出力30に論理1を発生する。時刻t3で、入
力クロック信号S12は論理ゼロになり、出力クロック
信号S30をこれに追随させる。また入力クロック信号
S12の立ち下がり端(時刻t3)で、加算器18の6
ビットのデジタル出力信号「000100」はレジスタ
22にクロックされる。比較器24のデジタル出力信号
は、レジスタ22の6ビットのデジタル出力信号が5ビ
ット信号N未満なので、論理ゼロに戻る。
タル信号Nは先ずリセット・パルス(図示せず)と一致
する時刻t0に6ビット幅のレジスタ22にこれの第2
入力を介して「000111」としてロードされる。レ
ジスタ22は「000000」のような他の開始値をと
ることも可能であり、これは単に反復する出力波形の開
始点をシフトするだけである。制御可能減算器20の制
御入力信号は最初は論理ゼロ(レジスタ22のデジタル
出力はデジタル信号N未満)であるので、レジスタ22
のデジタル出力信号「000111」は、ここを通過し
5ビットのデジタルD「00010」と加算され、加算
器18の出力に「001001」を発生する。加算器1
8の6ビットのデジタル出力信号は、図2に示すよう
に、時刻t1の入力クロック信号S12の立ち下がり端
でレジスタ22にクロックされる。図2の波形グラフ
は、入力クロック信号S12と出力クロック信号S30
との間のタイミング関係を表わす。時刻t1とt2との
間で、レジスタ22の6ビットのデジタル出力信号「0
01001」は5ビット信号のN「00111」と比較
器24によって比較され、その結果、ここでは論理1か
ANDゲート28の第1入力と制御可能減算器20の制
御入力に加えられ、これによってこの5ビットの信号N
「00111」をレジスタ22の6ビットのデジタル出
力信号「001001」から減算し、この5ビットのデ
ジタルD「00010」を加算して加算器18の出力に
「001001」−「000111」+「00010」
=「000100」を発生する。時刻t2で、入力クロ
ック信号S12は論理1に遷移し、比較器24の出力に
与えられた論理1と結合され、図2の時刻t2からt3
の期間に出力30に論理1を発生する。時刻t3で、入
力クロック信号S12は論理ゼロになり、出力クロック
信号S30をこれに追随させる。また入力クロック信号
S12の立ち下がり端(時刻t3)で、加算器18の6
ビットのデジタル出力信号「000100」はレジスタ
22にクロックされる。比較器24のデジタル出力信号
は、レジスタ22の6ビットのデジタル出力信号が5ビ
ット信号N未満なので、論理ゼロに戻る。
【0017】これらの周期は継続し、レジスタ22は時
刻t4で「000110」の値に、時刻t5で「001
000」の値にクロックされる。再び、時刻t5と時刻
t6との間にレジスタ22の6ビットのデジタル出力信
号と5ビット信号Nとを比較することによって、前者が
後者より大きいことが分かり、比較器24のデジタル出
力信号は論理1になる。この論理1は、時刻t6で入力
クロック信号S12の論理1状態と結合され、図2の時
刻t6からt7の期間に出力30に論理1を発生する。
比較器24のデジタル出力信号の論理1状態はまた制御
可能減算器20を起動し、これによって5ビットのデジ
タル信号N「00111」がレジスタ22の6ビットの
デジタル出力信号「001000」から減算され、この
制御可能減算器の出力に「000001」を発生する。
制御可能減算器20の5ビットのデジタル信号は5ビッ
トのデジタル信号Dと加算され、その結果得られた「0
00011」は時刻t7にレジスタ22にクロックされ
る。出力クロック信号S30が論理ゼロに戻ると入力ク
ロック信号S12が論理ゼロに遷移し、比較器24のデ
ジタル出力信号は論理ゼロに戻るが、この理由は、レジ
スタ22の6ビットのデジタル出力信号が再び5ビット
のデジタル信号未満になるからである。
刻t4で「000110」の値に、時刻t5で「001
000」の値にクロックされる。再び、時刻t5と時刻
t6との間にレジスタ22の6ビットのデジタル出力信
号と5ビット信号Nとを比較することによって、前者が
後者より大きいことが分かり、比較器24のデジタル出
力信号は論理1になる。この論理1は、時刻t6で入力
クロック信号S12の論理1状態と結合され、図2の時
刻t6からt7の期間に出力30に論理1を発生する。
比較器24のデジタル出力信号の論理1状態はまた制御
可能減算器20を起動し、これによって5ビットのデジ
タル信号N「00111」がレジスタ22の6ビットの
デジタル出力信号「001000」から減算され、この
制御可能減算器の出力に「000001」を発生する。
制御可能減算器20の5ビットのデジタル信号は5ビッ
トのデジタル信号Dと加算され、その結果得られた「0
00011」は時刻t7にレジスタ22にクロックされ
る。出力クロック信号S30が論理ゼロに戻ると入力ク
ロック信号S12が論理ゼロに遷移し、比較器24のデ
ジタル出力信号は論理ゼロに戻るが、この理由は、レジ
スタ22の6ビットのデジタル出力信号が再び5ビット
のデジタル信号未満になるからである。
【0018】後続する入力クロック信号S12の立ち下
がり端で、レジスタ22は「000101」、「000
111」および「001001」の値にクロックされ
る。時刻t8で「001001」の値がレジスタ22に
クロックされた後、比較器24のデジタル出力信号は再
び制御可能減算器20を起動するが、この理由は、レジ
スタ22の6ビットのデジタル出力信号「00100
1」がデジタル信号N「000111」を超えるからで
ある。加算器18の6ビットのデジタル出力信号は、こ
こで「001001」−「000111」−「0001
0」=「000100」となる。時刻t9の入力クロッ
ク信号S12の立ち上がり端で、出力クロック信号S
30は論理1になり、入力クロック信号S12の立ち下
がり端で論理ゼロに戻り、この時点で加算器18の6ビ
ットのデジタル出力信号「000100」はレジスタ2
2にクロックされ、これによって入力クロック信号S
12の7周期に対する出力クロック信号S30の2つの
間隔を完了し、レジスタ22を時刻t3の値に戻す。出
力クロック信号S30のこれらの間隔は、交互に発生す
る時間間隔の対称なリズムで反復され、1つは300n
s(入力クロック信号S12の3周期)継続し、もう1
つは400ns(入力クロック信号S12の4周期)継
続する。出力クロック信号S30は、入力クロック信号
S12の7周期ごとに2回繰り返される、すなわち、出
力クロック信号の周波数は10MHzを7/2によって
分割したものである。300nsの間隔と400nsの
間隔との平均は350nsであり、これは最初の計算と
一致する約2.857MHzになる。出力クロック信号
S30の連続する間隔は、入力クロック信号S30の1
つの間隔より離れることはない。
がり端で、レジスタ22は「000101」、「000
111」および「001001」の値にクロックされ
る。時刻t8で「001001」の値がレジスタ22に
クロックされた後、比較器24のデジタル出力信号は再
び制御可能減算器20を起動するが、この理由は、レジ
スタ22の6ビットのデジタル出力信号「00100
1」がデジタル信号N「000111」を超えるからで
ある。加算器18の6ビットのデジタル出力信号は、こ
こで「001001」−「000111」−「0001
0」=「000100」となる。時刻t9の入力クロッ
ク信号S12の立ち上がり端で、出力クロック信号S
30は論理1になり、入力クロック信号S12の立ち下
がり端で論理ゼロに戻り、この時点で加算器18の6ビ
ットのデジタル出力信号「000100」はレジスタ2
2にクロックされ、これによって入力クロック信号S
12の7周期に対する出力クロック信号S30の2つの
間隔を完了し、レジスタ22を時刻t3の値に戻す。出
力クロック信号S30のこれらの間隔は、交互に発生す
る時間間隔の対称なリズムで反復され、1つは300n
s(入力クロック信号S12の3周期)継続し、もう1
つは400ns(入力クロック信号S12の4周期)継
続する。出力クロック信号S30は、入力クロック信号
S12の7周期ごとに2回繰り返される、すなわち、出
力クロック信号の周波数は10MHzを7/2によって
分割したものである。300nsの間隔と400nsの
間隔との平均は350nsであり、これは最初の計算と
一致する約2.857MHzになる。出力クロック信号
S30の連続する間隔は、入力クロック信号S30の1
つの間隔より離れることはない。
【0019】他の分割比に対しても同様に対称であるこ
とを示すことができ、例えば、整数N=13および整数
D=5の場合、出力クロック信号S30の間隔は反復時
間間隔で動作し、ここで1つの間隔(S12の13周
期)は連続する2つの300nsの間隔とこれに続く1
つの200nsの間隔、1つの300nsの間隔ともう
1つの200nsの間隔を有する。この組み合わせの場
合、出力クロック信号S30の平均間隔(300+30
0+200+300+200/5)は260ns、すな
わち約3.846MHzである。この結果は、13/5
で分割した10MHz、すなわち3.846MHzの本
来の計算方法と一致する。もちろん、N/Dの比はまた
26/13のような整数値であってもよく、ここで出力
クロック信号S30のこれらの間隔はそれぞれ時間の長
さが同じである。
とを示すことができ、例えば、整数N=13および整数
D=5の場合、出力クロック信号S30の間隔は反復時
間間隔で動作し、ここで1つの間隔(S12の13周
期)は連続する2つの300nsの間隔とこれに続く1
つの200nsの間隔、1つの300nsの間隔ともう
1つの200nsの間隔を有する。この組み合わせの場
合、出力クロック信号S30の平均間隔(300+30
0+200+300+200/5)は260ns、すな
わち約3.846MHzである。この結果は、13/5
で分割した10MHz、すなわち3.846MHzの本
来の計算方法と一致する。もちろん、N/Dの比はまた
26/13のような整数値であってもよく、ここで出力
クロック信号S30のこれらの間隔はそれぞれ時間の長
さが同じである。
【0020】図3は、本発明の代替実施例としての分数
周波数分割器40を示し、これは比較器24を必要とし
ない。同じ機能を有する構成要素には図1と同じ参照番
号が付けられている。高周波入力クロック信号S12が
入力12に加えられ、第1および第2の、整数DとNを
表わす5ビットのデジタル信号はそれぞれ入力バス14
と16に加えられる。入力バスの5本の導体はそれぞれ
NANDゲート46、48、50、52および54の第
1入力に結合され、NANDゲート46〜54の出力は
全加算器56、58、60、62および64のINB入
力に結合される。NANDゲート46〜54と全加算器
56〜64は一体となって制御可能減算器20を形成す
る。全加算器56〜64のQ出力は、それぞれ全加算器
66、68、70、72および74のINA入力に結合
され、これらは組み合わされて加算器18を形成する。
入力バス14の5本の導体は、それぞれ全加算器66〜
74のINB入力に結合される。全加算器64のキャリ
入力は入力75に加えられる論理1信号を受け取るよう
に結合され、この全加算器64のキャリ出力は全加算器
62のキャリ入力に結合される。全加算器62のキャリ
出力は全加算器60のキャリ入力に結合され、全加算器
60のキャリ出力は全加算器58のキャリ入力に結合さ
れ、一方全加算器58のキャリ出力は全加算器56のキ
ャリ入力に結合される。同様に、全加算器74のキャリ
入力は入力76に加えられる論理ゼロを受け取るように
結合され、加算器74のキャリ出力は全加算器72のキ
ャリ入力に結合される。全加算器72のキャリ出力は全
加算器70のキャリ入力に結合され、全加算器70のキ
ャリ出力は全加算器68のキャリ入力に結合され、一方
全加算器68のキャリ出力は全加算器66のキャリ入力
に結合される。全加算器66〜74のQ出力は、それぞ
れフリップフロップ78、80、82、84および86
のD入力に結合され、フリップフロップ78〜86のQ
出力はそれぞれ全加算器56〜64のINA入力に結合
される。全加算器66のキャリ出力はフリップフロップ
88のD入力に結合され、後者のQ出力はNANDゲー
ト46〜54の第2入力とANDゲート28の第1入力
に結合される。フリップフロップ78〜88は組み合わ
されてレジスタ22を形成する。
周波数分割器40を示し、これは比較器24を必要とし
ない。同じ機能を有する構成要素には図1と同じ参照番
号が付けられている。高周波入力クロック信号S12が
入力12に加えられ、第1および第2の、整数DとNを
表わす5ビットのデジタル信号はそれぞれ入力バス14
と16に加えられる。入力バスの5本の導体はそれぞれ
NANDゲート46、48、50、52および54の第
1入力に結合され、NANDゲート46〜54の出力は
全加算器56、58、60、62および64のINB入
力に結合される。NANDゲート46〜54と全加算器
56〜64は一体となって制御可能減算器20を形成す
る。全加算器56〜64のQ出力は、それぞれ全加算器
66、68、70、72および74のINA入力に結合
され、これらは組み合わされて加算器18を形成する。
入力バス14の5本の導体は、それぞれ全加算器66〜
74のINB入力に結合される。全加算器64のキャリ
入力は入力75に加えられる論理1信号を受け取るよう
に結合され、この全加算器64のキャリ出力は全加算器
62のキャリ入力に結合される。全加算器62のキャリ
出力は全加算器60のキャリ入力に結合され、全加算器
60のキャリ出力は全加算器58のキャリ入力に結合さ
れ、一方全加算器58のキャリ出力は全加算器56のキ
ャリ入力に結合される。同様に、全加算器74のキャリ
入力は入力76に加えられる論理ゼロを受け取るように
結合され、加算器74のキャリ出力は全加算器72のキ
ャリ入力に結合される。全加算器72のキャリ出力は全
加算器70のキャリ入力に結合され、全加算器70のキ
ャリ出力は全加算器68のキャリ入力に結合され、一方
全加算器68のキャリ出力は全加算器66のキャリ入力
に結合される。全加算器66〜74のQ出力は、それぞ
れフリップフロップ78、80、82、84および86
のD入力に結合され、フリップフロップ78〜86のQ
出力はそれぞれ全加算器56〜64のINA入力に結合
される。全加算器66のキャリ出力はフリップフロップ
88のD入力に結合され、後者のQ出力はNANDゲー
ト46〜54の第2入力とANDゲート28の第1入力
に結合される。フリップフロップ78〜88は組み合わ
されてレジスタ22を形成する。
【0021】引き続いて図3を参照して、入力12はA
NDゲート28の第2入力に結合され、これの出力は出
力30でN/Dで分割した入力クロックS12の周波数
と等しい周波数を有する出力クロック信号S30を発生
する。入力12は、またフリップフロップ78〜88の
CLK(クロック)入力に結合され、一方入力90はフ
リップフロップ88のR(リセット)入力とフリップフ
ロップ78〜86のS(セット)入力に結合される。フ
リップフロップ78〜88は端部でトリガされるD型フ
リップフロップであり、ここでD入力に加えられるデジ
タル信号は、入力クロック信号S12の立ち下がり端で
このフリップフロップのQ出力にラッチされる。この端
部でトリガする機能は、レース状態、すなわちフリップ
フロップ78〜88の出力信号が状態を変化させる場
合、その結果発生する出力信号が制御可能減算器20と
加算器18を介して同じフリップフロップの入力に戻っ
て伝達されることを防止するために使用される。端部で
トリガされるフリップフロップを使用することによっ
て、後続の入力クロック信号S12の負に向う端部まで
新しい入力信号が出力に伝達されないことを保証する。
NDゲート28の第2入力に結合され、これの出力は出
力30でN/Dで分割した入力クロックS12の周波数
と等しい周波数を有する出力クロック信号S30を発生
する。入力12は、またフリップフロップ78〜88の
CLK(クロック)入力に結合され、一方入力90はフ
リップフロップ88のR(リセット)入力とフリップフ
ロップ78〜86のS(セット)入力に結合される。フ
リップフロップ78〜88は端部でトリガされるD型フ
リップフロップであり、ここでD入力に加えられるデジ
タル信号は、入力クロック信号S12の立ち下がり端で
このフリップフロップのQ出力にラッチされる。この端
部でトリガする機能は、レース状態、すなわちフリップ
フロップ78〜88の出力信号が状態を変化させる場
合、その結果発生する出力信号が制御可能減算器20と
加算器18を介して同じフリップフロップの入力に戻っ
て伝達されることを防止するために使用される。端部で
トリガされるフリップフロップを使用することによっ
て、後続の入力クロック信号S12の負に向う端部まで
新しい入力信号が出力に伝達されないことを保証する。
【0022】この分数周波数分割器40の動作は図1の
説明に準ずるが、その相違点は以下の説明の通りであ
る。N/Dの比によって分割される10MHzの入力ク
ロック信号S12を使用する例で、整数N=7およびD
=2がここでも反復される。再び、整数NとDの値は整
数Nを整数Dよりも大きくすれば、多くの異なった整数
値をとることができることが理解される。レジスタ22
に「011111」の値をロードするため時刻t0で入
力90にリセット・パルスが加えられるが、このレジス
タはそれぞれ最上位ビット(MSB)用のフリップフロ
ップ88および5つの最下位ビット(LSB)用のフリ
ップフロップ78〜86によって構成される。レジスタ
22は「100000」のような他の値を取ることもで
き、これは単に繰り返される出力波形の開始点をシフト
するだけである。整数D=2を表わすこの5ビットのデ
ジタル信号「00010」は入力バス14に加えられ、
5ビットのデジタル信号「00111」は整数N=7と
して入力バス16に加えられる。フリップフロップ88
のQ出力に発生する論理ゼロはANDゲート28の第1
入力とNANDゲート46〜54の第2入力に加えら
れ、これによってこれらの出力にデジタル信号「111
11」を発生する。全加算器56〜64のINB入力に
加えられるデジタル信号「11111」と全加算器64
のキャリ入力に加えられる論理1との組み合わせは、全
加算器56〜64のINA入力に加えられるフリップフ
ロップ78〜86のデジタル出力信号「11111」に
効果的に「00000」を加算する。全加算器56〜6
4の5ビットのデジタル出力信号「11111」は全加
算器64〜74のINA入力に加えられ、一方5ビット
のデジタル信号D「00010」は同じ全加算器のIN
B入力に加えられる。全加算器64〜74の6ビットの
デジタル出力信号「11111」+「00010」=
「100001」は、図2に示すように、時刻t1に入
力クロック信号S12の立ち下がり端でフリップフロッ
プ78〜88の出力にクロックされる。とりわけ、全加
算器66〜74の6ビットのデジタル出力信号のMSB
は、全加算器66のキャリ出力に与えられ、フリップフ
ロップ88のD入力に加えられる。時刻t2で、入力ク
ロック信号S12は論理1に遷移し、フリップフロップ
88のQ出力で論理1と組み合わされ、図2の時刻t2
からt3の期間中に出力30に論理1を発生する。
説明に準ずるが、その相違点は以下の説明の通りであ
る。N/Dの比によって分割される10MHzの入力ク
ロック信号S12を使用する例で、整数N=7およびD
=2がここでも反復される。再び、整数NとDの値は整
数Nを整数Dよりも大きくすれば、多くの異なった整数
値をとることができることが理解される。レジスタ22
に「011111」の値をロードするため時刻t0で入
力90にリセット・パルスが加えられるが、このレジス
タはそれぞれ最上位ビット(MSB)用のフリップフロ
ップ88および5つの最下位ビット(LSB)用のフリ
ップフロップ78〜86によって構成される。レジスタ
22は「100000」のような他の値を取ることもで
き、これは単に繰り返される出力波形の開始点をシフト
するだけである。整数D=2を表わすこの5ビットのデ
ジタル信号「00010」は入力バス14に加えられ、
5ビットのデジタル信号「00111」は整数N=7と
して入力バス16に加えられる。フリップフロップ88
のQ出力に発生する論理ゼロはANDゲート28の第1
入力とNANDゲート46〜54の第2入力に加えら
れ、これによってこれらの出力にデジタル信号「111
11」を発生する。全加算器56〜64のINB入力に
加えられるデジタル信号「11111」と全加算器64
のキャリ入力に加えられる論理1との組み合わせは、全
加算器56〜64のINA入力に加えられるフリップフ
ロップ78〜86のデジタル出力信号「11111」に
効果的に「00000」を加算する。全加算器56〜6
4の5ビットのデジタル出力信号「11111」は全加
算器64〜74のINA入力に加えられ、一方5ビット
のデジタル信号D「00010」は同じ全加算器のIN
B入力に加えられる。全加算器64〜74の6ビットの
デジタル出力信号「11111」+「00010」=
「100001」は、図2に示すように、時刻t1に入
力クロック信号S12の立ち下がり端でフリップフロッ
プ78〜88の出力にクロックされる。とりわけ、全加
算器66〜74の6ビットのデジタル出力信号のMSB
は、全加算器66のキャリ出力に与えられ、フリップフ
ロップ88のD入力に加えられる。時刻t2で、入力ク
ロック信号S12は論理1に遷移し、フリップフロップ
88のQ出力で論理1と組み合わされ、図2の時刻t2
からt3の期間中に出力30に論理1を発生する。
【0023】フリップフロップ88のQ出力でラッチさ
れた論理1は、またNANDゲート46〜54を介して
この5ビットのデジタル信号Nを反転し、全加算器56
〜64のINB入力に「11000」を発生する。同時
に、フリップフロップ78〜86のデジタル出力信号
「00001」は全加算器56〜64のINA入力に加
えられ、一方論理1が全加算器64のキャリ入力に保持
される。全加算器56〜64のQ出力に与えられたデジ
タル出力信号は、「00001」+「11000」+
「1」=「11010」であり、これによって5ビット
信号Nの2の補数を効果的に取り、レジスタ22の6ビ
ットのデジタル出力信号を加算するが、これは「100
001」−「00111」=「11010」と同じこと
である。全加算器56〜64の5ビットのデジタル出力
信号「11010」は全加算器66〜74のINA入力
に加えられ、一方5ビットのデジタル信号D「0001
0」は同じ全加算器のINB入力に加えられ、全加算器
66〜74の6ビットのデジタル出力信号「01110
0」は、図2に示すように、時刻t3に入力クロック信
号S12の立ち下がり端でフリップフロップ78〜88
の出力にクロックされる。時刻t3で、入力クロック信
号S12は論理ゼロになり、出力クロック信号S30が
これに続く。
れた論理1は、またNANDゲート46〜54を介して
この5ビットのデジタル信号Nを反転し、全加算器56
〜64のINB入力に「11000」を発生する。同時
に、フリップフロップ78〜86のデジタル出力信号
「00001」は全加算器56〜64のINA入力に加
えられ、一方論理1が全加算器64のキャリ入力に保持
される。全加算器56〜64のQ出力に与えられたデジ
タル出力信号は、「00001」+「11000」+
「1」=「11010」であり、これによって5ビット
信号Nの2の補数を効果的に取り、レジスタ22の6ビ
ットのデジタル出力信号を加算するが、これは「100
001」−「00111」=「11010」と同じこと
である。全加算器56〜64の5ビットのデジタル出力
信号「11010」は全加算器66〜74のINA入力
に加えられ、一方5ビットのデジタル信号D「0001
0」は同じ全加算器のINB入力に加えられ、全加算器
66〜74の6ビットのデジタル出力信号「01110
0」は、図2に示すように、時刻t3に入力クロック信
号S12の立ち下がり端でフリップフロップ78〜88
の出力にクロックされる。時刻t3で、入力クロック信
号S12は論理ゼロになり、出力クロック信号S30が
これに続く。
【0024】これらの周期は継続し、レジスタ22は時
刻t4で「011110」の値にクロックされると共に
時刻t5で「100000」の値にクロックされ、この
時点でフリップフロップ88のQ出力にラッチされた論
理1が再びNANDゲート46〜54を介して5ビット
のデジタル信号Nを反転し、全加算器56〜64のQ出
力に「00000」+「11000」+「1」=「11
001」を発生し、一方この同じ論理1は入力クロック
信号S12の論理1状態と組み合わされ、図2の時刻t
6からt7の期間中出力30に論理1を発生する。時刻
t7で、出力クロック信号S30が論理ゼロに戻って入
力クロック信号S12を論理ゼロに遷移させ、「011
011」がレジスタ22にクロックされる。入力クロッ
ク信号S12の後続の立ち下がり端で、レジスタ22は
時刻t8で「011101」、「011111」および
「100001」の値にクロックされる。時刻t9の入
力クロック信号S12の立ち上がり端で、出力クロック
信号S30は論理1になる。時刻t10の次の立ち下が
り端によって、レジスタ22は時刻t3の値に戻り、こ
れによって入力クロック信号S12の7周期に対する出
力クロック信号S30の2つの間隔を完了し、ここで第
1間隔は時刻t3とt7との間で発生し、第2間隔は時
刻t7とt10との間で発生する。出力クロック信号S
30は入力クロック信号S12の7周期ごとに2度繰り
返される、すなわち、出力クロック信号S30の出力周
波数は10MHzを7/2で分割したもの、すなわち約
2.857Hzである。
刻t4で「011110」の値にクロックされると共に
時刻t5で「100000」の値にクロックされ、この
時点でフリップフロップ88のQ出力にラッチされた論
理1が再びNANDゲート46〜54を介して5ビット
のデジタル信号Nを反転し、全加算器56〜64のQ出
力に「00000」+「11000」+「1」=「11
001」を発生し、一方この同じ論理1は入力クロック
信号S12の論理1状態と組み合わされ、図2の時刻t
6からt7の期間中出力30に論理1を発生する。時刻
t7で、出力クロック信号S30が論理ゼロに戻って入
力クロック信号S12を論理ゼロに遷移させ、「011
011」がレジスタ22にクロックされる。入力クロッ
ク信号S12の後続の立ち下がり端で、レジスタ22は
時刻t8で「011101」、「011111」および
「100001」の値にクロックされる。時刻t9の入
力クロック信号S12の立ち上がり端で、出力クロック
信号S30は論理1になる。時刻t10の次の立ち下が
り端によって、レジスタ22は時刻t3の値に戻り、こ
れによって入力クロック信号S12の7周期に対する出
力クロック信号S30の2つの間隔を完了し、ここで第
1間隔は時刻t3とt7との間で発生し、第2間隔は時
刻t7とt10との間で発生する。出力クロック信号S
30は入力クロック信号S12の7周期ごとに2度繰り
返される、すなわち、出力クロック信号S30の出力周
波数は10MHzを7/2で分割したもの、すなわち約
2.857Hzである。
【0025】図3に示す減算と加算の順序を入れ替える
こともまた可能であり、これによって構成要素20は制
御可能加算器となり、構成要素18は全減算器となる。
さらに、NANDゲート46〜54はANDゲートと置
き換えられ、論理ゼロが入力75に加えられ、一方フリ
ップフロップ88のQバー出力はANDゲート46〜5
4の第2入力に結合される。このような構成の場合、時
刻t0でレジスタ22に「100000」をロードする
ことができる。図2に関連する図3の前述の説明に続い
て、レジスタ22にラッチされた値は、時刻t1で「0
11110」、時刻t3で「100011」、時刻t4
で「100001」、時刻t5で「011111」、時
刻t7で「100100」、および時刻t8で「011
110」となって再び時刻t1での値に戻り、これによ
って出力クロック信号S30の2つの繰り返し間隔を完
了する。
こともまた可能であり、これによって構成要素20は制
御可能加算器となり、構成要素18は全減算器となる。
さらに、NANDゲート46〜54はANDゲートと置
き換えられ、論理ゼロが入力75に加えられ、一方フリ
ップフロップ88のQバー出力はANDゲート46〜5
4の第2入力に結合される。このような構成の場合、時
刻t0でレジスタ22に「100000」をロードする
ことができる。図2に関連する図3の前述の説明に続い
て、レジスタ22にラッチされた値は、時刻t1で「0
11110」、時刻t3で「100011」、時刻t4
で「100001」、時刻t5で「011111」、時
刻t7で「100100」、および時刻t8で「011
110」となって再び時刻t1での値に戻り、これによ
って出力クロック信号S30の2つの繰り返し間隔を完
了する。
【0026】したがって、入力クロック信号の周波数を
2つの整数値の比によって分割し、一方入力クロック信
号の1周期よりも離れていない実質的に対称な出力間隔
を設け、これによって後続の回路で発生される低周波動
作クロック信号のジッタを低減する分数周波数分割器が
説明された。
2つの整数値の比によって分割し、一方入力クロック信
号の1周期よりも離れていない実質的に対称な出力間隔
を設け、これによって後続の回路で発生される低周波動
作クロック信号のジッタを低減する分数周波数分割器が
説明された。
【図1】本発明の1実施例を示す簡略ブロック図であ
る。
る。
【図2】本発明の説明に有用な波形のグラフである。
【図3】本発明の代替実施例を示す簡略ブロック図であ
る。
る。
10 分数周波数分割器 S12 高周波数入力クロック信号 14、16 入力バス 18 加算器 20 制御可能減算器 22 レジスタ 24 比較器 28 ANDゲート S30 低周波数出力クロック信号 46、48、50、52、54 NANDゲート 56、58、60、62、64 全加算器 66、68、70、72、74 全加算器 78、80、82、84、86 フリップフロップ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H03K 23/64
Claims (3)
- 【請求項1】 第1デジタル入力信号(N)および第2
デジタル入力信号(D)と入力クロック信号(S12)
に応答し、前記第1および第2デジタル入力信号の比
(N/D)によって入力クロック信号の周波数を分割す
る回路(10)において、前記回路は: デジタル制御信号(24出力)の第1論理状態(H)に
応答して前記第1デジタル入力信号(N)と第2デジタ
ル出力信号(22出力)との間の差である第1デジタル
出力信号(20出力)を発生し、前記デジタル制御信号
の第2論理状態(L)に応答して前記第2デジタル出力
信号(22出力)と等しい前記第1デジタル出力信号
(20出力)を発生する第1手段(20); 前記第1デジタル出力信号(20出力)と前記第2デジ
タル入力信号(D)を合計して前記第2デジタル出力信
号(18出力)を発生する第2手段(18);および前
記第2デジタル出力信号(22出力)と前記第1デジタ
ル入力信号(N)との比較から前記デジタル制御信号
(24出力)を発生する第3手段(24); によって構成され、前記デジタル制御信号は、もし前記
第2デジタル出力信号(22出力)が前記第1デジタル
入力信号(N)より大きければ、第1論理状態(H)を
有し、前記デジタル制御信号は、もし前記第2デジタル
出力信号(22出力)が前記第1デジタル入力信号
(N)以下なら、第2論理状態(L)を有することを特
徴とする回路。 - 【請求項2】前記回路は、前記制御信号の第1論理状態
(H)と入力クロック信号(S12)に応答し、前記第
1および第2デジタル入力信号の比によって分割される
入力クロック信号の周波数と等しい周波数で動作する出
力クロック信号を起動する第4手段(28)によってさ
らに構成されることを特徴とする請求項1記載の回路。 - 【請求項3】第1デジタル入力信号(N)および第2デ
ジタル入力信号(D)の比(N/D)によって分割され
る入力クロック信号(S12)の周波数と等しい周波数
で動作する出力クロック信号(S30)を発生する方法
において、前記方法は:レジスタ(22)を初期化して
所定の値を有する第1デジタル出力信号(22出力)を
発生する段階; 第1論理状態(H)を有するデジタル制御信号が存在す
る場合に第2デジタル出力信号(20出力)を形成する
ために前記第1デジタル出力信号(22出力)から前記
第1デジタル入力信号(N)を減算し、第2論理状態
(L)を有する前記デジタル制御信号が存在する場合に
は前記第2デジタル出力信号(20出力)を前記第1デ
ジタル入力信号(N)の最下位部分と等しく設定する段
階(20); 前記第2デジタル出力信号(20出力)と前記第2デジ
タル入力信号(D)を加算し、前記第1デジタル出力信
号の次の値を発生する段階(18); 前記第1デジタル出力信号の次の値を前記レジスタ(2
2)に記憶する段階;および前記第1デジタル出力信号
(22出力)と前記第1デジタル入力信号(N)を比較
して前記デジタル制御信号を発生する段階(24); によって構成され、もし前記第1デジタル出力信号(2
2出力)が前記第1デジタル入力信号(N)よりも大き
ければ、前記デジタル制御信号は第1論理状態(H)を
有し、もし前記第1デジタル出力信号(22出力)が第
1デジタル入力信号(N)以下なら、前記デジタル制御
信号は第2論理状態(L)を有することを特徴とする方
法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/490,861 US5040197A (en) | 1990-03-09 | 1990-03-09 | Fractional frequency divider for providing a symmetrical output signal |
US490861 | 1990-03-09 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04227330A JPH04227330A (ja) | 1992-08-17 |
JP3077276B2 true JP3077276B2 (ja) | 2000-08-14 |
Family
ID=23949798
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03194716A Expired - Fee Related JP3077276B2 (ja) | 1990-03-09 | 1991-03-06 | 対称な出力信号を得るための分数周波数分割器 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5040197A (ja) |
EP (1) | EP0445979B1 (ja) |
JP (1) | JP3077276B2 (ja) |
DE (1) | DE69120105T2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5202642A (en) * | 1991-05-09 | 1993-04-13 | Iomega Corporation | Apparatus and method for fractional frequency division |
FR2704372B1 (fr) * | 1993-04-20 | 1995-05-24 | Commissariat Energie Atomique | Dispositif de division de fréquence. |
US5500627A (en) * | 1994-01-19 | 1996-03-19 | Alliedsignal Inc. | Precision duty cycle phase lock loop |
TW379293B (en) * | 1994-04-01 | 2000-01-11 | Ibm | Apparatus and method for generating a clock in a microprocessor |
US5867068A (en) * | 1997-10-27 | 1999-02-02 | Motorola, Inc. | Frequency synthesizer using double resolution fractional frequency division |
US6449329B1 (en) * | 2000-09-14 | 2002-09-10 | Qualcomm Incorporated | Dual-edge M/N:D counter |
JP5240850B2 (ja) * | 2006-11-29 | 2013-07-17 | 日本電気株式会社 | クロック信号分周回路及びクロック信号分周方法 |
US8510589B2 (en) * | 2008-08-29 | 2013-08-13 | Intel Mobile Communications GmbH | Apparatus and method using first and second clocks |
JP5522050B2 (ja) * | 2008-10-29 | 2014-06-18 | 日本電気株式会社 | クロック分周回路、クロック分配回路、クロック分周方法及びクロック分配方法 |
JP6115715B2 (ja) * | 2013-03-26 | 2017-04-19 | セイコーエプソン株式会社 | クロック生成装置、電子機器、移動体及びクロック生成方法 |
KR101682272B1 (ko) * | 2014-01-27 | 2016-12-05 | 엘에스산전 주식회사 | 상승 에지 동작 시스템용 클럭 생성방법 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2032982A1 (de) * | 1970-07-03 | 1972-01-05 | Licentia Gmbh | Verfahren und Vorrichtung zur Steuerung der von einem digitalen Differenzen-Sumjnator abgegebenen Taktfrequenz |
US3729623A (en) * | 1971-01-11 | 1973-04-24 | Gen Electric | Method for the selective multiplication and division of a pulse train and a multiply/divide circuit therefor |
DE2849797C2 (de) * | 1978-11-16 | 1982-03-11 | Siemens AG, 1000 Berlin und 8000 München | Digitale Frequenzteileranordnung |
SE445868B (sv) * | 1984-12-12 | 1986-07-21 | Ellemtel Utvecklings Ab | Anordning for neddelning av en klockfrekvens |
EP0202347B1 (de) * | 1985-05-18 | 1988-05-11 | Deutsche ITT Industries GmbH | Frequenzteilerschaltung für nichtganze Teilungszahlen nach Art eines Rate-Multipliers |
-
1990
- 1990-03-09 US US07/490,861 patent/US5040197A/en not_active Expired - Lifetime
-
1991
- 1991-03-01 EP EP91301698A patent/EP0445979B1/en not_active Expired - Lifetime
- 1991-03-01 DE DE69120105T patent/DE69120105T2/de not_active Expired - Fee Related
- 1991-03-06 JP JP03194716A patent/JP3077276B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04227330A (ja) | 1992-08-17 |
EP0445979A2 (en) | 1991-09-11 |
DE69120105T2 (de) | 1997-01-16 |
DE69120105D1 (de) | 1996-07-18 |
EP0445979B1 (en) | 1996-06-12 |
US5040197A (en) | 1991-08-13 |
EP0445979A3 (en) | 1993-02-03 |
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