JP2841901B2

JP2841901B2 - Ｐｗｍ信号演算回路

Info

Publication number: JP2841901B2
Application number: JP3058757A
Authority: JP
Inventors: 俊之佐々木; 隆司藍原
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1991-03-22
Filing date: 1991-03-22
Publication date: 1998-12-24
Anticipated expiration: 2013-12-24
Also published as: JPH04295280A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電力変換装置に用いら
れるＰＷＭ信号演算回路に関する。

【０００２】

【従来の技術】従来のディジタルＰＷＭ信号演算回路の
一例を図１２に示す。同図に示す従来のディジタルＰＷ
Ｍ信号演算回路は、８ビット分解能のＰＷＭ信号を演算
する回路である。

【０００３】同図において、８ビットのアップダウンカ
ウンタ４０１は、クロックＣＬＫの立ち上がりでアップ
またはダウンのカウントを行い、アップカウントを行う
かダウンカウントを行うかは、Ｕ／Ｄ信号の状態すなわ
ちＪＫフリップフロップ（以後、ＪＫ−ＦＦと記述す
る）４０２の出力信号Ｑによって決定される。

【０００４】アップダウンカウンタ４０１は、アップカ
ウントを行っている場合は最大値データまでアップカウ
ントを行い、最大値データになるとＭＡＸ／ＭＩＮ信号
がＨレベルとなり、ＪＫ−ＦＦ４０２の出力信号Ｑが反
転し、ダウンカウントに転ずる。

【０００５】そして、最小値データまでダウンカウント
を行い最小値データになると再びＭＡＸ／ＭＩＮ信号が
Ｈレベルとなり、ＪＫ−ＦＦ４０２の出力信号Ｑが反転
し、再びアップカウントに転ずる。

【０００６】したがって、アップダウンカウンタ４０１
の出力データＣ０〜Ｃ７は三角波を示すデータとなる。
この三角波を示すアップダウンカウンタ４０１の出力デ
ータＣ０〜Ｃ７と外部から与えられる電圧指令データＶ
０〜Ｖ７とは、ディジタルコンパレータ４０３によって
比較され、その比較結果がＰＷＭ（Pulse Width Modula
tion）信号として出力される。

【０００７】

【発明が解決しようとする課題】上記図１２に示すよう
な構成のＰＷＭ信号演算回路において、クロック周波数
ｆＣＬＫ（アップダウンカウンタに入力するクロック信
号の周波数に対応）は、キャリア周波数ｆ_c（アップダ
ウンカウンタの出力する三角波データの周波数に対応）
とキャリアデータの分解能（アップダウンカウンタの出
力データのビット数に対応）ｎビットとにより、下記の
式で表わされる。

【０００８】ｆＣＬＫ＝２ⁿ⁺¹・ｆ_c この式から明らかなように、キャリア周波数を大きくす
るか又はキャリアデータの分解能を大きくするために
は、クロック周波数を上げなければならない。

【０００９】しかし、クロック周波数ｆＣＬＫは、アッ
プダウンカウンタの動作速度並びにそのアップダウンカ
ウンタの切り換え回路の動作遅れによって制限されるの
で、高キャリア周波数・高分解能のキャリアデータを演
算することはできないという問題があった。

【００１０】本発明は、キャリア発生回路のクロック周
波数を上げずに高分解能なＰＷＭ信号を演算できるＰＷ
Ｍ信号演算回路を実現することを目的とする。

【００１１】

【課題を解決するための手段】図１〜図６は、本発明の
原理説明図である。本発明は、電力変換装置の各相にお
ける電圧指令データに対応したＰＷＭ信号を演算するＰ
ＷＭ信号演算回路を前提とする。

【００１２】まず、図１は請求項１記載の第１の発明の
原理説明図である。この第１の発明は、図１に示すよう
に、ｍビットの分解能のキャリアデータを発生するキャ
リアデータ発生回路１と、キャリアデータ発生回路１か
ら発生されるｍビットの分解能のキャリアデータと前記
各相の電圧指令データの上位ｍビットデータとを比較す
るディジタルコンパレータ２と、ディジタルコンパレー
タ２の出力信号を基に、複数の位相がずれたパルス信号
を演算し、それらのパルス信号を前記各相の電圧指令デ
ータの下位ｎビットデータを用いて選択出力することに
より、複数の（ｍ＋ｎ）ビットの分解能のＰＷＭ信号を
生成出力する高分解能化回路３とを具備することを特徴
とする。

【００１３】また、図２は請求項２記載の第２の発明の
原理説明図である。この第２の発明は、図２に示すよう
に、ｍビットの分解能のキャリアデータを発生するキャ
リアデータ発生回路４と、キャリアデータ発生回路４か
ら発生されるｍビットの分解能のキャリアデータと前記
各相の電圧指令データの上位ｍビットデータとを比較す
るディジタルコンパレータ５と、ディジタルコンパレー
タ５の出力信号を入力し上アーム及び下アームの各スイ
ッチング素子用の制御信号を出力する上下アーム短絡防
止用回路６と、上下アーム短絡防止用回路６から出力さ
れる前記上アームのスイッチング素子用の制御信号を基
に、複数の位相がずれたパルス信号を演算し、それらの
パルス信号を前記各相の電圧指令データの下位ｎビット
データを用いて選択出力して、複数の（ｍ＋ｎ）ビット
の分解能の上アームのスイッチング素子制御用の第１の
ＰＷＭ信号を生成出力する第１の高分解能化回路７と、
前記上下アーム短絡防止用回路６から出力される前記下
アームのスイッチング素子用の制御信号を基に、複数の
位相がずれたパルス信号を演算し、それらのパルス信号
を前記各相の電圧指令データの下位ｎビットデータを用
いて選択出力して、複数の（ｍ＋ｎ）ビットの分解能の
下アームのスイッチング素子制御用の第２のＰＷＭ信号
を生成出力する第２の高分解能化回路８とを具備するこ
とを特徴とする。

【００１４】また、上記第１の発明は、キャリアデータ
発生回路１のキャリアデータをｍビットの分解能の三角
波データとした場合、高分解能化回路３は、例えば図３
に示すような構成とすることができる。

【００１５】すなわち、高分解能化回路３を請求項３記
載のように前記ディジタルコンパレータ２の出力信号を
入力する複数のＤフリップフロップが直列接続された直
列入力並列出力のシフトレジスタ１０と、前記三角波デ
ータが増加しているときは前記各相の電圧指令データの
下位ｎビットデータをデータセレクト信号として出力
し、前記三角波データが減少しているときには前記各相
の電圧指令データの下位ｎビットデータを論理反転して
データセレクト信号として出力するデータセレクト信号
演算回路１１と、そのデータセレクト信号演算回路１１
から出力される前記データセレクト信号を用いて前記シ
フトレジスタ１０の複数のＤフリップフロップから任意
の１つのＤフリップフロップの出力信号を選択出力して
ＰＷＭ信号を出力するマルチプレクサ１２とから構成す
ることができる。

【００１６】また、前記第２の発明は、キャリアデータ
発生回路４の発生するキャリアデータをｍビットの分解
能の三角波データとした場合、第１及び第２の高分解能
化回路７，８を、例えば図４に示すような構成とするこ
とができる。

【００１７】すなわち、第１及び第２の高分解能化回路
７，８を請求項４記載のようにそれぞれ前記上下アーム
短絡用防止回路６から出力される前記上アームのスイッ
チング素子用の制御信号、前記下アームのスイッチング
素子用の制御信号を入力する複数のＤフリップフロップ
が直列接続されたシフトレジスタ１３と、前記三角波デ
ータが増加しているときは前記各相の電圧指令データの
下位ｎビットデータをデータセレクト信号として出力
し、前記三角波データが減少しているときには前記各相
の電圧指令データの下位ｎビットデータを論理反転して
データセレクト信号として出力するデータセレクト信号
演算回路１４と、そのデータセレクト信号演算回路１４
から出力される前記データセレクト信号を用いて前記シ
フトレジスタ１３の複数のＤフリップフロップから任意
の１つのフリップフロップの出力信号を選択出力してＰ
ＷＭ信号を出力するマルチプレクサ１５とから構成する
ことができる。

【００１８】さらに、前記第１の発明は、キャリアデー
タ発生回路１の出力するキャリアデータをｍビットの分
解能の三角波データとした場合、高分解能化回路３を例
えば図５に示すような構成にすることができる。

【００１９】すなわち、高分解能化回路３を請求項５記
載のようにクロック同期形のフリップフロップ１６ａと
そのフリップフロップ１６ａの出力または他の入力信号
のいずれかを選択するスイッチ１６ｂから成る回路１６
が複数段カスケード接続されてなるタイミング回路１７
と、前記三角波データが増加しているときは前記各相電
圧指令データの下位ｎビットデータをデータセレクト信
号として出力し、前記三角波データが減少しているとき
には前記各相電圧指令データの下位ｎビットデータを論
理反転してデータセレクト信号として出力するデータセ
レクト信号演算回路１８とから成り、前記タイミング回
路１７内の前記各回路１６のフリップフロップ１６ａは
前段の回路１６のフリップフロップ１６ａに加わるクロ
ックの２倍の周波数のクロックで動作し、前記タイミン
グ回路１７の初段の回路１６のフリップフロップ１６ａ
には前記ディジタルコンパレータ２の出力信号がデータ
入力され、前記タイミング回路１７の各回路１６のスイ
ッチ１６ａは前記データセレクト信号回路１８から出力
されるデータセレクト信号に基づいて出力信号の選択を
行うような構成とすることができる。

【００２０】また、前記第２の発明もキャリアデータ発
生回路４の出力するキャリアデータをｍビットの分解能
の三角波データとした場合、第１及び第２の高分解能化
回路７，８を、例えば図６に示すような構成とすること
ができる。

【００２１】すなわち、第１及び第２の高分解能化回路
７，８を請求項６記載のようにクロック周期形のフリッ
プフロップ１９ａとそのフリップフロップ１９ａの出力
または他の入力信号のいずれかを選択するスイッチ１９
ｂから成る回路１９が複数段カスケード接続されてなる
タイミング回路２０と、前記三角波データが増加してい
るときは前記各相電圧指令データの下位ｎビットデータ
をデータセレクト信号として出力し、前記三角波データ
が減少しているときには前記各相電圧指令データの下位
ｎビットデータを論理反転してデータセレクト信号とし
て出力するデータセレクト信号回路２１とから成り、前
記タイミング回路２０内の前記各回路１９のフリップフ
ロップ１９ａは、前段の回路１９のフリップフロップ１
９ａに加わるクロックの２倍の周波数のクロックで動作
し、前記第１及び第２の高分解能化回路７，８の前記タ
イミング回路２０の初段の回路１９のフリップフロップ
１９ａには、それぞれ前記上下アーム短絡防止用回路６
から出力される下アームのスイッチング素子用の制御信
号、上アームのスイッチング素子用の制御信号がデータ
入力され、前記タイミング回路２０の各回路１９のスイ
ッチ１９ａは前記データセレクト信号回路２１から出力
されるデータセレクト信号に基づいて出力信号の選択を
行うような構成とすることができる。

【００２２】

【作用】まず、第１の発明の作用は、次の通りである。
ディジタルコンパレータ２は、キャリアデータ発生回路
１から発生されるｍビットの分解能のキャリアデータと
各相の電圧指令データの上位ｍビットのデータを比較
し、分解能の粗い（ｍビット）のＰＷＭ信号を演算出力
する。

【００２３】高分解能化回路３は、上記ディジタルコン
パレータ２から出力される分解能の粗いＰＷＭ信号を基
に、複数の位相がずれたパルス信号を演算し、それらの
パルス信号を前記各相の電圧指令データの下位ｎビット
データを用いて選択出力し、複数の（ｍ＋ｎ）ビットの
分解能のＰＷＭ信号を生成出力する。この場合、例えば
前記各相の電圧指令データの下位ｎビットデータに加
え、前記キャリアデータの増加時と減少時とで上記複数
の位相がずれたパルス信号を切り換え選択して出力する
ことにより、前記各相の電圧指令データの下位ｎビット
データの値に対応した所定のパルス幅の複数の（ｍ＋
ｎ）ビットの分解能のＰＷＭ信号を演算出力する。

【００２４】したがって、ｍビットの分解能のキャリア
データを用いて（ｍ＋ｎ）ビットの高分解能なＰＷＭ信
号を演算出力できる。次に、第２の発明の作用は、次の
通りである。

【００２５】ディジタルコンパレータ５は、キャリアデ
ータ発生回路４から発生されるｍビットの分解能のキャ
リアデータと各相の電圧指令データの上位ｍビットデー
タとを比較して、分解能の粗い（ｍビット）のＰＷＭ信
号を演算出力する。

【００２６】上下アーム短絡防止用回路６は、上記ディ
ジタルコンパレータ５の分解能の粗い（ｍビット）のＰ
ＷＭ信号から、上アーム及び下アームの各スイッチング
素子用の制御信号を生成し、上アームのスイッチング素
子用の制御信号を第１の高分解能化回路７に、下アーム
のスイッチング素子用の制御信号を第２の高分解能化回
路８に出力する。

【００２７】上記第１の高分解能化回路７及び第２の高
分解能化回路８は、上述した第１の発明の高分解能化回
路３と同様にして、（ｍ＋ｎ）ビットの高分解能なＰＷ
Ｍ信号を演算出力する。

【００２８】したがって、ｍビットの分解能のキャリア
データを用いてアーム変調方式のＰＷＭインバータ用の
（ｍ＋ｎ）ビットの高分解能なＰＷＭ信号を演算出力で
きる。

【００２９】

【実施例】以下、図面を参照しながら、本発明の実施例
を説明する。図７は、本発明の第１実施例の回路構成図
であり、図８はその第１実施例の動作を説明するタイミ
ングチャートである。

【００３０】同図において、２分周回路３１は、基準ク
ロックＣＬＫ１を２分周してクロックＣＬＫ２を生成
し、そのクロックＣＬＫ２を８ビットアップダウンカウ
ンタ（以後、単にアップダウンカウンタと記述する）３
２のクロック入力端子ＣＫ及び高分解能化回路１００内
のＤフリップフロップ（以後、Ｄ−ＦＦと記述する）１
０１のクロック入力端子ＣＫに出力する。

【００３１】アップダウンカウンタ３２は、上記クロッ
クＣＬＫ２の立ち上がりエッジに同期して、アップカウ
ントまたはダウンカウントを行う。このアップカウント
を行うかダウンカウントを行うかは、ＪＫ−フリップフ
ロップ３３の出力信号ＱであるＵ／Ｄ信号の状態によっ
て決定される。そして、アップダウンカウンタ３２は、
クロックＣＬＫ２の入力により８ビットの分解能の三角
波のキャリアデータＣ２〜Ｃ９を生成し、ディジタルコ
ンパレータ３４に出力する。そして、カウントアップを
行ってそのカウント値が最大値「ＦＦ_H」（Ｈは16進値
を示す符号）になると、ＭＡＸ／ＭＩＮ信号をＬレベル
からＨレベルに変化させ、その後カウントダウンを行っ
てそのカウント値が「ＯＯ_H」になると、ＭＡＸ／ＭＩ
Ｎ信号をＨレベルからＬレベルに変化させ、ＪＫ−ＦＦ
３３のクロック端子ＣＫに加える。

【００３２】ＪＫ−ＦＦ３３は、端子Ｊと端子Ｋが共に
常にＨレベルに固定されており、端子ＣＫのレベルが変
化する毎に出力信号Ｑ（＝信号ＣＵＤ１）を変化させ、
アップダウンカウンタ３２のＵ／Ｄ端子に加えると共
に、Ｄ−ＦＦ１０１のデータ入力端子Ｄに加える。した
がって、Ｄ−ＦＦ１０１はアップダウンカウンタ３２の
現在のカウント状態（アップカウント時にはＬレベル、
ダウンカウント時にはＨレベル）を記憶する。

【００３３】ディジタルコンパレータ３４は、上記８ビ
ットの分解能のキャリアデータＣ２〜Ｃ９（この値をＰ
とする）と外部から与えられる相電圧指令データＶ０〜
Ｖ９の上位８ビットデータＶ２〜Ｖ９（この値をＱとす
る）とを比較し、Ｐ≧ＱのときにＰＵ信号をＬレベル
に、Ｐ＜ＱのときにＰＵ信号をＨレベルにして、Ｄ−Ｆ
Ｆ１１１〜Ｄ−ＦＦ１１４が４個カスケード接続された
シフトレジスタ１１０の初段のＤ−ＦＦ１１１のデータ
入力端子Ｄに加える。

【００３４】高分解能化回路１００は、前記シフトレジ
スタ１１０、データセレクト信号演算回路１２０、デー
タセレクタ（マルチプレクサ）１３０、及びインバータ
１４１とから成っている。

【００３５】シフトレジスタ１１０の各Ｄ−ＦＦ１１１
〜Ｄ−ＦＦ１１４は、上記インバータ１４１を介して入
力される前記基準クロックＣＬＫ１の反転クロック（バ
ーＣＬＫ１）に同期して動作する。

【００３６】データセレクト信号演算回路１２０は、２
つのエクスクルーシブ・オア（以後ＥＸ・ＯＲと記述す
る）１２１，１２２とから成っており、各ＥＸ−ＯＲ１
２１，１２２の一方の入力端子には前記Ｄ−ＦＦ１０１
のＱ出力である信号ＣＵＤ１が入力され、また各ＥＸ−
ＯＲ１２１，１２２の他方の入力端子には、それぞれ前
記相電圧指令データＶ０〜Ｖ９の下位ビットデータＶ
０，Ｖ１が入力される。すなわち、データセレクト信号
演算回路１２０は、相電圧指令データの下位２ビットデ
ータＶ０，Ｖ１とＤ−ＦＦ１０１の出力するアップダウ
ンカウンタ３２の現在のカウント状態を示す信号ＣＵＤ
とに基づいてセレクト信号ＳＡ，ＳＢを生成し、そのセ
レクト信号ＳＡ，ＳＢをそれぞれデータ・セレクタ１３
０のセレクト信号入力端子Ａ，Ｂに出力する。

【００３７】データ・セレクタ１３０は、上記セレクト
信号ＳＡ，ＳＢ以外に入力信号端子Ｓ₀，Ｓ₁，Ｓ₂，
Ｓ₃にそれぞれ上記クロックＣＬＫ１の立ち上がりまた
は立ち下がりに同期して位相が基準クロックＣＬＫ１の
半周期分づつシフトしたＤ−ＦＦ１１１，１１２，１１
３，１１４のＱ出力を入力する（図８参照）。

【００３８】次に、上記構成の第１実施例の動作を図８
のタイミングチャートを参照しながら説明する。まず、
アップダウンカウンタ３２が「ＯＯ_H」に初期設定され
ており、ＪＫ−ＦＦ３３のＱ出力である信号ＣＵＤ１が
Ｌレベルに設定されているものとする。また、相電圧指
令データＶ０〜Ｖ９の上位８ビットデータＶ２〜Ｖ９の
値は「ＦＦ_H」に設定されているものとする。

【００３９】この状態で、基準クロックＣＬＫ１が入力
されると（図８(a)参照）、２分周回路３１から上記基
準クロックＣＬＫ１を２分周したクロックＣＬＫ２（同
図(b) 参照）が、アップダウンカウンタ３２のクロック
端子ＣＫに入力され、アップダウンカウンタ３２はクロ
ックＣＬＫ２の立ち上がりに同期してカウントアップ
し、キャリアデータＣ２〜Ｃ９（同図(c) 参照）を演算
する。そして、上記キャリアデータＣ２〜Ｃ９がクロッ
クＣＬＫ２の立ち上がりで「ＦＦ_H」になると、ディジ
タルコンパレータ３４の出力信号ＰＵがＨレベルからＬ
レベルに変化する（同図(f) 参照）。また、同時にアッ
プダウンカウンタ３２の出力するＭＡＸ／ＭＩＮ信号が
Ｈレベルとなり、ＪＫ−ＦＦ３３の出力信号ＣＵＤ１は
ＬレベルからＨレベルに変化する。このことにより、Ｄ
−ＦＦ１０１は、次のクロックＣＬＫ２の立ち上がりで
その出力信号ＣＵＤをＬレベルからＨレベルに変化させ
る（同図(e) 参照）。

【００４０】このように、ＪＫ−ＦＦ３３の出力信号Ｃ
ＵＤ１がＨレベルに変化することによりそのＵ／Ｄ端子
がＨレベルとなるので、アップダウンカウンタ３２は、
次にクロックＣＬＫ２の立ち上がりに同期してダウンカ
ウントを行う。このため、アップダウンカウンタ３２の
出力するキャリアデータＣ２〜Ｃ９は、クロックＣＬＫ
２の立ち上がりに同期して「ＦＥ_H」，「ＦＤ_H」，・
・・と順次「１」づつ減少する。

【００４１】したがって、ディジタルコンパレータ３４
の出力信号ＰＵは、アップダウンカウンタ３２の出力す
るキャリアデータＣ２〜Ｃ９が「ＦＦ_H」となっている
間だけ、Ｌレベルとなり、キャリアデータＣ２〜Ｃ９が
「ＦＥ_H」に減少すると直ちにＨレベルに変化する（同
図(f) 参照）。このため、ディジタルコンパレータ３４
の出力信号ＰＵのパルス幅は、クロックＣＬＫ２の一周
期に等しい（同図(c)，(f) 参照）。

【００４２】シフトレジスタ１１０は、このパルス信号
ＰＵを入力して、クロックＣＬＫ１の半周期分だけ順次
位相がシフトした信号Ｓ０〜Ｓ３を生成する。（同図
(g) 〜同図(j) 参照）。

【００４３】ここで、データ・セレクタ１３０の動作を
説明する。データ・セレクタ１３０は、シフトレジスタ
１１０から入力する四相の信号Ｓ０〜Ｓ３を、上記相電
圧指令データＶ０〜Ｖ９の下位２ビットデータＶ０，Ｖ
１を用いて選択するが、その際、アップダウンカウンタ
３２のキャリアデータＣ２〜Ｃ９のアップカウント時
（ＣＵＤ＝Ｌレベル）とダウンカウント時（ＣＵＤ＝Ｈ
レベル）とで選択する信号を切り換える。

【００４４】下記の表１にデータ・セレクタ１３０の選
択動作を示す。

【００４５】

【表１】

【００４６】すなわち、Ｖ０，Ｖ１が０_Hの場合に
はキャリアデータがアップカウント時にはＳ０を選択
し、ダウンカウント時にはＳ３を選択する。

【００４７】Ｖ０，Ｖ１が１_Hの場合にはキャリア
データがアップカウント時にはＳ１を選択し、ダウンカ
ウント時にはＳ２を選択する。Ｖ０，Ｖ１が２_Hの
場合にはキャリアデータがアップカウント時にはＳ２を
選択し、ダウンカウント時にはＳ１を選択する。

【００４８】Ｖ０，Ｖ１が３_Hの場合にはキャリア
データがアップカウント時にはＳ３を選択し、ダウンカ
ウント時にはＳ０を選択する。このように、相電圧指令
データＶ０〜Ｖ９の下位２ビットデータＶ０，Ｖ１の値
に応じて、図８(k),(l),(m),(n) に示す四相の10ビット
分解能のＰＷＭ信号を演算することができる。

【００４９】ところで、キャリアデータが三角波データ
の場合、キャリアデータの最大値または最小値の時点に
対して対称なＰＷＭ信号を演算するためには、アップカ
ウント時には遅れた信号を用い、ダウンカウント時には
進んだ信号を用いなければならない。しかし、シフトレ
ジスタで進んだ信号を作ることはできないので、シフト
レジスタから出力される複数のタイミングの遅れ信号を
上記のように組み合わせることによって、キャリアデー
タの最大値又は最小値の時点から少し遅れた時点に対し
て対称なＰＷＭ信号を演算することにより、この問題を
解決している。

【００５０】次に、高分解能化回路の第２の構成例を図
９に示し、その動作タイミングチャートを図１０に示
す。尚、図９においては、図２に示す信号ＣＵＤを出力
するＤ−ＦＦ１０１を省略している。

【００５１】図９に示す高分解能化回路２００は、図７
に示す高分解能化回路１００で用いられている前記デー
タセレクト信号演算回路１２０とタイミング回路２１０
とから成っており、シフトレジスタ１１０の代わりにタ
イミング回路２１０を設けた構成となっている。

【００５２】このタイミング回路２１０は、Ｄ−ＦＦ２
１１，２１３とスイッチ２１２，２１４とから成ってお
り、図７に示すディジタルコンパレータ３４から出力さ
れる出力信号ＰＵをＤ−ＦＦ２１１のデータ入力端子Ｄ
に入力し、そのＤ−ＦＦ２１１により出力信号ＰＵ１を
得る。このＤ−ＦＦ２１１は、基準クロックＣＬＫ１を
２分周する分周回路３１によって分周されたクロックＣ
ＬＫ２の立ち下がりによってＤ入力をラッチするので、
Ｄ−ＦＦ２１１の出力信号ＰＵ１はクロックＣＬＫ２の
立ち下がりに同期した信号となる。

【００５３】この出力信号ＰＵ１とディジタルコンパレ
ータ３４の出力信号ＰＵは、共にスイッチ２１２に入力
される。スイッチ２１２は、データセレクト信号演算回
路１２０のＥＸ−ＯＲ１２２の出力信号ＳＢによりオン
／オフ制御される。ＥＸ−ＯＲ１２２には、前期Ｄ−Ｆ
Ｆ１０１の出力信号ＣＵＤと相電圧指令データＶ０〜Ｖ
９の下位ビットデータＶ１が入力されるので、スイッチ
２１２は、アップダウンカウンタ３２のカウント動作の
状態（アップカウントまたはダウンカウント）と相電圧
指令データＶ０〜Ｖ９の下位ビットデータＶ１とによっ
て制御されることになる。

【００５４】スイッチ２１２の出力信号ＰＵ２は、Ｄ−
ＦＦ２１３のデータ入力端子Ｄとスイッチ２１４に出力
される。Ｄ−ＦＦ２１３は、基準クロックＣＬＫ１の立
ち下がりによってＤ入力をラッチするので、Ｄ−ＦＦ２
１３の出力信号ＰＵ３は基準クロックＣＬＫ１の立ち下
がりに同期した信号となる。このＤ−ＦＦ２１３の出力
信号ＰＵ３もスイッチ２１４に入力される。

【００５５】スイッチ２１４は、スイッチ２１２の出力
信号ＰＵ２とＤ−ＦＦ２１３の出力信号ＰＵ３の２つの
入力信号のいずれか一方を、データセレクト信号演算回
路１２０のＥＸ−ＯＲ１２１の出力信号ＳＡに基づい
て、１０ビットの分解能のＰＷＭ信号として選択出力す
る。ＥＸ−ＯＲ１２１には、上述したように相電圧指令
データＶ０〜Ｖ９の最下位ビットデータＶ０とＤ−ＦＦ
１０１の出力信号ＣＵＤとが入力されるので、スイッチ
２１４は上記最下位ビットデータＶ０と上記出力信号Ｃ
ＵＤとに基づいて、上記信号ＰＵ２または信号ＰＵ３の
いずれか一方をＰＷＭ信号として出力する。

【００５６】次に、上記構成の高分解能化回路２００を
用いた場合の動作を図１０のタイミングチャートを参照
しながら説明する。まず、相電圧指令データＶ０〜Ｖ９
の下位２ビットデータＶ０，Ｖ１とＤ−ＦＦ１０１の出
力信号ＣＵＤに応じた、データセレクト信号演算回路１
２０の出力信号ＳＡ，ＳＢの状態を下記の表２に示す。

【００５７】

【表２】

【００５８】すなわち、下位２ビットデータＶ０，
Ｖ１が３の場合、ＣＵＤがＬレベルのときにはＳＡ＝
１，ＳＢ＝１となり、スイッチ２１２はＰＵ１の信号を
選択し、スイッチ２１４はＰＵ３の信号を選択する。し
たがって、ＰＷＭ信号は、ＰＵの信号が２つのＤ−ＦＦ
２１１，２１３にラッチされた後に出力される信号とな
るので、基本クロックＣＬＫ１の半周期をＴ_pとした場
合、ＰＵの信号に対して３Ｔ_pだけ位相が遅れた信号が
出力される（図１０(e) 参照）。次に、ＣＵＤの信号が
ＨレベルとなるとＳＡ＝０，ＳＢ＝０となり、スイッチ
２１２はＰＵの信号を選択し、スイッチ２１４はＰＵ２
を選択する。したがってＰＵがそのまま出力される（同
図(e) 参照）。

【００５９】下位２ビットデータＶ０，Ｖ１が２の
場合、ＣＵＤがＬレベルのときにはＳＡ＝０，ＳＢ＝１
となり、スイッチ２１２はＰＵ１の信号を選択し、スイ
ッチ２１４はＰＵ２の信号を選択する。したがって、Ｐ
ＷＭ信号はＰＵ信号がＤ−ＦＦ２１１にラッチされた後
に出力される信号となり、ＰＵに対して２Ｔ_pだけ位相
が遅れた信号が出力される（同図(f) 参照）。次に、Ｃ
ＵＤの信号がＨレベルとなるとＳＡ＝１，ＳＢ＝０とな
り、スイッチ２１２はＰＵの信号を選択し、スイッチ２
１４はＰＵ３を選択する。したがって、ＰＷＭ信号は、
ＰＵ信号がＤ−ＦＦ２１３に出力された後に出力される
信号となり、ＰＵに対してＴ_pだけ位相が遅れた信号が
出力される（同図(f) 参照）。

【００６０】下位２ビットデータＶ０、Ｖ１が１の
場合、ＣＵＤがＬレベルのときにはＳＡ＝１，ＳＢ＝０
となり、スイッチ２１２はＰＵの信号を選択し、スイッ
チ２１４はＰＵ３の信号を選択する。したがって、ＰＷ
Ｍ信号はＰＵ信号がＤ−ＦＦ２１３にラッチされた後に
出力される信号となるのでＰＵに対してＴ_pだけ位相が
遅れた信号が出力される（同図(g) 参照）。次に、ＣＵ
Ｄの信号がＨレベルとなるとＳＡ＝０，ＳＢ＝１とな
り、スイッチ２１２はＰＵ１の信号を選択し、スイッチ
２１４はＰＵ２を選択する。したがって、ＰＷＭ信号は
ＰＵ信号がＤ−ＦＦ２１１にラッチされた後に出力され
る信号となるのでＰＵに対して２Ｔ_pだけ位相が遅れた
信号が出力される（同図(g) 参照）。

【００６１】下位２ビットデータＶ０，Ｖ１が０の
場合、ＣＵＤがＬレベルのときにはＳＡ＝０，ＳＢ＝０
となり、スイッチ２１２はＰＵ信号を選択し、スイッチ
２１４はＰＵ２の信号を選択する。したがって、ＰＵの
信号がＰＷＭ信号としてそのまま出力される（同図(h)
参照）。次に、ＣＵＤの信号がＨレベルとなるとＳＡ＝
１，ＳＢ＝１となり、スイッチ２１２はＰＵ１の信号を
選択し、スイッチ２１４はＰＵ３を選択する。したがっ
て、ＰＷＭ信号はＰＵ信号がＤ−ＦＦ２１１にラッチさ
れた後、さらにＤ−ＦＦ２１３にラッチされて出力され
る信号となるのでＰＵに対して３Ｔ_pだけシフトした信
号が出力される（同図(h) 参照）。

【００６２】したがって、図９に示す第２実施例の高分
解能化回路２００を用いても、図１０に示すように、前
記第１実施例の高分解能化回路１００と同様に、相電圧
指令データＶ０〜Ｖ９の下位２ビットデータＶ０，Ｖ１
の値に対応したパルス幅の信号に変換することができ、
四相の１０ビットの分解能のＰＷＭ信号を演算できる。

【００６３】尚、図９に示す高分解能化回路２００は、
相電圧指令データの下位２ビットのデータに対応したも
のであるが、上記高分解能化回路２００をｎ個カスケー
ド接続すれば、相電圧指令データの下位２ｎビットデー
タに対応したさらに多種類のパルス幅のＰＷＭ信号を生
成できる。すなわち、より高分解能のＰＷＭ信号を演算
できる。

【００６４】また、この第２実施例の高分解能化回路２
００は、図７に示す前記高分解能化回路１００に対し、
以下のような利点を有する。すなわち、図７のような構
成にすると、相電圧指令データの下位ビットデータが、
ｎビットの場合、２ⁿ段のシフトレジスタが必要となる
が、図９のような構成にすると、上記のようなタイミン
グ回路２１０をｎ段カスケード接続すればよいので比較
的回路構成をより簡単にできる。

【００６５】次に、図１１は本発明の第２実施例の回路
構成図である。尚、同図において前述した図７と同一の
回路には同一の符号を付与しており、詳しい説明は省略
する。

【００６６】本実施例は、アーム変調方式のＰＷＭイン
バータにおける上下アームの各スイッチング素子の制御
用ＰＷＭ信号ＳＵ，ＳＸを演算する回路である。本実施
例においては、図７または図９に示す高分解能化回路１
００、または２００と同様な回路構成の２つの高分解能
化回路３０１，３０２を設け、前記ディジタルコンパレ
ータ３４と上記２つの高分解能化回路３０１，３０２間
に上下アームの短絡（上下アームのスイッチング素子間
の短絡現象）防止用に設けられた入力信号を所定時間遅
延させて出力する遅延回路であるオン・ディレイ回路
（ON-DELAY回路）３０３が挿入された構成となってい
る。

【００６７】このON-DELAY回路３０３は、ディジタルコ
ンパレータ３４により演算された８ビット分解能のＰＷ
Ｍ信号ＰＵを入力し、ＰＷＭ信号である上アームのスイ
ッチング素子用の制御信号ＲＵと下アームのスイッチン
グ素子用の制御信号ＲＸを出力する。この制御信号Ｒ
Ｕ，ＲＸは、それぞれ高分解能化回路３０１，３０２に
入力する。そして、高分解能化回路３０１，３０２はそ
れぞれ８ビット分解能のＰＷＭ信号ＲＵ，ＲＸから10ビ
ット分解能のＰＷＭ信号である上下アームのスイッチン
グ素子の制御信号ＳＵ，ＳＸを演算・出力する。

【００６８】尚、本実施例では、三角波のキャリアデー
タを用いてＰＷＭ信号を演算するようにしているが、本
発明で用いることが可能なキャリアデータは三角波デー
タに限定されることなく、のこぎり波データ等の他の波
形のキャリアデータであってもよい。

【００６９】

【発明の効果】以上説明したように、本発明によれば、
従来のＰＷＭ信号演算回路の後段に高分解能化回路を設
けるようにしたので、キャリア発生回路のクロック周波
数を上げずに、高分解能なＰＷＭ信号を演算出力するこ
とができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である（その１）。

【図２】本発明の原理説明図である（その２）。

【図３】本発明の原理説明図である（その３）。

【図４】本発明の原理説明図である（その４）。

【図５】本発明の原理説明図である（その５）。

【図６】本発明の原理説明図である（その６）。

【図７】本発明の第１実施例の回路構成図である。

【図８】上記第１実施例の動作を説明するタイミングチ
ャートである。

【図９】高分解能化回路の他の構成例である。

【図１０】図９に示す上記高分解能化回路の動作を説明
するタイミングチャートである。

【図１１】本発明の第２実施例の回路構成図である。

【図１２】従来のディジタルＰＷＭ信号演算回路の一例
を示す図である。

【符号の説明】

１，４キャリアデータ発生回路２，５ディジタルコンパレータ３高分解能化回路６上下アーム短絡防止回路７第１の高分解能化回路８第２の高分解能化回路１０，１３シフトレジスタ１１，１４，２１データセレクト信号演算回路１２，１５マルチプレクサ１６，１９回路１６ａ，１９ａフリップフロップ１６ｂ，１９ｂスイッチ１７，２０タイミング回路

Claims

(57)【特許請求の範囲】

【請求項１】電力変換装置の各相における電圧指令
データに対応したＰＷＭ信号を演算するＰＷＭ信号演算
回路において、ｍビットの分解能のキャリアデータを発
生するキャリアデータ発生回路（１）と、該キャリアデ
ータ発生回路（１）から発生されるｍビットの分解能の
キャリアデータと前記各相の電圧指令データの上位ｍビ
ットデータとを比較するディジタルコンパレータ（２）
と、該ディジタルコンパレータ（２）の出力信号を基
に、複数の位相がずれたパルス信号を演算し、それらの
パルス信号を前記各相の電圧指令データの下位ｎビット
データを用いて選択出力することにより、複数の（ｍ＋
ｎ）ビットの分解能のＰＷＭ信号を生成出力する高分解
能化回路（３）と、を具備することを特徴とするＰＷＭ
信号演算回路。
【請求項２】電力変換装置の各相における電圧指令
データに対応したＰＷＭ信号を演算するＰＷＭ信号演算
回路において、ｍビットの分解能のキャリアデータを発
生するキャリアデータ発生回路（４）と、該キャリアデ
ータ発生回路（４）から発生されるｍビットの分解能の
キャリアデータと前記各相の電圧指令データの上位ｍビ
ットデータとを比較するディジタルコンパレータ（５）
と、該ディジタルコンパレータ（５）の出力信号を入力
し上アーム及び下アームの各スイッチング素子用の制御
信号を出力する上下アーム短絡防止用回路（６）と、該
上下アーム短絡防止用回路（６）から出力される前記上
アームのスイッチング素子用の制御信号を基に、複数の
位相がずれたパルス信号を演算し、それらのパルス信号
を前記各相の電圧指令データの下位ｎビットデータを用
いて選択出力して、複数の（ｍ＋ｎ）ビットの分解能の
上アームのスイッチング素子制御用の第１のＰＷＭ信号
を生成出力する第１の高分解能化回路（７）と、前記上
下アーム短絡防止用回路（６）から出力される前記下ア
ームのスイッチング素子用の制御信号を基に、複数の位
相がずれたパルス信号を演算し、それらのパルス信号を
前記各相の電圧指令データの下位ｎビットデータを用い
て選択出力して、複数の（ｍ＋ｎ）ビットの分解能の下
アームのスイッチング素子制御用の第２のＰＷＭ信号を
生成出力する第２の高分解能化回路（８）と、を具備す
ることを特徴とするＰＷＭ信号演算回路。
【請求項３】前記キャリアデータ発生回路（１）の
発生するキャリアデータはｍビットの分解能の三角波デ
ータであり、前記高分解能化回路（３）は、前記ディジ
タルコンパレータ（２）の出力信号を入力する複数のＤ
フリップフロップが直列接続された直列入力並列出力の
シフトレジスタ（１０）と、前記三角波データが増加し
ているときは前記各相の電圧指令データの下位ｎビット
データをデータセレクト信号として出力し、前記三角波
データが減少しているときには前記各相の電圧指令デー
タの下位ｎビットデータを論理反転してデータセレクト
信号として出力するデータセレクト信号演算回路（１
１）と、該データセレクト信号演算回路（１１）からの
出力される前記データセレクト信号を用いて前記シフト
レジスタ（１０）の複数のＤフリップフロップから任意
の１つのＤフリップフロップの出力信号を選択出力して
ＰＷＭ信号を出力するマルチプレクサ（１２）とから成
ることを特徴とする請求項１記載のＰＷＭ信号演算回
路。
【請求項４】前記キャリアデータ発生回路（４）の
発生するキャリアデータはｍビットの分解能の三角波デ
ータであり、前記第１及び第２の高分解能化回路
（７）、（８）は、それぞれ前記上下アーム短絡用防止
回路（６）から出力される前記上アームのスイッチング
素子用の制御信号、前記下アームのスイッチング素子用
の制御信号を入力する複数のＤフリップフロップが直列
接続されたシフトレジスタ（１３）と、前記三角波デー
タが増加しているときは前記各相の電圧指令データの下
位ｎビットデータをデータセレクト信号として出力し、
前記三角波データが減少しているときには前記各相の電
圧指令データの下位ｎビットデータを論理反転してデー
タセレクト信号として出力するデータセレクト信号演算
回路（１４）と、該データセレクト信号演算回路（１
４）から出力される前記データセレクト信号を用いて前
記シフトレジスタ（１３）の複数のＤフリップフロップ
から任意の１つのＤフリップフロップの出力信号を選択
出力してＰＷＭ信号を出力するマルチプレクサ（１５）
とから成ることを特徴とする請求項２記載のＰＷＭ信号
演算回路。
【請求項５】前記キャリアデータ発生回路（１）の
出力するキャリアデータはｍビットの分解能の三角波デ
ータであり、前記高分解能化回路（３）は、クロック同
期形のフリップフロップ（１６ａ）と、そのフリップフ
ロップ（１６ａ）の出力または他の入力信号のいずれか
を選択するスイッチ（１６ｂ）から成る回路（１６）が
複数段カスケード接続されてなるタイミング回路（１
７）と、前記三角波データが増加しているときは前記各
相電圧指令データの下位ｎビットデータをデータセレク
ト信号として出力し、前記三角波データが減少している
ときには前記各相電圧指令データの下位ｎビットデータ
を論理反転してデータセレクト信号として出力するデー
タセレクト信号演算回路（１８）とから成り、前記タイ
ミング回路（１７）内の前記各回路（１６）のフリップ
フロップ（１６ａ）は前段の回路（１６）のフリップフ
ロップ（１６ａ）に加わるクロックの２倍の周波数のク
ロックで動作し、前記タイミング回路（１７）の初段の
回路（１６）のフリップフロップ（１６ａ）には前記デ
ィジタルコンパレータ（２）の出力信号がデータ入力さ
れ、前記タイミング回路（１７）の各回路（１６）のス
イッチ（１６ａ）は前記データセレクト信号回路（１
８）から出力されるデータセレクト信号に基づいて出力
信号の選択を行うことを特徴とする請求項１記載のＰＷ
Ｍ信号演算回路。
【請求項６】前記キャリアデータは発生回路（１）の出
力するキャリアデータはｍビットの分解能の三角波デー
タであり、前記第１及び第２の高分解能化回路（７），
（８）は、クロック周期形のフリップフロップ（１９
ａ）と、そのフリップフロップ（１９ａ）の出力または
他の入力信号のいずれかを選択するスイッチ（１９ｂ）
から成る回路（１９）が複数段カスケード接続されてな
るタイミング回路（２０）と、前記三角波データが増加
しているときは前記各相電圧指令データの下位ｎビット
データをデータセレクト信号として出力し、前記三角波
データが減少しているときには前記各相電圧指令データ
の下位ｎビットデータを論理反転してデータセレクト信
号として出力するデータセレクト信号回路（２１）とか
ら成り、前記タイミング回路（２０）内の前記各回路
（１９）のフリップフロップ（１９ａ）は前段の回路
（１９）のフリップフロップ（１９ａ）に加わるクロッ
クの２倍の周波数のクロックで動作し、前記第１及び第
２の高分解能化回路（７），（８）の前記タイミング回
路（２０）の初段の回路（１９）のフリップフロップ
（１９ａ）には、それぞれ前記上下アーム短絡防止用回
路（７）から出力される下アームのスイッチング素子用
の制御信号、上アームのスイッチング素子用の制御信号
がデータ入力され、前記タイミング回路（２０）の各回
路（１９）のスイッチ（１９ａ）は前記データセレクト
信号回路（２１）から出力されるデータセレクト信号に
基づいて出力信号の選択を行うことを特徴とする請求項
２記載のＰＷＭ信号演算回路。