JP3201961B2 - 時間計数回路、パルス変換回路及びｆｍ復調回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パルス信号のパル
ス間隔等の時間を測定する時間計数回路、パルス変換回
路、及び周波数変調されたＦＭ信号を復調するＦＭ復調
回路に関する。

【０００２】

【従来の技術】パルス信号のパルス間隔等の時間を測定
する時間計数回路は、ディジタル通信等の様々な分野へ
の利用が期待されている。近年、時間計数回路は、ＣＭ
ＯＳトランジスタによって構成することにより他のディ
ジタル回路と同一のチップ上に配することが可能になっ
ている。このため、時間計数回路を含む半導体デバイス
をコスト増を招くこと無く構成することができる。

【０００３】また、時間計数回路は、更なる精度の向上
及び動作の安定化により、ＦＭ信号の復調、ＬＳＩのバ
ス信号の復調等様々な分野への応用が考えられる。特
に、微小時間を正確に且つ安定して測定可能な時間計数
回路をＦＭ信号の復調に利用できた場合、半導体デバイ
スのコストを大幅に削減することができる。

【０００４】図１５は従来の時間計数回路の構成の一例
を示すブロック図である。図１５に示す時間計数回路
は、入力端子６６に入力される測定対象のパルス信号に
対し、そのパルス間隔を表す時間データを求めて出力端
子６７から出力するものである（電子情報通信学会、信
学技報、ＩＣＤ９３−７７（１９９３−０８）、“時間
／数値変換ＬＳＩ”参照）。

【０００５】図１５において、６１はインバータリング
であり、３３個のインバータがリング状に接続されてい
る。奇数個のインバータがリング状に接続されているの
でインバータリング６１は発振し、“Ｈ”レベルから
“Ｌ”レベル又は“Ｌ”レベルから“Ｈ”レベルへの信
号の遷移がインバータリング６１上を一定の周期で循環
する。６２は信号処理回路であり、インバータリング６
１を構成する各インバータの出力信号を入力とし、信号
遷移の位置に従って数値データを生成する。６３はカウ
ンタであり、第３３段インバータの出力信号の変化を計
数する。この計数データはインバータリング６１におけ
る信号遷移の周回数を示す。６４はＦＦ（フリップフロ
ップ）列であり、入力端子６６から入力される測定対象
のパルス信号が立ち上がるとカウンタ６３から出力され
ている計数データを保持し出力する。また、信号処理回
路６２も、測定対象のパルス信号が立ち上がると生成し
た数値データを出力する。６５は演算回路であり、信号
処理回路６２から出力される数値データ及びＦＦ列６４
から出力される計数データを基にして、測定対象のパル
ス信号のパルス間隔を示す時間データを出力端子６７か
ら出力する。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
時間計数回路には、以下のような問題がある。

【０００７】従来の時間計数回路では、信号処理回路６
２は測定対象のパルス信号の立ち上がりのタイミングで
数値データを出力し、ＦＦ列６４もまた測定対象のパル
ス信号の立ち上がりのタイミングでカウンタ６３の計数
データを出力する。このため、出力端子６７から出力さ
れる時間データは、測定対象のパルス信号の立ち上がり
から次の立ち上がりまでの時間を表すことになる。

【０００８】例えば、ＦＭ信号の復調を従来の時間計数
回路によって行う場合を考える。ＦＭ信号とは、一定の
振幅で振動し且つ周波数が時間と共に変化する信号のこ
とであり、各時間における周波数が情報となる。この場
合、まず、ＦＭ信号をＦＭパルス信号に変換する。ＦＭ
パルス信号は、ＦＭ信号を基準電圧を中心に電源電圧と
接地電圧とに増幅することによって得られる。このＦＭ
パルス信号の立ち上がりから次の立ち上がりまでの時間
（これがＦＭ信号の周期となる）を時間計数回路によっ
て求め、その周期の逆数をとることによってＦＭ信号の
各時間における周波数を求めることができる。

【０００９】しかし、ＦＭ信号の周波数は一周期内でも
変化しているので、このような周期単位での復調では復
調精度が不充分となる可能性がある。例えば、音声をＦ
Ｍ信号に変換して伝送して従来の時間計数回路によって
復調した場合には、信号波形の歪みが生じてＦＭ信号の
再生精度が劣化するため、元のきれいな音声が再生され
ないことがわかっている。

【００１０】もし、ＦＭパルス信号の立ち上がりから立
ち下がりまでの時間及び立ち下がりから立ち上がりまで
の時間を測定することができれば、ＦＭ信号の再生精度
が向上するのできれいな音声を再生することができる。
しかし、従来の時間計数回路によると、パルス信号の立
ち上がりから立ち下がりまでの時間又は立ち下がりから
立ち上がりまでの時間は測定できないという問題があっ
た。

【００１１】測定対象のパルス信号の立ち上がりエッジ
及び立ち下がりエッジを共に拾うよう従来の時間計数回
路を改良する方法はいくつかあるが、立ち上がりエッジ
を拾うのに要する時間と立ち下がりエッジを拾うのに要
する時間とを一致させることが極めて困難である。

【００１２】また、従来の時間計数回路には、以下に説
明するような他の問題もある。

【００１３】図１５に示す時間計数回路において、イン
バータリング６１における信号遷移の周回数を計数する
カウンタ６３として、通常、同期型カウンタが用いられ
る。同期型カウンタを構成する各フリップフロップは、
計数データとなる信号を出力すると共にカウンタ内の論
理ゲートを駆動する。論理ゲートの入力端子には容量が
存在するのでフリップフロップが複数の論理ゲートを駆
動するのにはある時間が必要になり、このため、インバ
ータリング６１を構成する第３３段インバータの出力信
号が変化してからカウンタ６３の計数データが確定する
までには、パルス間隔の測定上無視できない程度の大き
さの時間を要する。

【００１４】ここで、カウンタ６１の計数データが確定
するまでには５ns程度の時間が必要であり、インバータ
１段当たりの信号遅延時間が１nsであるとすると、第１
段インバータから第５段インバータの間に信号遷移が存
在しているときにはカウンタ６１の計数データは確定し
ていないので、この間に測定対象のパルス信号が立ち上
がると、カウンタ６１に接続されているＦＦ列６４は誤
った計数データを保持してしまう。この結果、時間計数
回路から出力される時間データに誤差が生じることにな
る。このように、測定対象のパルス信号の立ち上がりの
タイミングによって、時間データに誤差が生じる可能性
があるという問題があった。

【００１５】前記のような問題に鑑み、本発明は、時間
計数回路として、測定対象のパルス信号における立ち上
がりエッジから立ち下がりエッジまでの時間及び立ち下
がりエッジから立ち上がりエッジまでの時間を精度良く
測定可能にするものである。そして、前記時間計数回路
を実現するために用いるパルス変換回路を提供する。

【００１６】また、本発明は、前記の時間計数回路を用
いてＦＭ信号を精度良く復調することができるＦＭ復調
回路を提供することを目的とする。

【００１７】さらに、本発明は、時間計数回路として、
遅延回路リングにおける信号の遷移の周回数を計数する
カウンタに起因する，時間データにおける誤差の発生を
防止するものである。

【００１８】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、測定対象のパルス信号の立ち上がり及び
立ち下がりのタイミングで立ち上がるパルス信号を生成
する手段を備え、このパルス信号の立ち上がりから次の
立ち上がりまでの時間を従来と同様に測定することによ
り、測定対象のパルス信号の立ち上がりから立ち下がり
までの時間及び立ち下がりから立ち上がりまでの時間を
測定可能にするものである。

【００１９】また、本発明は、信号遷移の周回数を計数
するカウンタの計数データを計数データの繰り上がりと
は異なるタイミングによって保持する保持回路列を備
え、カウンタの計数データが不確定である間に測定対象
のパルス信号が立ち上がったときは前記保持回路列の保
持データを選択し、補正した上で信号遷移の周回数とす
ることにより、時間データにおける誤差の発生を防止す
るものである。

【００２０】さらに、本発明は、信号遷移の周回数を計
数するための信号を周波数を下げてからカウンタによっ
て計数し、この計数データを信号遷移の周回数の上位ビ
ットとすると共に下位ビットを基の信号の論理レベルか
ら求めることにより、時間データにおける誤差の発生を
防止するものである。

【００２１】具体的に請求項１の発明が講じた解決手段
は、時間計数回路として、測定対象のパルス信号をこの
測定対象のパルス信号の立ち上がりエッジ及び立ち下が
りエッジの両方に応じて立ち上がりエッジ及び立ち下が
りエッジのいずれか一方のエッジを有する分周パルス信
号に変換するパルス変換回路と、リング状に接続された
複数の遅延回路により構成され、各遅延回路の出力信号
が一の論理レベルから他の論理レベルへ遷移する信号の
遷移が循環する遅延回路リングと、前記パルス変換回路
から出力された分周パルス信号を入力とし、この分周パ
ルス信号の前記一方のエッジのタイミングで前記遅延回
路リングを構成する各遅延回路の出力信号を保持し、保
持した信号を数値データに変換する信号処理回路と、前
記信号処理回路から出力された数値データを基にして、
前記分周パルス信号の前記一方のエッジ間の時間を表す
時間データを演算する演算回路とを備え、前記演算回路
によって演算された時間データが、前記測定対象のパル
ス信号における立ち上がりエッジから立ち下がりエッジ
までの時間又は立ち下がりエッジから立ち上がりエッジ
までの時間を表しているものである。

【００２２】請求項１の発明によると、測定対象のパル
ス信号は、パルス変換回路によって、前記測定対象のパ
ルス信号の立ち上がりエッジ及び立ち下がりエッジの両
方に応じて立ち上がりエッジ及び立ち下がりエッジのい
ずれか一方のエッジを有する分周パルス信号に変換され
る。信号処理回路によって、前記分周パルス信号の前記
一方のエッジのタイミングで遅延回路リングを構成する
各遅延回路の出力信号が保持され、保持された信号が数
値データに変換される。演算回路によって、前記信号処
理回路から出力された数値データを基にして、前記分周
パルス信号の前記一方のエッジ間の時間を表す時間デー
タが演算される。この時間データは、前記測定対象のパ
ルス信号における立ち上がりエッジから立ち下がりエッ
ジまで又は立ち下がりエッジから立ち上がりエッジまで
の時間を表している。したがって、前記測定対象のパル
ス信号における立ち上がりエッジから立ち下がりエッジ
までの時間及び立ち下がりエッジから立ち上がりエッジ
までの時間のうちの少なくとも一方が測定可能となる。

【００２３】請求項２の発明では、前記請求項１の時間
計数回路におけるパルス変換回路は、クロック信号を発
生する信号発生回路と、前記信号発生回路から出力され
たクロック信号を計数するカウンタと、前記測定対象の
パルス信号を入力とし、前記測定対象のパルス信号の立
ち上がりのタイミング及び立ち下がりのタイミングで出
力信号を一の論理レベルから他の論理レベルに遷移させ
ると共に前記カウンタの計数値を初期化し、前記カウン
タの計数値が所定の値になったとき前記出力信号を前記
他の論理レベルから前記一の論理レベルに遷移させる同
期回路とを備え、前記同期回路の出力信号を、前記分周
パルス信号として出力するものとする。

【００２４】請求項２の発明によると、同期回路の出力
信号は、測定対象のパルス信号の立ち上がりのタイミン
グ及び立ち下がりのタイミングで一の論理レベルから他
の論理レベルに遷移する。このとき、信号発生回路によ
って発生されたクロック信号を計数するカウンタの計数
値は初期化される。そして、前記カウンタの計数値が所
定の値になったとき、同期回路の出力信号は前記他の論
理レベルから前記一の論理レベルに遷移する。このた
め、同期回路の出力信号は、測定対象のパルス信号の立
ち上がりエッジ及び立ち下がりエッジの両方に応じて，
一の論理レベルから他の論理レベルに遷移するすなわち
立ち上がりエッジ及び立ち下がりエッジのいずれか一方
のエッジを有するパルス信号になる。パルス変換回路は
この同期回路の出力信号を分周パルス信号として出力す
るので、測定対象のパルス信号が、パルス変換回路によ
って分周パルス信号に変換されたことになる。

【００２５】また、請求項３の発明では、前記請求項２
の時間計数回路は、前記演算回路から出力された時間デ
ータにしたがって、前記分周パルス信号の論理レベルが
前記他の論理レベルである時間を制御する制御回路を備
えているものとする。

【００２６】そして、請求項４の発明では、前記請求項
３の時間計数回路における信号発生回路は、前記制御回
路から出力された制御信号にしたがって、発生するクロ
ック信号の周期を変更する機能を有するものとする。

【００２７】請求項４の発明によると、同期回路の出力
信号の論理レベルが前記他の論理レベルである時間は信
号発生回路が発生するクロック信号の周期に応じて変化
するので、制御回路によって、同期回路の出力信号すな
わち分周パルス信号の論理レベルが前記他の論理レベル
である時間を確実に制御することができる。

【００２８】さらに、請求項５の発明では、前記請求項
４の時間計数回路における信号発生回路は、前記遅延回
路リングを構成する遅延回路の出力端子に各々接続され
た複数のスイッチからなり、前記制御回路から出力され
た制御信号にしたがって、前記遅延回路リングを構成す
る遅延回路の出力信号の中から１つ又は複数の信号を選
択して出力するスイッチ列と、前記スイッチ列によって
選択出力された１つ又は複数の信号を入力とし、この１
つ又は複数の信号を基にして前記クロック信号を生成す
る論理回路とを備えているものとする。

【００２９】また、請求項６の発明では、前記請求項３
の時間計数回路におけるパルス変換回路は、前記同期回
路が出力信号を前記他の論理レベルから前記一の論理レ
ベルに遷移させるときの前記カウンタの計数値の所定の
値を、前記制御回路から出力された制御信号にしたがっ
て変更する機能を有するものとする。

【００３０】請求項６の発明によると、同期回路の出力
信号の論理レベルが前記他の論理レベルである時間は前
記同期回路が出力信号を前記他の論理レベルから前記一
の論理レベルに遷移させるときの前記カウンタの計数値
の所定の値に応じて変化するので、制御回路によって、
同期回路の出力信号すなわち分周パルス信号の論理レベ
ルが前記他の論理レベルである時間を確実に制御するこ
とができる。

【００３１】また、請求項７の発明が講じた解決手段
は、時間計数回路として、リング状に接続された複数の
遅延回路により構成され、各遅延回路の出力信号が一の
論理レベルから他の論理レベルへ遷移する信号の遷移が
循環する遅延回路リングと、測定対象のパルス信号を入
力とし、この測定対象のパルス信号の立ち上がりエッジ
のタイミングで前記遅延回路リングを構成する遅延回路
の出力信号を保持する第１の保持手段と前記測定対象の
パルス信号の立ち下がりエッジのタイミングで前記遅延
回路リングを構成する遅延回路の出力信号を保持する第
２の保持手段とを有しており、第１の保持手段によって
保持された信号及び第２の保持手段によって保持された
信号を共に数値データに変換して出力する信号処理回路
と、前記信号処理回路から出力された数値データを基に
して、前記測定対象のパルス信号における立ち上がりエ
ッジから立ち下がりエッジまでの時間又は立ち下がりエ
ッジから立ち上がりエッジまでの時間を表す時間データ
を演算する演算回路とを備えているものである。

【００３２】請求項７の発明によると、信号処理回路に
おいて、第１の保持手段によって測定対象のパルス信号
の立ち上がりエッジのタイミングで遅延回路リングを構
成する遅延回路の出力信号が保持される一方、第２の保
持手段によって前記測定対象のパルス信号の立ち下がり
エッジのタイミングで前記遅延回路リングを構成する遅
延回路の出力信号が保持される。そして、第１の保持手
段によって保持された信号及び第２の保持手段によって
保持された信号が共に数値データに変換される。この数
値データを基にして、演算回路によって前記測定対象の
パルス信号における立ち上がりエッジから立ち下がりエ
ッジまでの時間又は立ち下がりエッジから立ち上がりエ
ッジまでの時間を表す時間データが演算される。したが
って、前記測定対象のパルス信号における立ち上がりエ
ッジから立ち下がりエッジまでの時間及び立ち下がりエ
ッジから立ち上がりエッジまでの時間のうちの少なくと
も一方が測定可能となる。

【００３３】また、請求項８の発明が講じた解決手段
は、時間計数回路として、リング状に接続された複数の
遅延回路からなり，発振によって信号の遷移が循環する
遅延回路リングと、前記遅延回路リングにおける信号遷
移の周回数を計数する第１及び第２の計数部とを備え、
前記第１及び第２の計数部は、前記遅延回路リングを構
成する一の遅延回路の出力信号の遷移の回数を計数する
カウンタを共通に備えており、前記第２の計数部はさら
に、前記カウンタの計数データを前記遅延回路リングを
構成する他の遅延回路の出力信号の遷移のタイミングで
保持する保持手段を備えているものとする。

【００３４】請求項８の発明によると、第１及び第２の
計数部が共通に備えているカウンタの計数データが遅延
回路リングを構成する一の遅延回路の出力信号の遷移の
直後であるために確定していない場合でも、第２の計数
部が備えている保持手段によって、遅延回路リングを構
成する他の遅延回路の出力信号の遷移のタイミングで、
確定したカウンタの計数データがすでに保持されている
ので、第１の計数部の計数データが確定していないとき
に第２の計数部の計数データを確定させておくことがで
きる。したがって、前記遅延回路リングにおける信号遷
移の周回数を常に安定して求めることができる。

【００３５】また、請求項９の発明が講じた解決手段
は、時間計数回路として、リング状に接続された複数の
遅延回路からなり，発振によって信号の遷移が循環する
遅延回路リングと、前記遅延回路リングにおける信号遷
移の周回数を計数する第１及び第２の計数部とを備え、
前記第１及び第２の計数部は、前記遅延回路リングを構
成する一の遅延回路の出力信号の遷移の回数を計数する
カウンタと、前記カウンタの計数データを前記遅延回路
リングを構成する他の遅延回路の出力信号の遷移のタイ
ミングで保持する第１の保持手段とを共通に備えてお
り、前記第２の計数部は、さらに、前記第１の保持手段
から出力されたデータを、前記遅延回路リングを構成す
る前記他の遅延回路以外の遅延回路の出力信号の遷移の
タイミングで保持する第２の保持手段を備えているもの
とする。

【００３６】請求項９の発明によると、遅延回路リング
を構成する一の遅延回路の出力信号の遷移の直後である
ために第１及び第２の計数部が共通に備えているカウン
タの計数データが確定していないときでも、第１及び第
２の計数部が共通に備えている第１の保持手段によっ
て、遅延回路リングを構成する他の遅延回路の出力信号
の遷移のタイミングで、確定したカウンタの計数データ
がすでに保持されている。さらに、前記他の遅延回路の
出力信号の遷移の直後であるために前記第１の保持手段
の保持データが確定していないときでも、第２の計数部
が備えている第２の保持手段によって、前記他の遅延回
路以外の前記遅延回路リングを構成する遅延回路の出力
信号の遷移のタイミングで、確定した前記第１の保持手
段の保持データがすでに保持されているので、第１の計
数部の計数データが確定していないときに第２の計数部
の計数データを確定させておくことができる。したがっ
て、前記遅延回路リングにおける信号遷移の周回数を常
に安定して求めることができる。

【００３７】また、請求項１０の発明が講じた解決手段
は、時間計数回路として、リング状に接続された複数の
遅延回路によって構成され、各遅延回路の出力信号が一
の論理レベルから他の論理レベルへ遷移する信号の遷移
が循環する遅延回路リングと、前記遅延回路リングを構
成する一の遅延回路の出力信号の遷移の回数を前記遅延
回路リングにおける信号遷移の周回数として計数するカ
ウンタと、前記カウンタの計数データを前記遅延回路リ
ングを構成する他の遅延回路の出力信号の遷移のタイミ
ングで保持する保持手段とを備え、前記カウンタの計数
データが確定していないときは、前記保持回路列に保持
されたデータを補正した上で前記遅延回路リングにおけ
る信号遷移の周回数とするものである。

【００３８】そして、請求項１１の発明が講じた解決手
段は、パルス信号のパルス間隔等の時間を測定する時間
計数回路として、リング状に接続された複数の遅延回路
によって構成され、各遅延回路の出力信号が一の論理レ
ベルから他の論理レベルへ遷移する信号の遷移が循環す
る遅延回路リングと、測定対象のパルス信号を入力と
し、この測定対象のパルス信号の遷移時に前記遅延回路
リングを構成する遅延回路の出力信号を保持し、保持し
た信号を数値データに変換して出力すると共に前記保持
した信号にしたがって前記遅延回路リングにおける信号
遷移の位置を示す指示信号を生成して出力する信号処理
回路と、前記遅延回路リングを構成する一の遅延回路の
出力信号の遷移の回数を計数するカウンタと、前記カウ
ンタの計数データを、前記遅延回路リングを構成する他
の遅延回路の出力信号の遷移のタイミングで保持する保
持手段と、前記カウンタの計数データ及び前記保持手段
の保持データを入力とし、前記測定対象のパルス信号の
遷移時に前記カウンタの計数データ又は前記保持手段の
保持データのいずれかを前記信号処理回路から出力され
た指示信号に従って選択し、選択したデータを補正した
上で前記遅延回路リングにおける信号遷移の周回数を示
す周回数データとして出力するデータ選択手段と、前記
信号処理回路から出力される数値データ及び前記データ
選択手段から出力される周回数データを基にして、前記
測定対象のパルス信号のパルス間隔等の時間を表す時間
データを演算する演算回路とを備えているものである。

【００３９】請求項１１の発明によると、遅延回路リン
グを構成する一の遅延回路の出力信号が遷移するとカウ
ンタは計数データを繰り上げる。このとき、カウンタの
計数データは暫くの間不確定となる。カウンタの計数デ
ータは、前記遅延回路リングを構成する他の遅延回路の
出力信号の遷移のタイミングで保持回路列によって保持
される。データ選択手段は、信号処理回路から出力され
る指示信号に従って、カウンタの計数データが不確定で
ある間は保持回路列の保持データを選択し補正した上で
周回数データとして出力する。このため、演算回路には
常に正確な周回数データが入力されることになり、時間
データにおける誤差の発生が防止できる。

【００４０】また、請求項１２の発明が講じた解決手段
は、パルス信号のパルス間隔等の時間を測定する時間計
数回路として、リング状に接続された複数の遅延回路に
よって構成され、各遅延回路の出力信号が一の論理レベ
ルから他の論理レベルへ遷移する信号の遷移が循環する
遅延回路リングと、測定対象のパルス信号を入力とし、
前記測定対象のパルス信号の遷移時に前記遅延回路リン
グを構成する各遅延回路の出力信号を保持し、保持した
信号を数値データに変換して出力すると共に前記保持し
た信号を基にして前記遅延回路リングにおける信号遷移
の位置を示す指示信号を生成して出力する信号処理回路
と、前記遅延回路リングを構成する一の遅延回路の出力
信号の遷移の回数を計数するカウンタと、前記カウンタ
の計数データを前記遅延回路リングを構成する他の遅延
回路の出力信号の遷移のタイミングで保持する第１の保
持手段と、前記第１の保持手段から出力されたデータを
前記遅延回路リングを構成する前記他の遅延回路以外の
遅延回路の出力信号の遷移のタイミングで保持する第２
の保持手段と、前記第１の保持手段の保持データ及び第
２の保持手段の保持データを入力とし、前記測定対象の
パルス信号の遷移時に前記第１の保持手段の保持データ
又は前記第２の保持手段の保持データのいずれかを前記
信号処理回路から出力される指示信号に従って選択し、
選択したデータを補正した上で前記遅延回路リングにお
ける信号遷移の周回数を示す周回数データとして出力す
るデータ選択手段と、前記信号処理回路から出力される
数値データ及び前記データ選択手段から出力される周回
数データを基にして、前記測定対象のパルス信号のパル
ス間隔等の時間を表す時間データを演算して出力する演
算回路とを備えているものである。

【００４１】請求項１２の発明によると、遅延回路リン
グを構成する一の遅延回路の出力信号が遷移するとカウ
ンタは計数データを繰り上げる。このとき、カウンタの
計数データは暫くの間不確定となる。カウンタの計数デ
ータは、前記遅延回路リングを構成する他の遅延回路の
出力信号の遷移のタイミングで第１の保持手段によって
保持される。さらに、第１の保持手段の保持データは、
前記他の遅延回路以外の遅延回路の出力信号の遷移のタ
イミングで第２の保持手段によって保持される。データ
選択手段は、信号処理回路から出力される指示信号にし
たがって、第１の保持手段の保持データ又は第２の保持
手段の保持データのいずれかを選択し必要に応じて補正
した上で周回数データとして出力する。このため、演算
回路には常に正確な周回数データが入力されることにな
り、時間データにおける誤差の発生が防止できる。

【００４２】また、請求項１３の発明が講じた解決手段
は、パルス信号のパルス間隔等の時間を測定する時間計
数回路として、リング状に接続された複数の遅延回路に
よって構成され、各遅延回路の出力信号が一の論理レベ
ルから他の論理レベルへ遷移する信号の遷移が循環する
遅延回路リングと、測定対象のパルス信号を入力とし、
前記測定対象のパルス信号の遷移時に前記遅延回路リン
グを構成する各遅延回路の出力信号を保持し、保持した
信号を数値データに変換して出力する信号処理回路と、
前記遅延回路リングを構成する一の遅延回路の出力信号
を入力とし、この出力信号の２倍の周期を持つ分周信号
を出力する分周器と、前記分周器から出力される分周信
号を入力とし、この分周信号の立ち上がり又は立ち下が
りの回数を計数するカウンタと、前記カウンタの計数デ
ータを所定の時間遅延させる遅延手段と、前記遅延手段
によって遅延された前記カウンタの計数データを、前記
分周信号の立ち上がり又は立ち下がりのタイミングによ
って保持する保持手段と、前記遅延回路リングを構成す
る一の遅延回路の出力信号、前記分周信号及び前記保持
手段の保持データを入力とし、測定対象のパルス信号の
遷移時に、前記一の遅延回路の出力信号の論理レベルを
最下位ビット、前記分周信号の論理レベルを最下位から
２番目のビット、前記保持手段の保持データを上位ビッ
トとするデータを前記遅延回路リングにおける信号遷移
の周回数を示す周回数データとして出力するデータ生成
手段と、前記信号処理回路から出力される数値データ及
び前記データ生成手段から出力される周回数データを基
にして、前記測定対象のパルス信号のパルス間隔等の時
間を表す時間データを演算して出力する演算回路とを備
えているものとする。

【００４３】請求項１３の発明によると、遅延回路リン
グを構成する一の遅延回路の出力信号が、分周器によっ
て前記出力信号の２倍の周期を持つ分周信号に変換され
る。この分周信号の立ち上がり又は立ち下がりの回数が
カウンタによって計数される。このカウンタの計数デー
タは繰り上がりの後、暫くの間不確定となる。カウンタ
の計数データは遅延手段によって遅延されてから、前記
分周信号の立ち上がり又は立ち下がりのタイミングで保
持回路列に保持される。したがって、保持手段に保持さ
れたデータは確定した計数データとなる。データ生成手
段は、前記一の遅延回路の出力信号の論理レベルを最下
位ビット、前記分周信号の論理レベルを最下位から２番
目のビット、前記保持回路列の保持データを上位ビット
とするデータを前記遅延回路リングにおける信号遷移の
周回数を示す周回数データとして出力する。このため、
演算回路には常に確定した周回数データが入力されるこ
とになり、時間データにおける誤差の発生を防止するこ
とができる。

【００４４】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照しながら説明する。

【００４５】（第１の実施形態） ここでは、ＦＭ信号の周波数を測定するために時間計数
回路を用いる場合を例にとって本実施形態を説明する。

【００４６】図１は、本発明の第１の実施形態に係る時
間計数回路の構成を示すブロック図である。図１におい
て、１１は遅延回路リングとしてのインバータリング、
１２は信号処理回路、１３はカウンタ、１４はフリップ
フロップ（ＦＦ）列、１５は演算回路、１６は信号入力
端子、１７は時間データ出力端子、１８は制御回路、１
９は入力信号変換回路である。また、２０はパルス変換
回路としてのＦＭ分周器であり、信号発生回路２１、カ
ウンタ２２及び同期回路２３によって構成され、制御端
子２４には制御回路１８からの制御信号が入力される。

【００４７】信号入力端子１６には周波数測定対象のＦ
Ｍ信号が入力され、このＦＭ信号は、入力信号変換回路
１９によって、前記ＦＭ信号が基準電圧よりも高いとき
“Ｈ”レベルとなり基準電圧よりも低いとき“Ｌ”レベ
ルとなるＦＭパルス信号に変換される。ＦＭ分周器２０
は、前記ＦＭパルス信号を入力とし、このＦＭパルス信
号が立ち上がるとき及び立ち下がるときそれぞれ立ち上
がるパルス信号（以下、「ＦＭ分周パルス信号」とい
う）を生成し、信号処理回路１２、ＦＦ列１４及び演算
回路１５に出力する。このＦＭ分周パルス信号のパルス
間隔を表す時間データが、時間データ出力端子１７から
出力される。図２は、本実施形態におけるＦＭ信号、Ｆ
Ｍパルス信号、及びＦＭ分周パルス信号の関係を表す図
である。図２において、Ｖ_ref はＦＭ信号をＦＭパルス
信号に変換するときの基準電圧である。

【００４８】インバータリング１１、信号処理回路１
２、カウンタ１３、ＦＦ列１４及び演算回路１５によっ
て測定回路が構成されている。

【００４９】インバータリング１１は、信号遅延時間の
等しい３３（２⁵ ＋１）個のインバータをリング状に接
続することにより構成されている。第１段から第３３段
までのインバータが直列に接続されており、さらに第３
３段インバータの出力端子が第１段インバータの入力端
子に接続されている。奇数個のインバータがリング状に
接続されているので、インバータリング１１は発振し、
信号の遷移が循環することになる。インバータリング１
１を構成する各インバータから信号処理回路１２に信号
が出力されているので、インバータリング１１は、各遅
延回路が１つのインバータによって構成された遅延回路
リングとなる。

【００５０】信号処理回路１２は、３３個の保持回路と
してのフリップフロップ（ＦＦ）及び論理回路を有して
いる。信号処理回路１２を構成する各ＦＦの入力端子は
インバータリング１１を構成する各インバータの出力端
子に接続されている。各ＦＦのクロック端子にはＦＭ分
周器２０から出力されるＦＭ分周パルス信号が入力され
るので、ＦＭ分周パルス信号の立ち上がり時に（又は立
ち下がり時に）、インバータリング１１を構成する各イ
ンバータの出力信号が各ＦＦによって保持される。各Ｆ
Ｆに保持された信号は論理回路に入力され、論理回路は
各ＦＦに保持された信号を基にして演算を行い演算結果
として６ビットの数値データを出力する。

【００５１】カウンタ１３は、インバータリング１１の
第３３段インバータの出力信号の遷移を計数する。この
計数データは信号の遷移がインバータリング１１を周回
する回数に等しくなる。ＦＦ列１４は、カウンタ１３の
計数データを入力とし、クロック端子にはＦＭ分周器２
０から出力されるＦＭ分周パルス信号が入力されるの
で、ＦＭ分周パルス信号の立ち上がり時に（または立ち
下がり時に）カウンタ１３の計数データ（６ビット）を
保持し出力する。

【００５２】演算回路１５は、信号処理回路１２から出
力される６ビットの数値データ及びＦＦ列１４から出力
される６ビットの計数データからＦＭ分周パルス信号の
パルス幅を表す１２ビットの時間データを演算して出力
する。

【００５３】図１に示す時間計数回路の測定回路の部分
の動作について、表１及び表２を用いて説明する。

【００５４】表１は、インバータリング１１の出力信号
の経時変化、及び各時間においてＦＭ分周パルス信号が
立ち上がったとき信号処理回路１２から出力される数値
データを示す表である。表１において、インバータリン
グ１１の出力信号については、“Ｈ”レベルを“１”、
“Ｌ”レベルを“０”で表している。また、時間の刻み
は１つのインバータにおける信号遅延時間であり、ここ
では仮に１ｎｓとする。

【００５５】

【表１】

【００５６】いま（時間０）、奇数段インバータの出力
電圧が全てＬレベルであり、偶数段インバータの出力電
圧が全てＨレベルであるとする。このとき、同じレベル
が連続しているのは第３３段及び第１段のみである。１
ｎｓ経過したとき（時間１）、第１段インバータの出力
電圧は、入力電圧が（すなわち第３３段インバータの出
力電圧が）ＬレベルなのでＬレベルからＨレベルに変化
する。残りの奇数段インバータの出力電圧はＬレベルの
ままであり、偶数段インバータの出力電圧はＨレベルの
ままである。このとき、同じレベルが連続しているのは
第１段及び第２段のみとなる。

【００５７】さらに、１ｎｓ経過すると（時間２）、第
２段インバータの出力電圧は、入力電圧が（すなわち第
１段インバータの出力電圧が）ＨレベルなのでＨレベル
からＬレベルに変化する。残りの偶数段インバータ及び
第１段インバータの出力電圧はＨレベルのままであり、
第１段以外の奇数段インバータの出力電圧はＬレベルの
ままである。このとき、同じレベルが連続しているのは
第２段及び第３段のみとなる。このように、１ｎｓ経過
するたびに信号の遷移が１段ずつ進んでいく。

【００５８】ＦＭ分周パルス信号が立ち上がると、信号
処理回路１２が備えている各ＦＦはインバータリング１
１を構成する各インバータの出力信号を一斉に出力す
る。このときの各ＦＦの保持信号は、表１に示すインバ
ータリング１１の出力信号と同じになる。各ＦＦの保持
信号は論理演算され、信号処理回路１２は表１の右端の
欄に示すような数値データを出力する。例えば、時間０
のときにＦＭ分周パルス信号が立ち上がったとすると、
信号処理回路１２から出力される数値データは“０００
０００”となり、時間１のときにＦＭ分周パルス信号が
立ち上がったとすると、数値データは“０００００１”
となる。このように、インバータリング１１の出力信号
を基にして“００００００”から“１０００００”まで
の３３階調を表す６ビットの数値データ（以下、下位ビ
ットデータという）が信号処理回路１２から出力され
る。

【００５９】また、信号の遷移がインバータリング１１
を一周すると（時間３３）第３３段インバータの出力電
圧がＬレベルからＨレベルに変化するので、カウンタ１
３は計数データに１を加算する。信号の遷移がインバー
タリング１１をさらにもう一周すると（時間６６）第３
３段インバータの出力電圧がＨレベルからＬレベルに変
化するので、カウンタ１３は計数データにさらに１を加
算する。ＦＦ列１４はカウンタ１３から出力される６ビ
ットの計数データを保持し、ＦＭ分周パルス信号が立ち
上がると保持している６ビットの計数データ（以下、上
位ビット・データという）を出力する。

【００６０】信号処理回路１２から出力された下位ビッ
トデータはインバータリング１１における信号遷移の位
置を表し、ＦＦ列１４から出力された上位ビットデータ
は信号遷移の周回数を表している。したがって、この２
つのデータからＦＭ分周パルス信号の立ち上がり時の時
間を表す時間データを求めることができる。

【００６１】しかしながら、下位ビットデータと上位ビ
ットデータとを単純に合わせて１２ビットのデータとす
るわけにはいかない。なぜなら、表１からわかるよう
に、下位ビットデータは“００００００”から“１００
０００”までの値にしかならないため、単に上位ビット
データと合わせたのでは、例えば時間３２と時間３３と
の間でデータが不連続になるからである。時間差の演算
を容易にするためにはデータは連続している必要がある
ので、何らかの補正が必要となる。この補正は演算回路
１５によって行われる。

【００６２】表２は、演算回路１５によってデータ補正
が行われた結果、求められた時間データを示す表であ
る。データの補正方法の詳細については説明は省略する
（特願平７−６９８０５：「時間計数回路及びカウンタ
回路」に開示）。表２から、図１に示す時間計数回路に
よって、２１１２（３３段×２⁶ ）階調の連続した時間
データが求められることがわかる。この時間データを用
いてＦＭ分周パルス信号のパルス間隔の測定を行うこと
ができる。

【００６３】

【表２】

【００６４】また、制御回路１８は、演算回路１５の出
力データを論理演算することによって信号発生回路２１
を制御する制御信号を出力する。

【００６５】入力信号変換回路１９は、信号入力端子１
６から入力される周波数測定対象のＦＭ信号をＦＭパル
ス信号に変換する。

【００６６】さらに、ＦＭ分周器２０において、信号発
生回路２１は、制御回路１８から出力される制御信号に
従ってインバータリング１１を構成する各インバータの
出力信号のうちのいくつかを選択し、選択された信号か
らクロック信号を発生し出力する。カウンタ２２は信号
発生回路２１から出力されるクロック信号のクロック数
を計数する。同期回路２３は、端子Ａから入力されるＦ
Ｍパルス信号が立ち上がるとき及び立ち下がるときに立
ち上がり、立ち上がってからカウンタ２２の計数値が所
定の値に達すると立ち下がるＦＭ分周パルス信号を端子
Ｃから出力する。

【００６７】図３はＦＭ分周器２０の詳細な構成を示す
回路図である。図３において、２１は信号発生回路、２
２はカウンタ、２３は同期回路であり、図１に示した構
成に対応している。

【００６８】信号発生回路２１は、スイッチ列２１ａ及
び論理回路２１ｂによって構成されており、カウンタ２
２に与えるクロック信号Ｂ_x を生成する。スイッチ列２
１ａは、制御端子２４から入力される制御信号に従って
インバータリング１１の出力信号の中から４つの信号Ｂ
₁ 、Ｂ₂ 、Ｂ₃ 及びＢ₄ を選択する。論理回路２１ｂ
は、信号Ｂ₁ 及びＢ₂ の排他的論理和がとると共に信号
Ｂ₃ 及びＢ₄ の排他的論理和をとり、それぞれの排他的
論理和信号の反転信号の論理積を反転することによって
クロック信号Ｂ_x を生成する。

【００６９】カウンタ２２は、信号発生回路２１から出
力されるクロック信号Ｂ_x のクロック数を計数する非同
期型のカウンタであり、第１の保持回路としてのフリッ
プフロップ（ＦＦ）２２ａ、第２の保持回路としてのＦ
Ｆ２２ｂ及びＦＦ２２ｃによって構成されている。各Ｆ
Ｆにおいて、端子ＣＫはクロック入力端子、端子Ｄはデ
ータ入力端子、端子Ｑはデータ出力端子、端子ＱＢはデ
ータ反転出力端子である。また、端子Ｒはリセット端子
であり、端子Ｒに“Ｌ”レベルの信号が入力されると端
子Ｄに入力されるデータの値に関わらず端子Ｑから出力
される信号は“Ｌ”レベルになる。

【００７０】同期回路２３は、遅延回路２３ａ、排他的
論理和反転回路２３ｂ、ＲＳフリップフロップ２３ｃ、
３入力ＮＡＮＤゲート２３ｄ及び２入力ＮＡＮＤゲート
２３ｅによって構成されており、端子Ａから入力される
ＦＭパルス信号をＦＭ分周パルス信号に変換して端子Ｃ
から出力する。遅延回路２３ａ及び排他的論理和反転回
路２３ｂによって第１の論理回路が構成されており、Ｒ
Ｓフリップフロップ２３ｃ及び３入力ＮＡＮＤゲート２
３ｄによって第２の論理回路が構成されており、２入力
ＮＡＮＤゲート２３ｅによって第３の論理回路が構成さ
れている。

【００７１】図３に示すＦＭ分周器２０の動作について
説明する。図４は図３に示すＦＭ分周器２０の動作を示
すタイミングチャートである。図４において、Ａは同期
回路２３の端子Ａに入力されるＦＭパルス信号、Ｄ₁ は
同期回路２３を構成する排他的論理和反転回路２３ｂの
出力信号、Ｂ₁ 、Ｂ₂ 、Ｂ₃ 及びＢ₄ は信号発生回路２
１を構成するスイッチ列２１ａの出力信号、Ｂ_x は信号
発生回路２１からカウンタ２２に出力されるクロック信
号、Ｄ₂ は同期回路２３を構成する３入力ＮＡＮＤゲー
ト２３ｄの出力信号、Ｃは同期回路２３の端子Ｃから出
力されるＦＭ分周パルス信号である。また、クロック信
号Ｂ_x において、各クロックの中にカウンタ２２の計数
値を記している。

【００７２】ここでは、インバータリング１１を構成す
る各インバータの出力信号の中から、スイッチ列２１ａ
によって、信号Ｂ₁ として第１段インバータの出力信号
が選択され、信号Ｂ₂ として第９段インバータの出力信
号が選択され、信号Ｂ₃ として第１７段インバータの出
力信号が選択され、信号Ｂ₄ として第２５段インバータ
の出力信号が選択されているものとする。インバータリ
ング１１の各インバータにおける信号遅延時間が１nsで
あるとすると、信号Ｂ₁ と信号Ｂ₂ との時間差は８nsと
なる。同様に、信号Ｂ₂ と信号Ｂ₃ との時間差、信号Ｂ
₃ と信号Ｂ₄ との時間差も８nsとなる。このため、信号
Ｂ₁ 〜Ｂ₄ を論理回路２１ｂによって論理演算すること
により、周期１６（＝８×２）nsのクロック信号Ｂ_x が
生成される。ただし、厳密に言うとクロック信号Ｂ_x の
周期は一定ではない。なぜなら、信号Ｂ₄ の立ち下がり
と信号Ｂ₁ の立ち上がりとの時間差は９nsであるので、
クロック信号Ｂ_x においてクロックの間隔が９nsとなる
ことがあるからである。しかし、このことはＦＭ分周パ
ルス信号の立ち下がりタイミングを遅らせるだけであっ
て、立ち上がりエッジ間の時間測定には何ら影響を及ぼ
さない。

【００７３】ＦＭパルス信号は、遅延回路２３ａによっ
て所定の時間遅延された信号と排他的論理和がとられた
後反転され、ＦＭパルス信号の立ち上がり及び立ち下が
りから遅延回路２３ａにおける遅延時間の間だけ“Ｌ”
レベルになる信号Ｄ₁ になる。

【００７４】信号Ｄ₁ が“Ｌ”レベルになると、ＲＳフ
リップフロップ２３ｃの出力信号（すなわち、端子Ｃか
ら出力されるＦＭ分周パルス信号）は“Ｈ”レベルに変
化する。したがって、ＦＭ分周パルス信号は、ＦＭパル
ス信号の立ち上がり又は立ち下がりのタイミングに同期
して立ち上がることになる。

【００７５】また、クロック信号Ｂ_x の立ち上がりエッ
ジが４つカウンタ２２に入ると、カウンタ２２は１０進
数の「４」に対応する２進数データ“１００”を出力す
ることになる。このとき、最下位ビットに対応する左端
のフリップフロップ２２ａの反転出力端子ＱＢの信号、
第２ビットに対応する中央のフリップフロップ２２ｂの
反転出力端子ＱＢの信号、及び最上位ビットに対応する
右端のフリップ・フロップ２２ｃの出力端子Ｑの信号は
全て“Ｈ”レベルになるので、同期回路２３を構成する
ＮＡＮＤゲート２３ｄの出力信号Ｄ₂ は“Ｌ”レベルに
変化する。

【００７６】また、信号Ｄ₁ 及びＤ₂ のいずれか一方が
“Ｌ”レベルになると、ＮＡＮＤゲート２３ｅの出力が
“Ｈ”レベルになりカウンタ２２の計数値がリセットさ
れる。

【００７７】信号Ｄ₂ が“Ｌ”レベルになると、ＲＳフ
リップフロップ２３ｃの出力信号（すなわち端子Ｃから
出力されるＦＭ分周パルス信号）は“Ｌ”レベルに変化
する。したがって、ＦＭ分周パルス信号は、カウンタ２
２がリセットされた後クロック信号Ｂ_x の立ち上がりを
４つ計数したとき、立ち下がることになる。

【００７８】したがって、ＦＭパルス信号の立ち上がり
及び立ち下がりに応じて常に立ち上がるＦＭ分周パルス
信号が得られ、このＦＭ分周パルス信号の立ち上がりか
ら立ち上がりまでのパルス間隔を測定することによっ
て、ＦＭパルス信号の立ち上がりから立ち下がりまでの
時間及び立ち下がりから立ち上がりまでの時間を測定す
ることができる。

【００７９】ＦＭ分周パルス信号が“Ｈ”レベルである
時間は、カウンタ２２がリセットされてから“１００”
（１０進数で４）を計数するまでの時間にほぼ相当す
る。クロック信号Ｂ_x の周期は１６nsなので、約６４
（＝１６×４）nsの間ＦＭ分周パルス信号は“Ｈ”レベ
ルになる。

【００８０】なお、ＦＭ分周パルス信号が“Ｈ”レベル
である時間は、カウンタ２２の設定を変えることによっ
て１６ns単位で任意に変更可能である。例えば、最下位
ビットに対応するフリップフロップ２２ａの出力端子Ｑ
の信号を反転出力端子ＱＢの代わりにＮＡＮＤゲート２
３ｄに入力させれば、カウンタ２２の計数値の設定は
“１０１”となるので、ＦＭ分周パルス信号が“Ｈ”レ
ベルである時間は１６ns長くなる。

【００８１】また、クロック信号Ｂ_x の周期を変えるこ
とによって、ＦＭ分周パルス信号が“Ｈ”レベルである
時間を変更することも可能である。例えば、信号発生回
路２１のスイッチ列２１ａによって、遅延回路リング１
１の第１段、第５段、第９段、第１３段、第１７段、第
２１段、第２５段及び第２９段のインバータの出力信号
を各々選択し、これらの信号を基にして周期８nsのクロ
ック信号Ｂ_x をカウンタ２２に出力することも可能であ
る。このとき、カウンタ２２の設定によってＦＭ分周パ
ルス信号が“Ｈ”レベルである時間を８ns単位で変更す
ることができる。インバータリング１１を構成する各イ
ンバータの遅延時間が１nsであるとすると、最小２ns単
位で変更することができる。

【００８２】制御回路１８は、演算回路１５から出力さ
れる時間データを基にして信号発生回路２１に制御信号
を出力することによってＦＭ分周パルス信号が“Ｈ”レ
ベルである時間を制御することができるので、変調周波
数の帯域が広いＦＭパルス信号に対しても対応すること
が可能となる。

【００８３】ただし、ＦＭパルス信号の立ち上がり又は
立ち下がりと信号Ｄ₂ の立ち下がりとのタイミングによ
っては、ＦＭ分周パルス信号が“Ｈ”レベルである時間
が十分長くならない可能性がある。例えば、ＦＭパルス
信号の立ち上がり又は立ち下がりによって信号Ｄ₁ が
“Ｌ”レベルになった直後に信号Ｄ₂ が“Ｌ”レベルに
なったとする。このとき、信号Ｄ₁ が“Ｈ”レベルにな
ってもなお信号Ｄ₂ が“Ｌレベルであると、ＲＳフリッ
プフロップ回路２３ｃから出力されるＦＭ分周パルス信
号は“Ｌ”レベルになってしまい、“Ｈ”レベルである
期間が十分長くならない。

【００８４】この現象を防ぐために、同期回路２３は、
ＦＭパルス信号の立ち上がり又は立ち下がりと信号Ｄ₂
の立ち下がりとが重なりあっても、信号Ｄ₁ の“Ｌ”レ
ベル期間内に信号Ｄ₂ の“Ｌ”レベル期間が終了するよ
うに設計されている。信号Ｄ₁ の“Ｌ”レベル期間は遅
延回路２３ａにおける遅延時間によって決定される一
方、信号Ｄ₂ の“Ｌ”レベル期間はカウンタ２２のリセ
ットに要する時間によって決定される。したがって、遅
延回路２３ａにおける遅延時間をカウンタ２２のリセッ
トに要する時間よりも十分長くしている。

【００８５】なお、カウンタ２２を、例えばＦＦをブロ
ック化することによって、クロック信号Ｂ_x の計数設定
値が可変になるよう構成することも可能である。この場
合、カウンタ２２を、計数値が外部から人為的に設定可
能であるように構成してもよいし、制御回路１８からの
制御信号に従って計数値が設定されるように構成しても
よい。

【００８６】実際の装置に適用した場合のクロック信号
Ｂ_x の周期及びカウンタ２２の計数値の設定について、
説明する。

【００８７】本発明の適用の対象としてはＬＤ（レーザ
ーディスク）、ＤＶＤ（ディジタルビデオディスク）、
セットトップボックス等が挙げられる。ＦＭ信号の周波
数はＬＤでは３．５〜１５ＭＨｚであり、ＤＶＤでは２
２〜３３ＭＨｚである。したがって、ＦＭパルス信号の
エッジ間の時間は周波数に従って常に変動し、最短で、
ＬＤでは３３．３ｎｓ程度、ＤＶＤでは１５．１５ｎｓ
程度になる。

【００８８】ＦＭ分周パルス信号は、“Ｈ”レベルであ
る時間がＦＭパルス信号のエッジ間の時間よりも短くな
くてはならない。一方、時間計数回路の測定回路の部分
が正常に動作するためには、ＦＭ分周パルス信号が
“Ｈ”レベルである時間は、３〜５ｎｓ程度以上である
必要がある。したがって、ＦＭ分周パルス信号が“Ｈ”
レベルである時間を、例えば１０ｎｓ程度に設定する必
要がある。

【００８９】ここで、インバータリング１１を構成する
インバータの１段当たりの遅延時間を０．３５ｎｓとす
ると、クロック信号Ｂ_x の周期は、信号発生回路２１に
よって、０．７（＝０．３５×２）〜２３．１（＝０．
３５×３３×２）ｎｓまで変更可能である。また、カウ
ンタ２２は計数値として『８』まで設定可能であるとす
ると、ＦＭ分周パルス信号が“Ｈ”である時間は最大１
８４．８（＝２３．１×８）ｎｓまで設定可能になる。
したがって、ＬＤやＤＶＤに本発明を適用する場合、Ｆ
Ｍ分周パルス信号が“Ｈ”レベルである時間を適切な値
に設定することができる。

【００９０】また、本実施形態では、測定回路がパルス
信号の立ち上がりエッジ間の時間を測定する機能を有し
ているものとし、ＦＭ分周パルス信号がＦＭパルス信号
の立ち上がり及び立ち下がりに応じて常に立ち上がる信
号であるとしたが、本発明はこの構成に限るものではな
く、測定回路がパルス信号の立ち下がりエッジ間の時間
を測定する機能を有しており、ＦＭ分周パルス信号をＦ
Ｍパルス信号の立ち上がり及び立ち下がりに応じて常に
立ち下がる信号としてもよい。

【００９１】図５は、本実施形態によってＦＭ信号の復
調を行った場合の効果を説明するための図である。図５
に示すように、ＦＭ信号をパルス信号に変換し、このパ
ルス信号のパルス間隔を従来の時間計数回路を用いて測
定し（Ｔ₁ 及びＴ₂ ）、その逆数をとることによってＦ
Ｍ信号の周波数（ｆ₁ 及びｆ₂ ）を求めていたのでは、
周期単位にしか周波数を求めることができなかった。と
ころが実際には、ＦＭ信号の周波数は１周期内でも変化
しているので、例えば半周期単位でみた場合、時間差ｔ
_s の測定誤差が生じていることになる。これに対して本
実施形態では、ＦＭ信号が基準電圧（Ｖ_ref ）軸と交わ
るたびに立ち上がるＦＭ分周パルス信号をＦＭ分周器２
０によって生成し、このＦＭ分周パルス信号のパルス間
隔を測定し（Ｔ11、Ｔ12、Ｔ21及びＴ22）、その逆数を
とることによってＦＭ信号の周波数（ｆ11、ｆ12、ｆ21
及びｆ22）を求めているので、半周期単位に周波数を求
めることができ復調精度が向上する。

【００９２】（第２の実施形態） 第１の実施形態は、測定対象のパルス信号（ＦＭパルス
信号）を、この測定対象のパルス信号の立ち上がりエッ
ジ及び立ち下がりエッジに応じてそれぞれ立ち上がりエ
ッジ及び立ち下がりエッジのうちのいずれか一方を有す
るパルス信号（ＦＭ分周信号）に変換し、変換したパル
ス信号の前記一方のエッジ間の時間を測定することによ
って、測定対象のパルス信号の立ち上がりエッジから立
ち下がりエッジまで及び立ち下がりエッジから立ち上が
りエッジまでの時間を測定するものであった。

【００９３】これに対して本実施形態は、測定対象のパ
ルス信号の立ち上りエッジのタイミング及び立ち下がり
エッジのタイミングの両方でそれぞれ遅延回路リングの
信号を保持することによって、測定対象のパルス信号の
立ち上がりエッジから立ち下がりエッジまで及び立ち下
がりエッジから立上がりエッジまでの時間を測定するも
のである。

【００９４】本実施形態においても、ＦＭ信号の周波数
を測定するために時間計数回路を用いる場合を例にとっ
て説明する。

【００９５】図６は本発明の第２の実施形態に係る時間
計数回路の構成を示すブロック図である。図６におい
て、図１に示す第１の実施形態に係る時間計数回路と共
通の構成要素には図１と共通の符号を付しており、ここ
ではその詳細な説明を省略する。

【００９６】７２ａは入力信号の立ち上がりエッジのタ
イミングで遅延回路リングとしてのインバータリング１
１の発振出力信号を保持する第１の保持手段としてのア
ップラッチ回路、７２ｂは入力信号の立ち下がりエッジ
のタイミングでインバータリング１１の発振出力信号を
保持する第２の保持手段としてのダウンラッチ回路、７
３はアップラッチ回路７２ａ及びダウンラッチ回路７２
ｂの保持信号を数値データに変換して出力する論理回路
である。アップラッチ回路７２ａ、ダウンラッチ回路７
２ｂ、及び論理回路７３によって信号処理回路７１が構
成されている。また、７４は時間データを演算する演算
回路である。アップラッチ回路７２ａは、インバータリ
ング１１を構成するインバータの出力端子に入力端子が
接続されかつクロック信号の立ち上がりエッジのタイミ
ングで入力信号を保持する複数のフリップフロップによ
って構成される。同様にダウンラッチ回路７２ｂは、イ
ンバータリング１１を構成するインバータの出力端子に
入力端子が接続されかつクロック信号の立ち下がりエッ
ジのタイミングで入力信号を保持する複数のフリップフ
ロップによって構成される。

【００９７】図６に示すように、本実施形態に係る時間
計数回路は、第１の実施形態に係る時間計数回路が備え
ているようなパルス変換回路は備えていない。信号入力
端子１６に入力されたＦＭ信号は入力信号変換回路１９
によってＦＭパルス信号に変換され、このＦＭパルス信
号はアップラッチ回路７２ａ、ダウンラッチ回路７２
ｂ、論理回路７３、ＦＦ列１４、及び演算回路７４に入
力される。アップラッチ回路７２ａ及びダウンラッチ回
路７２ｂを構成する各フリップフロップには、ＦＭパル
ス信号がクロック信号として入力される。

【００９８】図７は図６に示す本実施形態に係る時間計
数回路の動作を示すタイミングチャートである。図７を
用いて本実施形態に係る時間計数回路の動作について説
明する。

【００９９】インバータリング１１はリング状に接続さ
れた奇数個（図６では３３個）のインバータによって構
成されているので発振し、信号の遷移が循環する。アッ
プラッチ回路７２ａはＦＭパルス信号の立ち上がりエッ
ジのタイミングでインバータリング１１の各段のインバ
ータの出力信号を保持し、３３ビットのデータとして論
理回路７３に出力する（Ａ1 ，Ｃ1 ，Ｅ1 ）。ダウンラ
ッチ回路７２ｂはＦＭパルス信号の立ち下がりエッジの
タイミングでインバータリング１１の各段のインバータ
の出力信号を保持し、３３ビットのデータとして論理回
路７３に出力する（Ｂ1 ，Ｄ1 ）。すなわち、アップラ
ッチ回路７２ａ及びダウンラッチ回路７２ｂは、ＦＭパ
ルス信号の立ち上がりエッジ及び立ち下がりエッジに同
期して交互にデータを出力する。

【０１００】論理回路７３はＦＭパルス信号の立ち上が
りエッジ及び立ち下がりエッジの両方に同期して動作
し、アップラッチ回路７２ａ及びダウンラッチ回路７２
ｂから出力された３３ビットのデータを６ビットにエン
コードし、アップラッチ回路７２ａ及びダウンラッチ回
路７２ｂからデータが出力された順に演算回路７４に出
力する（Ａ2 ，Ｂ2 ，Ｃ2 ，Ｄ2 ，Ｅ2 ）。

【０１０１】演算回路７４もまたＦＭパルス信号の立ち
上がりエッジ及び立ち下がりエッジの両方に同期して動
作し、ＦＭパルス信号の立ち上がりエッジ及び立ち下が
りエッジのタイミングを表すデータを、ＦＦ列１４の出
力データを上位ビットとし論理回路７３の出力データを
下位ビットとして求め（Ａ3 ，Ｂ3 ，Ｃ3 ，Ｄ3 ）、求
めたデータの差をとることによって、立ち上がりエッジ
から立ち下がりエッジまで及び立ち下がりエッジから立
ち上がりエッジまでの時間を表す時間データ（Ｂ3 −Ａ
3 ，Ｃ3 −Ｂ3 ，Ｃ3 −Ｄ3 ）を演算して出力する。

【０１０２】（第３の実施形態） 本発明の第３の実施形態は、遅延回路リングの信号遷移
の周回数を計数するカウンタの計数データが不確定とな
る時間があることに起因する時間データの誤差の発生を
防ぐものである。

【０１０３】図８は、本発明の第３の実施形態に係る時
間計数回路の構成を示すブロック図である。図８におい
て、３１はクロック発生回路、３２はカウンタ、３３は
第１のＦＦ列、３４は緩衝回路、３５は保持手段として
の第２のＦＦ列、３６は第３のＦＦ列、３７は選択回路
である。第１のＦＦ列３３、第３のＦＦ列３６及び選択
回路３７によってデータ選択手段３０が構成されてい
る。その他の回路は、図１において同一の符号が付され
ている回路と同一の構成を持つ。カウンタ３２によって
第１の計数部が構成されており、カウンタ３２、緩衝回
路３４及び第２のＦＦ列３５によって第２の計数部が構
成されている。

【０１０４】クロック発生回路３１は、インバータリン
グ１１から出力される信号を組み合わせてタイミングの
異なる第１のクロック信号ＣＫ₁ 及び第２のクロック信
号ＣＫ₂ を発生し、カウンタ３２及び第２のＦＦ列３５
にそれぞれ出力する。

【０１０５】カウンタ３２は、クロック発生回路３１か
ら出力される第１のクロック信号ＣＫ₁ を計数する。

【０１０６】第１のＦＦ列３３は、入力信号変換回路１
９から出力されるＦＭパルス信号の立ち上がりエッジの
タイミングによってカウンタ３２の計数データを保持
し、選択回路３７に出力する。

【０１０７】緩衝回路３４は、カウンタ３２の誤動作を
防ぐために設けられており、第２のＦＦ列３５が行う入
力データの保持動作に伴うノイズがカウンタ３２の出力
端子に影響を与えないようにしている。

【０１０８】第２のＦＦ列３５は、クロック発生回路３
１から出力される第２のクロック信号ＣＫ₂ の立ち上が
りエッジのタイミングによってカウンタ３２の計数デー
タを保持し、第３のＦＦ列３６に出力する。

【０１０９】第３のＦＦ列３６は、第２のＦＦ列３５に
保持されたデータを、入力信号変換回路１９から出力さ
れるＦＭパルス信号の立ち上がりエッジのタイミングに
よって保持し、選択回路３７に出力する。

【０１１０】選択回路３７は、第１のＦＦ列３３の出力
データ及び第３のＦＦ列３６の出力データのうちのいず
れか一方を、信号処理回路１２からの指示信号に従って
選択する。

【０１１１】図９は、カウンタ３２として用いられる同
期型６ビット・バイナリ・カウンタの構成を示す回路図
である。図９に示すカウンタは論理部及びＦＦ部で構成
されており、入力端子ＣＬＫに入力される信号が変化す
る回数を計数し、計数結果を表す６ビットの計数データ
を出力端子Ｏ１〜Ｏ６から出力する。

【０１１２】ＦＦ部を構成する各ＦＦは、クロック端子
Ｃに入力される信号のエッジによって入力端子Ｄの信号
を出力端子Ｑに出力する。出力端子Ｑの信号は、カウン
タの出力端子に出力されると共に論理部を構成する論理
ゲートの入力端子を駆動する。例えば、第１のＦＦの出
力端子Ｑの信号は、カウンタの出力端子Ｏ１に出力され
ると共に６個の論理ゲートの入力端子を駆動することに
なる。論理ゲートの入力端子には容量が存在するので複
数の論理ゲートを駆動するためにはある時間が必要にな
る。

【０１１３】例えば、カウンタの計数データが“０１１
１１１”から“１０００００”に繰り上がる場合につい
て考える。入力端子ＣＬＫに入力される信号が変化する
と、第６のＦＦの出力信号は駆動する際の負荷が最も小
さいので最も速く変化する。したがって、計数データは
まず“１１１１１１”となる。つぎに、第５のＦＦの出
力信号が変化するので計数データ“１０１１１１”とな
る。この後、計数データは順次“１００１１１”、“１
０００１１”、“１００００１”、“１０００００”と
変化していく。このように、計数データが“１”繰り上
がる過程において、カウンタの出力データは様々な値を
とることになる。このように、入力端子ＣＬＫに入力さ
れる信号が変化してからカウンタの計数データが確定す
るまでにはある時間が必要となる。

【０１１４】図８に示す時間計数回路の動作について図
１０を用いて説明する。

【０１１５】クロック発生回路３１は、インバータリン
グ１１を構成する第１７段インバータの出力信号ＩＶ₁
及び第３３段インバータの出力信号ＩＶ₂ を組み合わせ
て、立ち上がりタイミングの異なる第１のクロック信号
ＣＫ₁ 及び第２のクロック信号ＣＫ₂ を出力する。第１
のクロック信号ＣＫ₁ の立ち上がりエッジは、第３３段
インバータの出力信号ＩＶ₂ の立ち上がり及び立ち下が
りの両方のタイミングで発生する。また、第２のクロッ
ク信号ＣＫ₂ の立ち上がりエッジは、第１７段インバー
タの出力信号ＩＶ₁ の立ち上がり及び立ち下がりの両方
のタイミングで発生する。

【０１１６】第１のクロック信号ＣＫ₁ はカウンタ３２
に入力され、その立ち上がりエッジがカウンタ３２の計
数値を繰り上げる。カウンタ３２は計数値を繰り上げる
のにある時間を要し、その間はカウンタ３２の出力値は
不確定となる。図１０では、カウンタ３２の計数値が不
確定となる時間を斜線で示している。また、第２のクロ
ック信号ＣＫ₂ は第２のＦＦ列３５に入力され、その立
ち上がりエッジが第２のＦＦ列３５の入力データ保持動
作のタイミングを決定する。すなわち、第２のクロック
信号ＣＫ₂ の立ち上がりエッジによって、第２のＦＦ列
３５はカウンタ３２の計数データを保持して出力する。

【０１１７】カウンタ３２の計数データが不確定となる
時間が１７ns未満であるとすると、第２のＦＦ列３５は
カウンタ３２の確定した計数データを保持することがで
きる。なぜなら、第２のＦＦ列３５は、第１７段インバ
ータの出力信号が変化するタイミングでカウンタ３２の
計数データを保持するため、カウンタ３２が計数値の繰
り上げを開始してから（第３３段インバータの出力信号
が変化してから）必ず１７ns経過していることになるか
らである。このため、第２のＦＦ列３５は、カウンタ３
２の計数データが不確定となる時間を補うようなタイミ
ングでカウンタ３２の計数データを保持する。

【０１１８】ＦＭパルス信号が立ち上がると、カウンタ
３２の計数データは第１のＦＦ列３３によって保持され
選択回路３７に出力されると共に、第２のＦＦ列３５に
保持されているデータは第３のＦＦ列３６によって保持
され選択回路３７に出力される。

【０１１９】選択回路３７は、第１のＦＦ列３３の出力
データＳ₁ 又は第３のＦＦ列３６の出力データＳ₂ のい
ずれかを選択して出力する。データの選択は、信号処理
回路１２からの指示信号に従って行われる。

【０１２０】信号処理回路１２は、ＦＭパルス信号が立
ち上がるとインバータリング１１の出力信号を保持す
る。保持された信号から、インバータリング１１におけ
る信号遷移の位置がわかる。信号遷移の位置がカウンタ
３２の計数データが確定している時間を示しているとき
は、第１のＦＦ列３３の出力データＳ₁ を選択するよう
指示する。一方、信号遷移の位置がカウンタ３２の計数
データが不確定である時間を示しているときは、第３の
ＦＦ列３６の出力データＳ₂ を選択するよう指示する。
ここで、第２のＦＦ列３５はカウンタ３２の計数データ
が不確定となる時間を補ってはいるが、保持しているデ
ータは１つ前の計数データである。このため、選択回路
３７は、第３のＦＦ列３６の出力データＳ₂ を選択する
ときには“１”を加算することによって正しい計数デー
タに補正している。この補正により、選択回路３７の出
力データは常に正しい信号遷移の周回数を示すことにな
る。

【０１２１】選択回路３７の出力データすなわち上位ビ
ットデータは演算回路１５に出力され、信号処理回路１
２から出力される６ビットの数値データすなわち下位ビ
ットデータと組み合わされて、１２ビットの時間データ
が得られる。

【０１２２】以上説明したように、本実施形態に係る時
間計数回路によると、信号遷移の周回数を計数するカウ
ンタの計数データが不確定のときに測定対象のパルス信
号が立ち上がっても、常に正しい上位ビットデータを得
ることができる。

【０１２３】また、カウンタの数は１つで良いのでノイ
ズに対する耐性は従来と変わらない。例えば、信号遷移
の周回数を計数するカウンタにノイズが混入して計数デ
ータが誤った値に変化した場合を考えると、パルス間隔
を示す時間データは計数値の差分によって求められるた
め、カウンタが１つの場合はノイズ混入の前後の時間デ
ータに誤差が生じるが、それ以降の時間データには影響
を及ぼすことはなく誤差は生じない。

【０１２４】図１１は、本実施形態に係る他の時間計数
回路の構成を示すブロック図である。図１１において、
４１はクロック発生回路、４２はカウンタ、４３は緩衝
回路、４４は第１の保持手段としての第１のＦＦ列、４
５は第２の保持手段としての第２のＦＦ列、４６は第３
のＦＦ列、４７は第４のＦＦ列、４８は選択回路であ
る。第３のＦＦ列４６、第４のＦＦ列４７及び選択回路
４８によってデータ選択手段４０が構成されている。そ
の他の回路は、図１において同一の符号が付された回路
と同一の構成を持つ。カウンタ４２、緩衝回路４３及び
第１のＦＦ列４４によって第１の計数部が構成され、カ
ウンタ４２、緩衝回路４３、第１のＦＦ列４４及び第２
のＦＦ列４５によって第２の計数部が構成されている。

【０１２５】図１１に示す時間計数回路の動作につい
て、図１２を用いて簡単に説明する。クロック発生回路
４１は、インバータリング１１を構成する第１７段イン
バータの出力信号ＩＶ₁ 及び第３３段インバータの出力
信号ＩＶ₂ を組み合わせて、立ち上がりタイミングの異
なる第１のクロック信号ＣＫ₁ 及び第２のクロック信号
ＣＫ₂ を出力する。カウンタ４２は第１のクロック信号
ＣＫ₁ が立ち上がると計数データを“１”繰り上げる。
このときカウンタ４２の計数データが不確定となる時間
があるが、これを補うように第１のＦＦ列４４が第２の
クロック信号ＣＫ₂ の立ち上がりのタイミングでカウン
タ４２の計数データを保持している。

【０１２６】第２のＦＦ列４５は、第１のクロック信号
ＣＫ₁ が立ち上がると第１のＦＦ列４４の出力データを
保持する。ＦＭパルス信号が立ち上がると、第１のＦＦ
列４４の保持データが第３のＦＦ列４６によって保持さ
れ選択回路４８に出力されると共に、第２のＦＦ列４５
の保持データが第４のＦＦ列４７によって保持され選択
回路４８に出力される。選択回路４８は、第３のＦＦ列
４６の出力データＳ₁又は第４のＦＦ列４７の出力デー
タＳ₂ のいずれかを信号処理回路１２からの指示信号に
従って選択し、補正した上で出力する。

【０１２７】図８に示す時間計数回路では、カウンタ３
２の計数データを２つのＦＦ列によって保持し出力して
いた。これに対し、図１１に示す時間計数回路では、カ
ウンタ４２の計数データを保持して出力するのは第１の
ＦＦ列４４のみである。このため、ノイズによるカウン
タ４２の誤動作を回避することができる。

【０１２８】実際、インバータリングを信号遷移が周回
する時間が短くなると、カウンタの計数データが不確定
となる時間が相対的に長くなる。例えば、画像信号を記
録したＦＭ信号を復調するためにはインバータ１段あた
りの遅延時間は０．３ns程度にする必要があり、カウン
タ３２の計数周期は約１０nsとなる。これに対して、計
数データが不確定となる時間は６ビットのカウンタの場
合７ns程度なので、計数データが安定している時間は約
３nsとなる。このような非常に短い時間内に２つのＦＦ
列が共に保持動作を行うと、一方のＦＦ列から発生した
ノイズが他方のＦＦ列又はカウンタに影響を及ぼし、Ｆ
Ｆ列が誤ったデータを保持したりカウンタの計数データ
がノイズによって変化してしまう可能性がある。図１１
に示す時間計数回路では、このような問題は生じない。

【０１２９】図１３は本実施形態に係る他の時間計数回
路の構成を示すブロック図である。図１３において、５
１は緩衝回路、５２は分周器、５３はカウンタ、５４は
遅延手段としての遅延線、５５は保持手段としての第１
のＦＦ列、５６は第１のＦＦ、５７は第２のＦＦ、５８
は第２のＦＦ列、５９はビットデータ整理部である。第
１のＦＦ５６、第２のＦＦ５７、第２のＦＦ列５８及び
ビットデータ整理部５９によってデータ生成手段５０が
構成されている。その他の回路は、図１において同一の
符号が付されている回路と同一の構成を持つ。

【０１３０】図１３に示す時間計数回路の動作につい
て、図１４を用いて説明する。

【０１３１】図１４に示すように、インバータリング１
１を構成する第３３段インバータの出力信号ＩＶはある
一定の周期を持つパルス信号となる。緩衝回路５１はこ
のパルス信号ＩＶを第１のＦＦ５６及び分周器５２に出
力する。分周器５２はパルス信号ＩＶの周期を２倍に
し、カウンタ５３は分周器５２から出力される信号の立
ち下がりエッジで計数データを“１”繰り上げる。ただ
し、前述したように、カウンタ５３の計数データは繰り
上げられた直後しばらくの間不確定となる。図１４で
は、カウンタ５３の計数データが不確定である時間を斜
線で示している。

【０１３２】さらに、カウンタ５３の計数データは遅延
線５４によって所定の時間遅延された後、第１のＦＦ列
５５に出力される。図１４から分かるように、遅延線５
４の出力データが不確定である間に分周器５２の出力信
号が立ち下がることはなく、第１のＦＦ列５５は、分周
器５２の出力信号の立ち下がりのタイミングで遅延線５
４の出力データを保持し出力するので、そのデータは常
に確定していることになる。ただし、所定の時間遅延さ
れた計数データを保持しているので、カウンタ５３の計
数データよりも“１”小さい値を出力することになる。
このことは、パルス間隔を測定する上で特に問題とはな
らない。パルス間隔を測定する上で必要になるのは計数
データの差であり、ある特定の時刻を示す絶対的な計数
データを必要とするわけではないからである。もちろ
ん、ビットデータ整理部５９にカウンタ５３の計数デー
タを補正する機能を追加しても構わない。

【０１３３】入力信号変換回路１９から出力されるＦＭ
パルス信号が立ち上がると、第１のＦＦ５６は緩衝回路
５１から出力されるパルス信号ＩＶを保持し、ビットデ
ータ整理部５９に出力する。同時に、第２のＦＦ５７は
分周器５２から出力される信号を保持し、第２のＦＦ列
５８は第１のＦＦ列５５から出力されるデータを保持
し、ビットデータ整理部５９にそれぞれ出力する。ビッ
トデータ整理部５９は、緩衝回路５１の出力信号を最下
位ビット、分周器５２の出力信号を第２ビット、第１の
ＦＦ列５５の出力データを残りの上位ビットとして出力
データを生成し、演算回路１５に出力する。

【０１３４】例えば、緩衝回路５１の出力信号が“Ｌ”
レベル、分周器５２の出力信号が“Ｌ”レベル、第１の
ＦＦ列５５の出力データが“００００”であるとき、ビ
ットデータ整理部５９の出力データは“００００００”
となる。また、緩衝回路５１の出力信号が“Ｈ”レベル
になり、分周器５２の出力信号が“Ｌ”レベル、第１の
ＦＦ列５５の出力データが“００００”のままのとき、
ビットデータ整理部５９の出力データは“０００００
１”となる。このようにして６ビットのデータが生成さ
れ、演算回路１５に上位ビットデータとして出力され
る。

【０１３５】なお、第１〜３の実施形態において、遅延
回路リングとして各遅延回路が１つのインバータによっ
て構成されたインバータリングを用いた時間計数回路を
例にとって説明したが、本発明はこのような構成に限る
ものではなく、どのような構成の遅延回路リングを用い
た時間計数回路にも適用可能である。

【０１３６】また、遅延回路リングの発振周波数をＰＬ
Ｌ回路によって安定させても良い。例えば、位相比較器
及びループフィルタを備え、遅延回路リングを構成する
一の遅延回路の出力信号と周波数の正確な基準クロック
信号とを位相比較器によって比較し、位相比較器の出力
信号をループフィルタによって直流電流とした後、遅延
回路リングを構成する各遅延回路に供給する。このよう
な構成により、一の遅延回路の出力信号及び基準クロッ
ク信号の周波数が等しくなるまで、各遅延回路における
遅延時間が調整されるので、遅延回路リングの発振周波
数が安定する。

【０１３７】

【発明の効果】以上のように本発明に係る時間計数回路
によると、パルス信号の立ち上がりエッジから立ち下が
りエッジまでの時間及び立ち下がりエッジから立ち上が
りエッジまでの時間を精度良く測定することができる。
また、ＦＭ信号を精度良く復調することができる。

【０１３８】また、本発明に係る時間計数回路による
と、カウンタに由来する時間データの誤差の発生を防止
することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る時間計数回路の
構成を示すブロック図である。

【図２】ＦＭ信号、ＦＭパルス信号、及びＦＭ分周パル
ス信号の関係を表すグラフである。

【図３】図１に示す時間計数回路におけるＦＭ分周器
（パルス変換回路）の構成を示す図である。

【図４】図３に示すＦＭ分周器（パルス変換回路）の動
作を示すタイミングチャートである。

【図５】第１の実施形態に係る時間計数回路をＦＭ復調
に用いた場合の効果を説明するための図である。

【図６】本発明の第２の実施形態に係る時間計数回路の
構成を示すブロック図である。

【図７】図６に示す時間計数回路の動作を示すタイミン
グチャートである。

【図８】本発明の第３の実施形態に係る時間計数回路の
構成図である。

【図９】６ビットの同期カウンタの構成図である。

【図１０】図８に示す時間計数回路の動作を説明するた
めの図である。

【図１１】本発明の第３の実施形態に係る時間計数回路
の構成図である。

【図１２】図１１に示す時間計数回路の動作を説明する
ための図である。

【図１３】本発明の第３の実施形態に係る時間計数回路
の構成図である。

【図１４】図１３に示す時間計数回路の動作を説明する
ための図である。

【図１５】従来の時間計数回路の構成を示すブロック図
である。

【符号の説明】

１１ インバータリング（遅延回路リング） １２ 信号処理回路 １５ 演算回路 １８ 制御回路 １９ 入力信号変換回路 ２０ ＦＭ分周器（パルス変換回路） ２１ 信号発生回路 ２１ａ スイッチ列 ２１ｂ 論理回路 ２２ カウンタ ２３ 同期回路 ３０ データ選択手段 ３２ カウンタ ３５ 第２のＦＦ列（保持手段） ４０ データ選択手段 ４２ カウンタ ４４ 第１のＦＦ列（第１の保持手段） ４５ 第２のＦＦ列（第２の保持手段） ５０ データ生成手段 ５２ 分周器 ５３ カウンタ ５４ 遅延線（遅延手段） ５５ 第１のＦＦ列（保持手段） ７１ 信号処理回路 ７２ａ アップラッチ回路（第１の保持手段） ７２ｂ ダウンラッチ回路（第２の保持手段） ７４ 演算回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−302943（ＪＰ，Ａ) 特開 平８−313567（ＪＰ，Ａ) 実開 平３−32835（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 29/02 G01R 23/00 - 23/20 G04F 7/00 - 13/06 H03D 3/00

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 測定対象のパルス信号を、この測定対象
   のパルス信号の立ち上がりエッジ及び立ち下がりエッジ
   の両方に応じて，立ち上がりエッジ及び立ち下がりエッ
   ジのいずれか一方のエッジを有する分周パルス信号に変
   換するパルス変換回路と、 リング状に接続された複数の遅延回路により構成され、
   各遅延回路の出力信号が一の論理レベルから他の論理レ
   ベルへ遷移する信号の遷移が循環する遅延回路リング
   と、 前記パルス変換回路から出力された分周パルス信号を入
   力とし、この分周パルス信号の前記一方のエッジのタイ
   ミングで前記遅延回路リングを構成する各遅延回路の出
   力信号を保持し、保持した信号を数値データに変換する
   信号処理回路と、 前記信号処理回路から出力された数値データを基にし
   て、前記分周パルス信号の前記一方のエッジ間の時間を
   表す時間データを演算する演算回路とを備え、 前記演算回路によって演算された時間データが、前記測
   定対象のパルス信号における立ち上がりエッジから立ち
   下がりエッジまでの時間又は立ち下がりエッジから立ち
   上がりエッジまでの時間を表していることを特徴とする
   時間計数回路。
2. 【請求項２】 請求項１に記載の時間計数回路におい
   て、 前記パルス変換回路は、 クロック信号を発生する信号発生回路と、 前記信号発生回路から出力されたクロック信号を計数す
   るカウンタと、 前記測定対象のパルス信号を入力とし、前記測定対象の
   パルス信号の立ち上がりのタイミング及び立ち下がりの
   タイミングで出力信号を一の論理レベルから他の論理レ
   ベルに遷移させると共に前記カウンタの計数値を初期化
   し、前記カウンタの計数値が所定の値になったとき前記
   出力信号を前記他の論理レベルから前記一の論理レベル
   に遷移させる同期回路とを備え、 前記同期回路の出力信号を、前記分周パルス信号として
   出力するものであることを特徴とする時間計数回路。
3. 【請求項３】 請求項２に記載の時間計数回路におい
   て、 前記演算回路から出力された時間データにしたがって、
   前記分周パルス信号の論理レベルが前記他の論理レベル
   である時間を制御する制御回路を備えていることを特徴
   とする時間計数回路。
4. 【請求項４】 請求項３に記載の時間計数回路におい
   て、 前記信号発生回路は、前記制御回路から出力された制御
   信号にしたがって、発生するクロック信号の周期を変更
   する機能を有することを特徴とする時間計数回路。
5. 【請求項５】 請求項４に記載の時間計数回路におい
   て、 前記信号発生回路は、 前記遅延回路リングを構成する遅延回路の出力端子に各
   々接続された複数のスイッチからなり、前記制御回路か
   ら出力された制御信号にしたがって、前記遅延回路リン
   グを構成する遅延回路の出力信号の中から１つ又は複数
   の信号を選択して出力するスイッチ列と、 前記スイッチ列によって選択出力された１つ又は複数の
   信号を入力とし、この１つ又は複数の信号を基にして前
   記クロック信号を生成する論理回路とを備えていること
   を特徴とする時間計数回路。
6. 【請求項６】 請求項３に記載の時間計数回路におい
   て、 前記パルス変換回路は、 前記同期回路が出力信号を前記他の論理レベルから前記
   一の論理レベルに遷移させるときの前記カウンタの計数
   値の所定の値を、前記制御回路から出力された制御信号
   にしたがって変更する機能を有することを特徴とする時
   間計数回路。
7. 【請求項７】 リング状に接続された複数の遅延回路に
   より構成され、各遅延回路の出力信号が一の論理レベル
   から他の論理レベルへ遷移する信号の遷移が循環する遅
   延回路リングと、 測定対象のパルス信号を入力とし、この測定対象のパル
   ス信号の立ち上がりエッジのタイミングで前記遅延回路
   リングを構成する遅延回路の出力信号を保持する第１の
   保持手段と、前記測定対象のパルス信号の立ち下がりエ
   ッジのタイミングで前記遅延回路リングを構成する遅延
   回路の出力信号を保持する第２の保持手段とを有してお
   り、第１の保持手段によって保持された信号及び第２の
   保持手段によって保持された信号を共に数値データに変
   換して出力する信号処理回路と、 前記信号処理回路から出力された数値データを基にし
   て、前記測定対象のパルス信号における立ち上がりエッ
   ジから立ち下がりエッジまでの時間又は立ち下がりエッ
   ジから立ち上がりエッジまでの時間を表す時間データを
   演算する演算回路とを備えていることを特徴とする時間
   計数回路。
8. 【請求項８】 リング状に接続された複数の遅延回路か
   らなり，発振によって信号の遷移が循環する遅延回路リ
   ングと、 前記遅延回路リングにおける信号遷移の周回数を計数す
   る第１及び第２の計数部とを備え、 前記第１及び第２の計数部は、 前記遅延回路リングを構成する一の遅延回路の出力信号
   の遷移の回数を計数するカウンタを共通に備えており、 前記第２の計数部は、さらに、 前記カウンタの計数データを前記遅延回路リングを構成
   する他の遅延回路の出力信号の遷移のタイミングで保持
   する保持手段を備えていることを特徴とする時間計数回
   路。
9. 【請求項９】 リング状に接続された複数の遅延回路か
   らなり，発振によって信号の遷移が循環する遅延回路リ
   ングと、 前記遅延回路リングにおける信号遷移の周回数を計数す
   る第１及び第２の計数部とを備え、 前記第１及び第２の計数部は、 前記遅延回路リングを構成する一の遅延回路の出力信号
   の遷移の回数を計数するカウンタと、 前記カウンタの計数データを前記遅延回路リングを構成
   する他の遅延回路の出力信号の遷移のタイミングで保持
   する第１の保持手段とを共通に備えており、 前記第２の計数部は、さらに、 前記第１の保持手段から出力されたデータを、前記遅延
   回路リングを構成する前記他の遅延回路以外の遅延回路
   の出力信号の遷移のタイミングで保持する第２の保持手
   段を備えていることを特徴とする時間計数回路。
10. 【請求項１０】 リング状に接続された複数の遅延回路
    によって構成され、各遅延回路の出力信号が一の論理レ
    ベルから他の論理レベルへ遷移する信号の遷移が循環す
    る遅延回路リングと、 前記遅延回路リングを構成する一の遅延回路の出力信号
    の遷移の回数を前記遅延回路リングにおける信号遷移の
    周回数として計数するカウンタと、 前記カウンタの計数データを前記遅延回路リングを構成
    する他の遅延回路の出力信号の遷移のタイミングで保持
    する保持手段とを備え、 前記カウンタの計数データが確定していないときは、前
    記保持回路列に保持されたデータを補正した上で前記遅
    延回路リングにおける信号遷移の周回数とすることを特
    徴とする時間計数回路。
11. 【請求項１１】 パルス信号のパルス間隔等の時間を測
    定する時間計数回路であって、 リング状に接続された複数の遅延回路によって構成さ
    れ、各遅延回路の出力信号が一の論理レベルから他の論
    理レベルへ遷移する信号の遷移が循環する遅延回路リン
    グと、 測定対象のパルス信号を入力とし、この測定対象のパル
    ス信号の遷移時に前記遅延回路リングを構成する遅延回
    路の出力信号を保持し、保持した信号を数値データに変
    換して出力すると共に前記保持した信号にしたがって前
    記遅延回路リングにおける信号遷移の位置を示す指示信
    号を生成して出力する信号処理回路と、 前記遅延回路リングを構成する一の遅延回路の出力信号
    の遷移の回数を計数するカウンタと、 前記カウンタの計数データを、前記遅延回路リングを構
    成する他の遅延回路の出力信号の遷移のタイミングで保
    持する保持手段と、 前記カウンタの計数データ及び前記保持手段の保持デー
    タを入力とし、前記測定対象のパルス信号の遷移時に前
    記カウンタの計数データ又は前記保持手段の保持データ
    のいずれかを前記信号処理回路から出力された指示信号
    に従って選択し、選択したデータを補正した上で前記遅
    延回路リングにおける信号遷移の周回数を示す周回数デ
    ータとして出力するデータ選択手段と、 前記信号処理回路から出力される数値データ及び前記デ
    ータ選択手段から出力される周回数データを基にして、
    前記測定対象のパルス信号のパルス間隔等の時間を表す
    時間データを演算する演算回路とを備えていることを特
    徴とする時間計数回路。
12. 【請求項１２】 パルス信号のパルス間隔等の時間を測
    定する時間計数回路であって、 リング状に接続された複数の遅延回路によって構成さ
    れ、各遅延回路の出力信号が一の論理レベルから他の論
    理レベルへ遷移する信号の遷移が循環する遅延回路リン
    グと、 測定対象のパルス信号を入力とし、前記測定対象のパル
    ス信号の遷移時に前記遅延回路リングを構成する各遅延
    回路の出力信号を保持し、保持した信号を数値データに
    変換して出力すると共に前記保持した信号を基にして前
    記遅延回路リングにおける信号遷移の位置を示す指示信
    号を生成して出力する信号処理回路と、 前記遅延回路リングを構成する一の遅延回路の出力信号
    の遷移の回数を計数するカウンタと、 前記カウンタの計数データを、前記遅延回路リングを構
    成する他の遅延回路の出力信号の遷移のタイミングで保
    持する第１の保持手段と、 前記第１の保持手段から出力されたデータを、前記遅延
    回路リングを構成する前記他の遅延回路以外の遅延回路
    の出力信号の遷移のタイミングで保持する第２の保持手
    段と、 前記第１の保持手段の保持データ及び第２の保持手段の
    保持データを入力とし、前記測定対象のパルス信号の遷
    移時に前記第１の保持手段の保持データ又は前記第２の
    保持手段の保持データのいずれかを前記信号処理回路か
    ら出力される指示信号に従って選択し、選択したデータ
    を補正した上で前記遅延回路リングにおける信号遷移の
    周回数を示す周回数データとして出力するデータ選択手
    段と、 前記信号処理回路から出力される数値データ及び前記デ
    ータ選択手段から出力される周回数データを基にして、
    前記測定対象のパルス信号のパルス間隔等の時間を表す
    時間データを演算して出力する演算回路とを備えている
    ことを特徴とする時間計数回路。
13. 【請求項１３】 パルス信号のパルス間隔等の時間を測
    定する時間計数回路であって、 リング状に接続された複数の遅延回路によって構成さ
    れ、各遅延回路の出力信号が一の論理レベルから他の論
    理レベルへ遷移する信号の遷移が循環する遅延回路リン
    グと、 測定対象のパルス信号を入力とし、前記測定対象のパル
    ス信号の遷移時に前記遅延回路リングを構成する各遅延
    回路の出力信号を保持し、保持した信号を数値データに
    変換して出力する信号処理回路と、 前記遅延回路リングを構成する一の遅延回路の出力信号
    を入力とし、この出力信号の２倍の周期を持つ分周信号
    を出力する分周器と、 前記分周器から出力される分周信号を入力とし、この分
    周信号の立ち上がり又は立ち下がりの回数を計数するカ
    ウンタと、 前記カウンタの計数データを所定の時間遅延させる遅延
    手段と、 前記遅延手段によって遅延された前記カウンタの計数デ
    ータを、前記分周信号の立ち上がり又は立ち下がりのタ
    イミングによって保持する保持手段と、 前記遅延回路リングを構成する一の遅延回路の出力信
    号、前記分周信号及び前記保持手段の保持データを入力
    とし、測定対象のパルス信号の遷移時に、前記一の遅延
    回路の出力信号の論理レベルを最下位ビット、前記分周
    信号の論理レベルを最下位から２番目のビット、前記保
    持手段の保持データを上位ビットとするデータを前記遅
    延回路リングにおける信号遷移の周回数を示す周回数デ
    ータとして出力するデータ生成手段と、 前記信号処理回路から出力される数値データ及び前記デ
    ータ生成手段から出力される周回数データを基にして、
    前記測定対象のパルス信号のパルス間隔等の時間を表す
    時間データを演算して出力する演算回路とを備えている
    ことを特徴とする時間計数回路。