JPS58121827A - パルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はディジタル同期回路のパルス発生回路に関し、
パルス巾変調ディジタルーアナログ変換器に最適のパル
ス発止機構を提供するものである。

パルス巾変調ディジタルーアナログ変換は、ディジタル
入力に応じて発生するパルス中を変化し、そのパルスに
よシ基準電圧をスイッチングし、スイッチングされた信
号を低域濾波器などで平滑し直流信号を発生する。パル
ス巾変調の基本的な回路では、固定の周期で動作してい
るカウンタと変換値を記憶するレジスタに基きパルス発
生のための７リツプ７０ツブが制御され、カウンタの値
が０になる時などくシ返し周期に対応するタイミングで
７リツプ７四ツブをリセットし、カウンタの値とレジス
タの内容を比較し一致する時フリップフロップをセット
して、レジスタに記憶す−るディジタル量に比例するパ
ルス中の信号を発生して、基準電圧にパルス中の比率（
パルス中÷く力返し周期）を乗じた値の直流電圧を変換
して得ている。

変換原理から明白な様に、出力の直流電圧精度はパルス
中ＩＺ）ｉｔ率のｆ＃度に依存し、カウンタおよび変換
値レジスタのビット数を増加して高精度のディジタル−
アナログ変換器を得ることができるが、ビット数の増加
に従いカウンタ等のディジタル同期回路のクロック（基
準時間信号）周波数の上昇または発生パルスの周波数低
下（＜シ返し周期時間の増加）ｆｋど貞用土の障害が発
生する。大規模集積回路で使用されている電界効果トラ
ンジスタのスイッチング速度は比較的遅くクロック周波
数の増大は障害となル、発生パルスの〈ル返し周波数低
Ｆは平滑のための低域濾波器の時定数増加Ｏ大型化をま
ねく。従来、発生されるパルスのくシ返し周波数低下を
防ぐために発生されるパルスを分割して発生し、発生パ
ルスの周波数成分を高める方法が取られた。ｎビットの
ディジタル−アナ四グ変換の例で示すならは、基本的な
方法では２　のく多返し時間中に変換値レジスタの内容
に対応する時間ｔのパルス中の信号を発生するものを、
発生されるパルスをに＠の小パルスに分割して２０時間
に分散して発生すれば、小パルスのくシ返し時間は２ｍ
十にとなシその周波数をに倍に為くするることができる
。なお、この場合各々の小パルスのパルス中１　．１　
　、・・・＋　　ｔ　　Ｏ＆合計が変換１２　　　　　
　　　　　ｋ 値レジスタの内容に対応する時間ｔであるならば２ｎ時
間でのパルス中の比率は基本的な方法と等価であるが、
このパルス発生回路はディジタル同期回路で構成されて
お多回路の動作はクロックの周波数・周期で決定され発
生されるパルス中はフクロツク周期の整数倍である丸め
ｎビットの変換精度を笑現するためには全ての小パルス
の巾を等しくすることは不可能で変換値最下位ビットに
対応するパルス成分として２　時間の周波数成分は存在
する。パルス巾変調ディジタルーアナログ変換れ低域濾
波器によルパルス信号を平滑し直流電圧を得るものであ
るため、従来の小−パルスに分解して主たるパルスの周
波数を高める方法はその小パルスのくり返し周波数に対
する低域濾波器の平滑効果が期待できるが、変換値最下
位ビットに対応するパルス成分の低周波数に対しては簡
単な抵抗コンデンサ等で構成される低域濾波器の平滑効
果はあまシ期待できない。

本発明の目的はり四ツク信号の周期の整数倍で無いパル
ス中の信号を発生し、変換値最下位ビットに対応する低
周波数Ｏ威分を減少させるものである。

本発明は、ディジタル同期回路のりａツク信号は周期の
要素だけでなく、論理値がＩｌｌの時間（論理値が　Ｏ
の時間および信号Ｏ論理値が変化するタイ電ングなど位
相要素があシ、大規模集積回路に適する電界効果トラン
ジスタの回路ではカウンタよ〕シフトレジスタが作ル易
く、シフトレジスタは前記位相要素に同期して動作する
回路が痰現可能なことに着目しなされたものである。

本発明は変換値Ｏ上位ビットに対応するデータを記憶す
る第１のレジスタ下位ビットに対応するデータを記憶す
る第２のレジスタおよびりｐツク信号に同期して分周動
作し直列接続されたｊＩｌと第２のカウンタを備え第１
のレジスタ内容に対応するパルス中の第１の信号をｊＩ
ｌのカウンタ値に基き発生し、その第１の信号を直列接
続された複数段のシフトレジスタに入力し、第２のレジ
スタ内容とｌｉ２のカウンタ値の判別に基き所定のシフ
トレジスタ出力を選択的に合成しクロック信号周期の整
数倍のパルス中で無い第２の信号を発生ずる事を特徴と
している。前記回路にて発生される１ｓ２０信号はり冑
ツク信号の位相要素にて変調された信号であるため、そ
のパルスをフーリエ級数展開すると従来の回路によって
信号を発生する場合と比較しディジタル−アナログ変換
サイクル（２）に対応すゐ最低周波数成分の実効値が減
少し、第２の信号が入力される低域濾波器の減衰率が増
大したと等価な効果が生じる。以下１図面を参照し本発
明を説明する。ｊＩ！ＩＦＩＩＪ鉱本発明−実施例のパ
ルス発生回路の構成を示すプ四ツレ図で１はり四ツク発
生回路、２・３線発生パルスのタイ擢ングを決定するた
めのカウンタ４・５は変換値を記憶するレジスタ、６は
可変パルス中信号発生回路、７はタインング判別回路、
８はパルス合成回路を示す、り掌ツク発生回路１はパル
ス発生回路のり四ツク（基準時間）信号ｌＯを発生する
。

カウンタ２Ｆｉ、クロック信号１０に同期して計数動作
し一定の周期で桁上多信号１１を出力する。カウンタ３
は前記桁上）信号１１に同期して計数動作するレジスタ
４は前記カウンタ２のビット数に対応する変換値の上位
ビットデータを記憶し、レジスタ５は前記カウンタ３０
ビツト数に対応する変換値の下位ビットデータを記憶す
る。可変パルス中信号発生回路６は、前記カウンタ２の
桁上多信号１１・カウント値１２および前記レジスタ４
の記憶値１３を入力として動作し１桁上〕信号１１が発
生する時論塩値　菅ｌ曹　　となルカウント値１２と記
憶値１３が一散する時、論理値Ｗｏｌ　　となる可変パ
ルス巾信号１４を発生し出力する。改めて説明するなら
ば可変パルス巾信号１４はカウンタ２０計数周期毎に発
生しレジスタ４の記憶値によルパルス巾の変化する信号
である。タイ々ング判別回路７は、レジスタ５の記憶値
Ｉｓに基龜カウα ン夕２が何サイクル目であるかを示すカウンタ３のカウ
ント値１６を判別しパルス合成回路８を制御する信号１
７．１８を出力する。パルス合成回路８は、入力される
可変パルス中信号１４をクロック信号１０に同期して遍
蝙し、前記タイずング判別回路７よ）の制御信号１７．
１８に基き、遅蝿され九可変パルス中信号１４を選択的
に合成し合成信号１９を出力する。制御信号１７・１８
いずれもが論理値　“０“の場合可変パルス巾信号１４
のパルス中と合成信号１９のパルス中は等しく、制御信
号１７が論理値°ｌ“　で制御信号１８が論理値　０′
の場合合成信号１９は可変パルス巾信号１４のパルス中
よりクロック信号１０が論理値０　である時間パルス中
が広く、制御信号１７が論理値　Ｏ：ｃ制御信号１８が
論理値゛１°　の場合合成信号１９は可変パルス巾信号
１４のパルス中よルクーツク信号１０が論理値　ｌ　で
ある時間パルス中が広く、制御信号１７．１８いずれも
が論理値　１．１　　の場合、合成信号１９は可変パル
ス巾信号１４のパルス中よシクロツク信号１゜の１局期
の時間パルス中が広くなる様パルス合成回路８は構成さ
れている。

本発明は前期タイミング判別回＃１１７とパルス合成回
路８によ〕クロック信号１００周期よ〕短い時間で発生
される合成信号１９のパルス中を制御する事を特徴とし
ておシ、レジスタ５に記憶される下位ビットの変換値１
５と一カウンタ３０カウント値１６を所定の条件にてタ
イ建ング判別回路７で判別し制御信号１７．１８を発生
すれば、ディジタル−アナログ変換の周期であるカウン
タ２のビット数とカウンタ３のビット数の和またはレジ
スタ４のビット数とレジスタ５０ビツト数の和に対応す
る時間に、発生される合成信号１９のパルス中の総和を
レジスタ４．５に記憶される変換値に対応する時間とす
る事は可能で合成信号１９によ〕基準電圧をスイッチン
グし、低域濾波器によシ平滑し直流、電圧を発生し、従
来と同様のディジタル−アナログ変換ができる。なお、
実施例のクロック発生回路１．カウンタ２．レジスタ４
゜可変パルス発生回路６による可変パルス巾信号１４の
発生は本実施例の回路構成によらなくとも実現可能で、
例えば桁上多信号１．１に代わシカウンタ２０カウント
値が０など所定の値である事を判別するアンドゲート出
力を使用するなど、様々の回路が提供されている。本発
明の特徴とする所はタインング判別回路７とパルス合成
（ロ）路８にあル、以下その詳細について説明する。

第２−は本発明一実施例のパルス合成回路の（ロ）略図
で２０はインバータ２１．２２．２３はシフトレジスタ
２４．２５はアンド（論理積）ゲート２６はオアー（論
理和）ゲートを示し、入出力信号として示されるクロツ
ク信号１０可変パルス巾信号１４．制御信号１７−１８
合威信号１９Ｆｉ第１図夾施例にお妙る信号と同一のも
のである。インバータ２０は、入力のクロック信号１０
の論理値を反転し九反転クロック信号３０を出力するシ
フトレジスタ２１．２２．２３はゲート信号０とデータ
入力（ト）に基き動作しゲート信号０が論理値しゲート
信号０が論理値　１　から　ＯＫ変化する時その直前の
データ人力０の論理値を記憶し、ゲート信号０のが論理
値　“０　の間記憶した値を保持し出力する。＃！ｌの
シフトレジスタは反転りロック信号３０をゲート信号可
変パルス巾信号１４ｔｌ−データ入力走して動作し信号
３１を出力する４紺２のシフトレジスタはクロック信号
１０をゲート信８第１のシフトレジスタ出力３１をデー
タ人力として製作しイｔ４＋）３２を出力する。第３の
シフトレジン、夕は反転クロック伯ｊ３０ｔ−ケート伯
号絽２のシフトレジスタ出力３２ｔ−データ入力としで
動作し悩−４３３Ｖｒ出力する。前述の橡に直列接続さ
れたシフトレジスタのグーＨ＆号にクロック信号１０１
反転りジツク信号３０と論理臘が反転Ｌ７た信号ｒ交互
に入力して動作させるξとにょ夛。

ｋｌ　、！４２．第３いずれのシフトレジスタの出力パ
ルス巾は入力である可変パルスｒＴＪ信号１４のパルス
巾に等しく、第１と第３の７７トレジスタはクロック信
号ｌＯが論理値　９．１　　から　１０１　　に餐から
　１　に変化するタイミング（立上）エツジ）に同期し
て出力が変化し、り四ツク信号１０の変化の間隔で第１
　、＠２．＠３とＭ蝙された信号が各シフトレジスタ出
力３１，３２．３３に発生される。前記遅延された各シ
フトレジスタ出力波形を第５回タイムチャートに示す、
なお、第５図には前記シフトレジスタ出方以外に＊１＋
御信号１７゜１８の論理値に対応する合成信号１９の波
形が示されており以下その合成信号１９に関し説明する
。

アンドゲート２４は制御信号１７と第１のシフトレジス
タ出力３１を入力とじてその論理ａ信号３４を出力する
。アンゲート２５は制御信号１８と第３のシフトレジス
タ出力３３を入力とじてその論理積信号３５を出力する
。オアーゲート２６は前記アンドゲート２４，２５の出
力３４，３５および第２のシフトレジスタ出力３２を入
力として１その論理和信号を合成信号１９として出方す
る。

制御信号１７．１８の論理値に応じて合成信号１９とし
て出力される信号は変化し、制御信号１７゜１８いずれ
もが論理値□“０°の場合、アンドグー）２４．２５絋
閉じ第２のシフトレジスタ出方信号３２が出力され、可
変パルス巾包Ｍｓ　４と等しいパルス巾の信号が出力さ
れる。、副側１信号１７が論理値　１　制御信号１８が
論理値　０　の場合１アンドゲート２４は開きアンドゲ
ート２５は閉じ第１と第２のシフトレジスタ出力３１．
３２の論理積信号が出力され、前縁がクロック信号１０
の立下シエッジ、後縁が立上シエッジに同期し、可変パ
ルス巾信号１４よシクロツク化′＠１０がｍ理ｆ１！１
０　　である時間パルス巾が広い信号が出力される。ｆ
ｌｉ’制御信号１７が論理値　０　制御信号１８が論理
値　１　の場合、アンドゲート２４は閉じアントゲ−）
２５け−き第２と第３のシフトレジスタ出力３２．３３
のＹＩｉ堆積信号が出力され、前紅がりｏツク信号１０
の立上夛エツジ後縁が立下！ノエッジＫｌ’ｉｍＭし可
変パルス巾信号１４よ多り日ツク信号１０か＆ｌｙ理値
　１　である時間パルス巾が広い信号が出力される。制
御信号１７．１８いずれもｋｉ理４ｉＬ　　１　　（Ｄ
場合、アンドゲート２４゜２５は翻色第１．第２．第３
全てのシフトレジスタ出力イｉ号−３１，３２，３３１
）ＦｌｔａＮ積信号が出力され、第３のシフトレジスタ
出力３３は第１のシフトレジスタ出力３１よシクロ７り
信号１０の１周期時間遅娩した信号であるため、可変パ
ルス巾信号１４よ）りａツク信号１０の１局期時間パル
ス中が広い信号が出方される。この様にパルス合成回路
にて直列接続され九複数段のシフトレジスタ出力を選択
的に合成する事にょハクロック（基準時間）信号の周期
よル短い時間成分を持つ信号を発生でき、その信号をパ
ルス巾変調ディジタルーアナログ変換に利用すればパル
スの低周波成分の減少に効果を発揮する。通常ディジタ
ル同期回路のクロック（基準時間）信号は論理値　ｆｌ
ｌと　０　である時間が等しく、本発明による回路では
クロック信４の周期の半分の時間で出力パルス中を制御
可能で、従来のクロック信号周期の整数倍でしか出力パ
ルス中を制御出来なかったものに比較し発生されるパル
°スの持つ周波数成分を高めることができる。さらに、
第２図実施例の回路構成によれば合成信号１９として論
理和が取られる、第１と第２のシフトレジスタ出力３ｏ
・３１および第２２第３のシフトレジスタ出力３１・３
２鵬りｐツク信号１ｏの１局期よル燦い時間の位相遅延
であ夛、遅延される信号パルス中はクロック信号周期よ
シ長いため、必ず同一の論理値の時間を経てスイッチン
グされるため、オアーゲートにてスイッチングノイズが
発生することなく連続性のある信号を発生できる特徴も
ある。

以下、本発明パルス発生回路の動作を、第１図実施例の
第２のカウンタ３および第２のレジスタのビット数が４
である場合を一例として説明すゐ。

ビット数が４である場合第１図実施例のタイミング判別
回路７はカウンタのカウント値を最下位ビットからＣｏ
、Ｃ１，Ｃｍ、Ｃｍレジスタの記憶値を最下位ビットか
らＲｏ、Ｒ１，凡ｘ、Ｒｓとした場合以下の論理式で示
される制御信号１７．１８を発生す＋Ｒ２・Ｃｏａｃｔ
十几３・Ｃｏ制御信号１７．１８は１ カウンタのカウント値とレジスタの記憶値によシ変化し
前記論理式での一例におけるタイムチャートを＃Ｉ４図
に示す。タイムチャートはレジスタの記憶値のいずれか
のビットＲｏ、Ｒ１，Ｒ２，Ｒｓが〜論理値　１で他の
ビットか論理値　０　の場合におけるカウント値に対す
る制御信号１７．１８の論！ｌ値を示している。なお複
数ビットが論理値Ｔでおる場合祉前記論理式にも示され
る様に論理和か取られた信号が制御信号１７．１８とな
る。このタイミング判別回路７よ如の制御信号１７．１
８に基き、カウント数が０から１５のカウント周期の間
でパルス巾拡大の制御がなされ、几０が論理値°１′で
ある場合、カウント数が０のタイミングでクロック信号
が論理値　００時間広いパルス、カウント数が８のタイ
ミングでクロック信号が論理値２タイミングでクロック
信号１周期の時間広いパルスを発生し、Ｒｓが論理値　
１　である場合。

カウント数が２．６．１０．１４の４タイｉングでクロ
ック信号１周期の時間広いパルスを発生し、ＥＬＳが論
理値　１　である場合、カウント数が奇数の８タイミン
グでクロック信号１周期の時間広いパルスｔ−発生する
。ここでレジスタの各ビットに対応してパルス中が拡大
されるタイミングは虚仮しておらずカウント周期の間に
拡大されたパルス中の合計時間はレジスタの記憶値に対
応するクロック信号周期数の時間となる。なお、タイミ
ング判別回路の判別条件として必蚤なものはレジスタの
最下位ビットに対応して異なるカウント数のタイミング
で制御信号を発生することで、前記の論理式以外でも実
現可能である。第３図は本発明−実施例の動作ヲ駁明す
るためのタイムチャートで、第１図の実施例において第
２のカウンタ３およびＭ２のレジスタ５が４ビツトで第
２のレジスタ５に記憶される値が１でありた場合の、可
変パルス中信号１４、制御信号１７．１８、合成信号１
９の波形およびカウンタ３０カウント数を示す。

第１図のクロック発生回路１．第１のカウンタ２、可変
パルス巾信号発生回路６は第１のカウンタビット数に対
応するくり返し周期Ｔ１で、第１のレジスタに記憶され
る変換値上位ビットデータに対応するパルス中Ｔ２の、
可変パルス巾ｇＡ号１４″ｋ〈〕返し発生している。第
２のカウンタ３は、第１のカウンタの周期で計数し、０
から１５のカウント数でタイミング判別のための信号ｔ
−発生している。第２のレジスタ５の記憶値ｌに基きタ
イミング制御回路でカウンタ３のカウント数がＯの時制
御信号１７．カウント数が８の時制御イぎ号１８が発生
さｎ、パルス合成画ｗ５８で辿択的に合成され合成信号
１９が出力される。合成信号１９は、制御信号１７．１
８い丁れもが論理値０のタイミングでは可＆　／＜ルス
巾１８号１４と同じパルス中（Ｔｉ）であるが、制御１
４１信号１７が論理値　１　となるタイミング士クロッ
ク信号かに埋値７０Ｌｃある゛時間Ｔ　パルス中か増加
し、箭１ｌｌＩＩ侶号１８が論理り こて、増加の影Ｗｔ受１ないパルス成分は可変パルス巾
信号が単に遅延δれたもので、その周波数成分は第１の
カウンタくυ返し周期Ｔ１１１こ対応する周波数以上の
尚い周ａｈ成分であるが、増加されたパルス中（第３図
中ハツチングで示す部分）は第２のカウンタ３のく夛返
し周期Ｔ３に対応する低い絢波数の成分を持ち仁の成分
がパルス巾変調ディジタルヘアナログ変換における低域
濾波器の減哀特性の問題点である。本発明によれば、く
シ返し周期Ｔａ０間に２個所でパルス巾を増加させる制
御が可能で、実施例のタイムチャートに示す様に時間間
隔の等しいカウント数のタイミングでパルス巾を増加さ
せれば、増加したパルス巾に対する成分をフーリエ級数
展開すると、〈ル返し周期Ｔ３に対応する最低周波数成
分の実効値は低下し主な成分は前記最低周波数の２倍の
周波数になる。従来のクロック周期を最少単位とした回
路では、く９返し周期Ｔｓ、の間に複数のタイミングで
パルス巾を増加させることは不可能で最低周波数の成分
を減少させることはできない。このように本発明によれ
ば、くり返し発生されるパルスの低８　　　　　　周波
数成分を減少でき、そのパルスを低域濾波器で平滑する
場合に紘濾波器の減衰率が増大したと等価な効果が生じ
、従来と同等な平滑特性で良い時は濾波器を小型化する
事も可能である、

【図面の簡単な説明】

第１図は本発明一実施例のパルス発生回路のブｐツク図
％第２図は本発明一実施例のパルス合成回路の回路図、
第３図は本発明一実施例の動作を説明するためのタイム
チャート、第４図は本発明−実施例のタイミング判別回
路の動作を説明するためのタイムチャート、第５図は本
発明一実施例のパルス合成回路の動作を説明するための
タイムチャートである。 ！・・・・・・クロック発住回路、２．３・・・・・・
カウンタ、４．４・・・・・・レジスタ、６・・・・・
・可変パルス巾信号発生回路、７・・・・・・タイミン
グ判別回路、８・・・・・パパルス合成回路、１０・・
・・・・クロック信号、１１・・・・・・カウンタ２の
桁上シ信号、１２°パカウンタ２のカウント値、１３・
・・・・・レジスタ４の記憶値、１４°°・°°°可変
パルス巾信号、１５゛°・・・レジスタ５の記憶値、１
６・・・・・・カウンタ３のカウントＬ１７゜１８・・
・・・・パルス合成回路の制御信号、１９・・・・・・
合成信号、を示す。 ２０．２１．２２・・・・・・シフトレジスタ、２３゜
２４・・・・・・アンドゲート、２５・・・・・・オア
ーゲート、１０．１４．１７，１８．１９°・°・・・
第１図と同一の信号、３０．３１．３２・・・・・・シ
フトレジスタ出力信号、３３．３４・・・・・・アンド
ゲート出力信号を示す。 賢・１１ソ１ ン ／ヂ γｊ′・２１ツ）

Claims (1)

【特許請求の範囲】
1. ディジタル値をパルス中の時間要素に変換するパルス発
   生回路において前記ディジタル値を分割して記憶する第
   １と第２のレジスタ、基準時間信号に同期して動作する
   第１のカウンタ、前記第１のカウンタに直列接続され計
   数動作する１ｌＩ２０カランタ、前記第１のカウンタ計
   数値に基き前記第１のレジスタ記憶値に対応するパルス
   中の第１の信号を発生する手段、基準時間信号に同期し
   前記第１の信号を位相遅延する複数段のシフトレジスタ
   手段と、前記第２のレジスタ記憶値と前記第２のカウン
   タ計数値を判別し前記複数段のシフトレジスタ出力を選
   択的に制御し所定のディジタル値に対応したパルス巾Ｏ
   第２の信号を発生する手段とを備えたことを特徴とする
   パルス発生回路。