JPH07283701A

JPH07283701A - タイミング発生装置

Info

Publication number: JPH07283701A
Application number: JP6070539A
Authority: JP
Inventors: Shozo Nitta; 田昌三新
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-04-08
Filing date: 1994-04-08
Publication date: 1995-10-27
Anticipated expiration: 2017-06-17
Also published as: US5627795A; KR0180772B1; KR950030485A; JP3292584B2

Abstract

(57)【要約】【目的】タイミング発生をマスタークロックに同期し
て行わせることにより、同期回路化し、大規模集積回路
に効果的に適用可能にすると共に、テストを容易化する
ことを可能にする。【構成】入力パルスＣＬＫに同期して、レジスタ１に
アドレスＡ［０，ｍ−１］を取り込み、このレジスタ１
の出力に基づいて、記憶装置３よりデータＤ［０，ｎ−
１］を遅延データとして取り出し、この遅延データを、
入力パルスＣＬＫを複数の経路に順次分配するパルス分
配回路２からの分配パルスＣＫ１〜ＣＫｋに基づいて、
レジスタ４−１〜４−ｋに個々に格納し、レジスタ４−
１〜４−ｋからのデータ信号Ｓ１ｉ〜Ｓｋｉを、ＤＡ変
換器５−１〜５−ｋを通じて遅延回路６−１〜６−ｋに
与えることによりその遅延時間を制御し、遅延回路６−
１〜６−ｋを通じてパルス分配回路２からの分配パルス
ＣＫ１〜ＣＫｋを可変遅延させ、遅延パルスＣＫ１Ｘ〜
ＣＫｋＸを得て、これをオアゲート７を通じて連続する
パルス列にして取り出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はタイミング発生装置に係
り、特に高速デジタルＬＳＩにおけるシステム用のクロ
ックのタイミングを発生する回路の改良に関する。

【０００２】

【従来の技術】図１１は、例えば、公知でない本発明者
の先願に記載の、従来のタイミング発生装置の回路図で
ある。図において示すように、クロック入力端子９から
の入力パルスＣＬＫの入力信号は、Ｄ型のフリップフロ
ップ１１のクロック入力端子であるＣＫ入力に与えられ
る。フリップフロップ１１は／Ｑ出力をＤ入力に帰還さ
せており、Ｑ出力と／Ｑ出力の状態を、入力パルスＣＬ
Ｋ毎に反転させる。ちなみに、／Ｑ出力はＱ出力の出力
信号の反転信号を出力する。

【０００３】フリップフロップ１１のＱ出力は入力パル
スＣＬＫと共にアンドゲート１３に入力され、フリップ
フロップ１１の／Ｑ出力は入力パルスＣＬＫと共にアン
ドゲート１２に入力される。

【０００４】なお、アンドゲート１２の出力である分配
パルスＣＫ１は、可変遅延回路６−１に与えられ、アン
ドゲート１３の出力である分配パルスＣＫ２は、可変遅
延回路６−２に与えられる。ちなみに、遅延回路６−１
は、信号Ｖ０１のレベルに応じて分配パルスＣＫ１を遅
延して、遅延パルスＣＫ１Ｘとして出力し、遅延回路６
−２は、信号Ｖ０２のレベルに応じて、分配パルスＣＫ
２を遅延して、遅延パルスＣＫ２Ｘとして出力する。

【０００５】遅延回路６−１の出力である遅延パルスＣ
Ｋ１Ｘと、遅延回路６−２の出力である遅延パルスＣＫ
２Ｘは、オアゲート７に入力され、ここで合成されて、
出力端子１０にパルス出力ＤＯＵＴとして出力される。

【０００６】なお、遅延回路６−１には、ＤＡ変換器５
−１より信号Ｖ０１が与えられ、遅延回路６−２には、
ＤＡ変換器５−２より信号Ｖ０２が与えられる。

【０００７】一方、アドレス入力端子８からは、アドレ
スデータ入力Ａｉが入力され、Ｄ型レジスタ１のＤ入力
に与えられる。この、レジスタ１のＣＫ入力には、オア
ゲート７の出力信号が与えられており、この信号に同期
して、アドレスデータ入力Ａｉはレジスタ１に取り込ま
れる。レジスタ１にラッチされたアドレスデータＡＤｉ
は記憶装置３に取り込まれる。

【０００８】一方、記憶装置３のパルス出力ＤＯＵＴｉ
には、アドレスデータＡＤｉに対応したデータが出力さ
れ、レジスタ３８−１、３８−２のＤ入力に与えられ
る。

【０００９】レジスタ３８−１のＣＫ入力には、遅延パ
ルスＣＫ１Ｘが与えられており、そのＱ出力からのデー
タはＤＡ変換器５−１にデータ信号Ｓ１ｉとして与えら
れる。一方、レジスタ３８−２のＣＫ入力には、遅延パ
ルスＣＫ２Ｘが与えられており、そのＱ出力からのデー
タはＤＡ変換器５−２にデータ信号Ｓ２ｉとして与えら
れる。

【００１０】ちなみに、アドレス入力端子８、レジスタ
１、レジスタ３８−１、３８−２は、アドレスデータ入
力Ａｉの桁数および、記憶装置３のパルス出力ＤＯＵＴ
ｉから出力されるデータの桁数に応じた数が設定され
る。

【００１１】以上述べたような構成において、次に、そ
の動作を図１２のタイミングチャートに基づいて説明す
る。ちなみに、図１２（Ａ）はクロック入力端子９から
入力される入力パルスＣＬＫ、同図（Ｂ）はアンドゲー
ト１２の出力信号である分配パルスＣＫ１、同図（Ｃ）
はアンドゲート１３の出力信号である分配パルスＣＫ
２、同図（Ｄ）は遅延回路６−１の出力である遅延パル
スＣＫ１Ｘ、同図（Ｅ）は遅延回路６−２の出力である
遅延パルスＣＫ２Ｘ、同図（Ｆ）は出力端子１０に導出
されるパルス出力ＤＯＵＴ、同図（Ｇ）はアドレス入力
端子８に入力されレジスタ１にラッチされたアドレスデ
ータＡＤｉ、同図（Ｈ）は記憶装置３のパルス出力ＤＯ
ＵＴｉから導出されるデータ信号、同図（Ｉ）はレジス
タ３８−１からＤＡ変換器５−１に与えられるデータ信
号Ｓ１ｉ、同図（Ｊ）はレジスタ３８−２からＤＡ変換
器５−２に与えられるデータ信号Ｓ２ｉ、同図（Ｋ）は
ＤＡ変換器５−１から遅延回路６−１に与えられる信号
Ｖ０１のレベル確定の状態、（Ｌ）はＤＡ変換器５−２
から遅延回路６−２に与えられる信号Ｖ０２のレベル確
定の状態をそれぞれ示すものである。

【００１２】図１１の構成において、フリップフロップ
１１、アンドゲート１２、１３はパルス分配機能を実現
するためのものである。クロック入力端子９から入力
された入力パルスＣＬＫは、時刻ｔ２にハイレベルに立
ち上がり、時刻ｔ４にロウレベルに立ち下がり、再び時
刻ｔ７に立ち上がるという動作を繰り返す。その結果、
時刻ｔ２から時刻ｔ４までハイレベルのパルス“１”、
時刻ｔ７から時刻ｔ９までハイレベルのパルス“２”、
時刻ｔ１２から時刻ｔ１４までハイレベルのパルス
“３”、時刻ｔ１７から時刻ｔ１９までハイレベルのパ
ルス“４”、時刻ｔ２２から時刻ｔ２４までハイレベル
のパルス“５”というように連続したパルス列として、
フリップフロップ１１のＣＫ入力に入力される。

【００１３】フリップフロップ１１はＣＫ入力に与えら
れる各パルスの立ち下がり毎にその状態を反転する動作
を繰り返す。ここでは、パルス“１”の立ち下がりで、
Ｑ出力の状態がハイレベルに、／Ｑ出力の状態がロウレ
ベルに変化する場合を例示している。したがって、パル
ス“２”の立ち下がりで、Ｑ出力の状態がロウレベルに
変化し、／Ｑ出力の状態がハイレベルに変化する。この
ような動作を、パルス列の各立ち下がり毎に繰り返す。

【００１４】その結果、フリップフロップ１１の／Ｑ出
力と入力パルスＣＬＫを与えられているアンドゲート１
２は、図１２（Ｂ）に示すように、パルス“１”、
“３”、“５”を選択して、分配パルスＣＫ１として遅
延回路６−１に与える。また、フリップフロップ１１の
Ｑと入力パルスＣＬＫを与えられているアンドゲート１
３は、図１２（Ｃ）に示すように、パルス“２”、
“４”を選択して、分配パルスＣＫ２として遅延回路６
−２に与える。

【００１５】遅延回路６−１は、図１２（Ｄ）に示すよ
うに、信号Ｖ０１のレベルに応じた遅延時間だけ分配パ
ルスＣＫ１を遅延して、遅延パルスＣＫ１Ｘとして出力
し、遅延回路６−２は、同図（Ｅ）に示すように、信号
Ｖ０２のレベルに応じた遅延時間だけ分配パルスＣＫ２
を遅延して、遅延パルスＣＫ２Ｘとして出力する。

【００１６】なお、オンザフライ動作中は、信号Ｖ０
１、Ｖ０２が共に変化するので、これに伴い遅延時間も
変化させられる。

【００１７】ここでは、信号Ｖ０１、Ｖ０２の制御によ
り、図１２（Ｄ）、（Ｅ）に示すように、パルス“１”
には遅延時間Ｔｄ１が与えられ、パルス“１ｄ”とな
り、パルス“２”には遅延時間Ｔｄ２が与えられ、パル
ス“２ｄ”となり、パルス“３”には遅延時間Ｔｄ３が
与えられ、パルス“３ｄ”となり、パルス“４”には遅
延時間Ｔｄ４が与えられ、パルス“４ｄ”となり、パル
ス“５”には遅延時間Ｔｄ５が与えられ、パルス“５
ｄ”になる。

【００１８】その結果、パルス“１ｄ”としては、時刻
ｔ５に立ち上がり、時刻ｔ８に立ち下がるパルスが得ら
れ、パルス“２ｄ”としては、時刻ｔ１０に立ち上が
り、時刻ｔ１３に立ち下がるパルスが得られ、パルス
“３ｄ”としては、時刻ｔ１５に立ち上がり、時刻ｔ１
８に立ち下がるパルスが得られ、パルス“４ｄ”として
は、時刻ｔ２０に立ち上がり、時刻ｔ２３に立ち下がる
パルスが得られ、パルス“５ｄ”としては、時刻ｔ２５
に立ち上がるパルスが得られる。

【００１９】遅延パルスＣＫ１Ｘ、ＣＫ２Ｘはオアゲー
ト７において合成され、図１２（Ｆ）に示すように、連
続したパルスに戻されて、出力端子１０よりパルス出力
ＤＯＵＴとして導出される。

【００２０】なお、オアゲート７の出力信号は、レジス
タ１のＣＫ入力にクロックとして与えられる。その結
果、レジスタ１は遅延されたパルス列であるパルス出力
ＤＯＵＴの立ち下がりに同期して、アドレス入力端子８
からのアドレスデータ入力Ａｉをラッチして、Ｑ出力か
らアドレスデータＡＤｉとして出力する。その結果、記
憶装置３のアドレスデータＡＤｉは、図１２（Ｇ）に示
すように、時刻ｔ３にアドレスＡｔｄ２からＡｔｄ３に
切り替わり、時刻ｔ８にアドレスＡｔｄ３からＡｔｄ４
に切り替わり、時刻ｔ１３にアドレスＡｔｄ４からＡｔ
ｄ５に切り替わり、時刻ｔ１８にアドレスＡｔｄ５から
Ａｔｄ６に切り替わり、時刻ｔ２３にアドレスＡｔｄ６
からＡｔｄ７に切り替わる。

【００２１】記憶装置３は、アドレスデータＡＤｉが確
定してから一定のアドレスアクセスタイムＴＡＡが経過
してから、そのパルス出力ＤＯＵＴｉの状態を変化させ
る。その結果、図１２（Ｈ）に示すように、パルス出力
ＤＯＵＴｉの状態は、時刻ｔ３からメモリアクセス時間
ＴＡＡが経過した時刻ｔ６にＤｔｄ２からＤｔｄ３に変
化し、時刻ｔ８からメモリアクセス時間ＴＡＡが経過し
た時刻ｔ１１にＤｔｄ３からＤｔｄ４に変化し、時刻ｔ
１３からメモリアクセス時間ＴＡＡが経過した時刻ｔ１
６にＤｔｄ４からＤｔｄ５に変化し、時刻ｔ１８からメ
モリアクセス時間ＴＡＡが経過した時刻ｔ２１にＤｔｄ
５からＤｔｄ６に変化し、時刻ｔ２３からメモリアクセ
ス時間ＴＡＡが経過した時刻ｔ２６にＤｔｄ６から次の
状態に変化する。また、これより以前も同様の動作が行
われており、時刻ｔ１にはパルス出力ＤＯＵＴｉの状態
は、Ｄｔｄ１からＤｔｄ２に変化する。

【００２２】レジスタ３８−１は記憶装置３の出力状態
を遅延パルスＣＫ１Ｘに基づいてラッチして、データ信
号Ｓ１ｉとしてＤＡ変換器５−１に出力する。その結
果、図１２（Ｉ）に示すように、レジスタ３８−１のＱ
出力としては、パルス“１ｄ”が立ち下がる時刻ｔ８ま
での間は、データ信号Ｓ１ｉとしてＤｔｄ１が出力さ
れ、時刻ｔ８からパルス“３ｄ”が立ち下がる時刻ｔ１
８までの間は、データ信号Ｓ１ｉとしてＤｔｄ３が出力
され、時刻ｔ１８以降はＤｔｄ５が出力され、ＤＡ変換
器５−１に与えられる。

【００２３】一方、レジスタ３８−２は記憶装置３の出
力状態を遅延パルスＣＫ２Ｘに基づいてラッチして、デ
ータ信号Ｓ２ｉとしてＤＡ変換器５−２に出力する。そ
の結果、図１２（Ｊ）に示すように、レジスタ３８−２
のＱ出力としては、パルス“０ｄ”が立ち下がる時刻ｔ
３までの間は、データ信号Ｓ２ｉとしてＤｔｄ０が出力
され、時刻ｔ３からパルス“２ｄ”が立ち下がる時刻ｔ
１３までの間は、データ信号Ｓ２ｉとしてＤｔｄ２が出
力され、時刻ｔ１３からパルス“４ｄ”が立ち下がる時
刻ｔ２３までの間は、データ信号Ｓ２ｉとしてＤｔｄ４
が出力され、時刻ｔ２３以降はＤｔｄ６が出力され、Ｄ
Ａ変換器５−２に与えられる。

【００２４】なお、ＤＡ変換器５−１、５−２は共に、
データ信号Ｓ１ｉ、Ｓ２ｉが確定してから、それぞれの
出力信号Ｖ０１、Ｖ０２の電圧が確定するまでの間に
は、セトリング時間Ｔｓが必要である。

【００２５】したがって、ＤＡ変換器５−１から、遅延
時間を設定するべく、遅延回路６−１に与えられる信号
Ｖ０１は、図１２（Ｋ）に示すように、ＤＡ変換器５−
１に入力されるデータ信号Ｓ１ｉが確定してから、セト
リング時間Ｔｓが経過した後に電圧が確定するので、セ
トリングタイム中の電圧は無視する必要がある。その結
果、遅延回路６−１は、時刻ｔ１から時刻ｔ８の間は、
Ｖｔｄ１に基づく遅延時間で動作し、データ信号Ｓ１ｉ
がＤｔｄ１からＤｔｄ３に変化した時刻ｔ８から、セト
リング時間Ｔｓが経過する時刻ｔ１１までの間は、遅延
時間不確定であり、時刻ｔ１１から時刻ｔ１８までの間
は、Ｖｔｄ３に基づく遅延時間で動作し、データ信号Ｓ
１ｉがＤｔｄ３からＤｔｄ５に変化した時刻ｔ１８か
ら、セトリング時間Ｔｓが経過する時刻ｔ２１までの間
は、遅延時間不確定であり、その後は、Ｖｔｄ５に基づ
く遅延時間で動作する。

【００２６】一方、ＤＡ変換器５−２から、遅延時間を
設定するべく、遅延回路６−２に与えられる信号Ｖ０２
は、図１２（Ｌ）に示すように、ＤＡ変換器５−２に入
力されるデータ信号Ｓ２ｉが確定してから、セトリング
時間Ｔｓが経過した後に電圧が確定するので、セトリン
グタイム中の電圧は無視する必要がある。その結果、遅
延回路６−２は、データ信号Ｓ２ｉがＤｔｄ０からＤｔ
ｄ２に変化する時刻ｔ３までの間は、Ｖｔｄ０に基づく
遅延時間で動作し、データ信号Ｓ２ｉがＤｔｄ０からＤ
ｔｄ２に変化した時刻ｔ３からセトリング時間Ｔｓが経
過する時刻ｔ６までの間は、遅延時間不確定であり、時
刻ｔ６から時刻ｔ１３までの間は、Ｖｔｄ２に基づく遅
延時間で動作し、データ信号Ｓ２ｉがＤｔｄ２からＤｔ
ｄ４に変化した時刻ｔ１３から、セトリング時間Ｔｓが
経過する時刻ｔ１６までの間は、遅延時間不確定であ
り、その後は、時刻ｔ１６から時刻ｔ２３までの間は、
Ｖｔｄ４に基づく遅延時間で動作し、データ信号Ｓ２ｉ
がＤｔｄ４からＤｔｄ６に変化した時刻ｔ２３からセト
リング時間Ｔｓが経過する時刻ｔ２６までの間は、遅延
時間不確定である。

【００２７】したがって、遅延回路６−１においては、
パルス“１”については、タイミング的に信号Ｖ０１が
Ｖｔｄ１の場合に対応した遅延時間Ｔｄ１が適用される
ので、パルス“１”から遅延時間Ｔｄ１のパルス“１
ｄ”が得られ、パルス“３”については、タイミング的
に信号Ｖ０１がＶｔｄ３の場合に対応した遅延時間Ｔｄ
３が適用されるので、パルス“３”から遅延時間Ｔｄ３
のパルス“３ｄ”が得られ、パルス“５”については、
タイミング的に信号Ｖ０１がＶｔｄ５の場合に対応した
遅延時間Ｔｄ５が適用されるので、パルス“５”から遅
延時間Ｔｄ５のパルス“５ｄ”が得られる。

【００２８】一方、遅延回路６−２においては、パルス
“２”については、タイミング的に信号Ｖ０２がＶｔｄ
２の場合に対応した遅延時間Ｔｄ２が適用されるので、
パルス“２”から遅延時間Ｔｄ２のパルス“２ｄ”が得
られ、パルス“４”については、タイミング的に信号Ｖ
０２がＶｔｄ４の場合に対応した遅延時間Ｔｄ４が適用
されるので、パルス“４”から遅延時間Ｔｄ４のパルス
“４ｄ”が得られることになる。

【００２９】その結果、出力端子１０からパルス出力Ｄ
ＯＵＴとして得られるパルス列は、クロック入力端子９
から入力パルスＣＬＫとして与えたパルス列に対して、
パルス“１”は遅延時間Ｔｄ１のパルス“１ｄ”とな
り、パルス“２”は遅延時間Ｔｄ２のパルス“２ｄ”と
なり、パルス“３”は遅延時間Ｔｄ３のパルス“３ｄ”
となり、パルス“４”は遅延時間Ｔｄ４のパルス“４
ｄ”となり、パルス“５”は遅延時間Ｔｄ５のパルス
“５ｄ”となる。

【００３０】つまり、アドレス入力端子８から与えられ
たアドレスデータ入力Ａｉに対応した遅延時間を各パル
ス毎に与えることができる。

【００３１】以上のように、クロック入力端子９からの
入力パルスＣＬＫ、つまりパルス列を複数のパルスに分
配し、それぞれのパルスを個別に遅延して、後に合成す
ることで、大きな可変遅延幅を取ることが可能となり、
更にオンザフライ動作などで遅延量を変化させる場合
も、複数に分配されたパルス毎にこれを行うことができ
るので、高速のパルス列に対応できるとされている。

【００３２】

【発明が解決しようとする課題】従来のタイミング発生
装置は、以上のように、アドレス入力端子８に入力され
るアドレスデータ入力Ａｉを、レジスタ１に取り込むタ
イミングを、オアゲート７の出力、つまり遅延回路６−
１、６−２を通過した後のパルスによって決定している
ので、遅延回路６−１、６−２の遅延量次第で、アドレ
スデータ入力Ａｉの取り込みタイミングがばらばらにな
る。したがって、このような非同期回路は、今日の大規
模集積回路の主流をなす同期システムには適用できず、
テスト容易化の観点からも障害が多い。

【００３３】本発明は、以上のような従来技術の問題点
を解消し、タイミング発生をマスタークロックに同期し
て行わせることにより、同期回路化し、大規模集積回路
に効果的に適用可能にすると共に、テストを容易化する
ことを可能にしたタイミング発生装置を提供することを
目的とする。

【００３４】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、クロック信号のパルスを複数の経路に順
次分配して分配パルスを出力するパルス分配手段と、前
記クロック信号に同期して、アドレスデータを取り込む
第１レジスタ手段と、前記レジスタ手段の出力をアドレ
スとして取り込むと共に遅延時間データを出力する記憶
手段と、前記記憶手段の出力データを前記分配パルスに
より個々に取り込み記憶する複数の第２レジスタ手段
と、前記第２レジスタ手段の出力データに基づいて前記
分配パルスを個々に可変遅延させる複数の遅延手段と、
を備えるタイミング発生装置を提供するものである。

【００３５】さらに、本発明は、クロック信号のパルス
を複数の径路に順次分配して分配パルスを出力するパル
ス分配手段と、前記各分配パルスの対応するものをそれ
ぞれ入力させ、それらのパルスを個々に遅延させる、複
数の遅延手段と、前記複数の遅延手段のそれぞれに遅延
時間データを加える遅延時間データ印加手段であって、
前記クロック信号に同期して前記各遅延時間データを取
り込んで、それらの各遅延時間データを対応する前記各
遅延手段に加える、遅延時間データを印加手段と、を備
えることを特徴とするタイミング発生装置を提供するも
のである。

【００３６】

【作用】上記手段において、本発明のタイミング発生装
置は、クロック信号に同期して動作する第１のレジスタ
手段の出力に基づいて、記憶手段よりアドレスに対応す
る遅延時間データを取り出し、これをパルス分配手段か
らの分配パルスに基づいて、アドレスに対応して配置さ
れた複数の第２レジスタ手段に保持し、第２レジスタ手
段の出力データに基づいて複数の遅延手段を制御して、
分配パルスを個々に可変遅延させ、得られた遅延パルス
を出力手段を通じて導出する。

【００３７】さらに、上記手段において、本発明のタイ
ミング発生装置は、クロック信号のパルスがパルス分配
手段により複数の径路に分配されて分配パルスとしてそ
れぞれ遅延手段に加えられるが、これらの遅延手段に
は、前記クロック信号に同期して取り込んだ遅延時間デ
ータが加えられており、よって各分配パルスは各遅延時
間データに応じて遅延される。

【００３８】

【実施例】以下、図面を参照しながら、本発明の実施例
を説明する。

【００３９】図１は、本発明の一実施例のタイミング発
生装置の回路図である。図において示すように、アドレ
ス入力端子８からのアドレスＡ［０，ｍ−１］は、クロ
ック入力端子９からの入力パルスＣＬＫをＣＫ入力とす
るレジスタ１のＤ入力に与えられる。レジスタ１のＱ出
力は、記憶装置３のアドレス入力ＡＩＮに与えられる。
そして、記憶装置３のデータ出力ＤＯＵＴｉからは、デ
ータＤ［０，ｎ−１］が出力される。

【００４０】一方、クロック入力端子９からの入力パル
スＣＬＫは、パルス分配回路２により分配され、ｋ個の
分配パルスＣＫ１〜ＣＫｋとして出力される。この分配
パルスＣＫ１〜ＣＫｋは、それぞれ遅延回路６−１〜６
−ｋに入力される。

【００４１】記憶装置３からのデータＤ［０，ｎ−１］
は、ｋ個のレジスタ４−１〜４−ｋのＤ入力に与えられ
る。これらのレジスタ４−１〜４−ｋのＣＫ入力には、
パルス分配回路２からの分配パルスＣＫ１〜ＣＫｋが、
それぞれ与えられる。レジスタ４−１〜４−ｋのＱ出力
からは、データ信号Ｓ１ｉ〜Ｓｋｉが出力され、ＤＡ変
換器５−１〜５−ｋに与えられる。

【００４２】ＤＡ変換器５−１〜５−ｋは、それぞれデ
ータ信号Ｓ１ｉ〜Ｓｋｉをアナログ変換して、信号Ｖ０
１〜Ｖ０ｋとし、これらを遅延回路６−１〜６−ｋに制
御信号として与える。

【００４３】遅延回路６−１〜６−ｋは、パルス分配回
路２から与えられた分配パルスＣＫ１〜ＣＫｋを、それ
ぞれ信号Ｖ０１〜Ｖ０ｋに基づいた時間だけ遅延させ、
遅延パルスＣＫ１Ｘ〜ＣＫｋＸとして出力する。

【００４４】これらの遅延パルスＣＫ１Ｘ〜ＣＫｋＸは
オアゲート７で論理和を取られ、合成されて出力端子１
０にパルス出力ＤＯＵＴとして送出される。

【００４５】以上述べたような構成において、次にその
動作を、ｋを“３”として、図１０のタイミングチャー
トにしたがって説明する。ちなみに、図１０において、
（Ａ）はクロック入力端子９からの入力パルスＣＬＫ、
（Ｂ）はアドレス入力端子８から入力されるアドレスＡ
［０，ｍ−１］、（Ｃ）、（Ｄ）、（Ｅ）はそれぞれパ
ルス分配回路２から出力される分配パルスＣＫ１、ＣＫ
２、ＣＫ３、（Ｆ）は記憶装置３から出力されるデータ
Ｄ［０，ｎ−１］、（Ｇ）、（Ｈ）、（Ｉ）はそれぞれ
レジスタ４−１、４−２、４−３から出力されるデータ
信号Ｓ１ｉ、Ｓ２ｉ、Ｓ３ｉ、（Ｊ）、（Ｋ）、（Ｌ）
はそれぞれＤＡ変換器５−１、５−２、５−３から出力
される信号Ｖ０１、Ｖ０２、Ｖ０３のレベル確定のタイ
ミング、（Ｍ）、（Ｎ）、（Ｏ）はそれぞれ遅延回路６
−１、６−２、６−３から出力される遅延パルスＣＫ１
Ｘ、ＣＫ２Ｘ、ＣＫ３Ｘ、（Ｐ）は出力端子１０から出
力されるパルス出力ＤＯＵＴである。

【００４６】ここで、アドレス入力端子８に与えられる
入力パルスＣＬＫを、仮に“１”、“２”、“３”・・
・とする。

【００４７】一方、入力パルスＣＬＫに同期してレジス
タ１に取り込まれるアドレス入力端子８からのｍビット
のアドレスＡ［０，ｍ−１］を順に、Ａ１、Ａ２、Ａ３
・・・とする。そして、アドレスＡｎは、レジスタ１を
通じて記憶装置３に与えられる。記憶装置３はアドレス
Ａｎに対応して、入力パルスＣＬＫの“１”、“２”、
“３”・・・のそれぞれに対応する遅延データＤｎを格
納する。ちなみに、図１０のタイミングチャートの例で
は、入力パルスＣＬＫ“ｎ”に同期して、アドレスデー
タＡｎ＋２が対応するようになっている。

【００４８】各入力パルスＣＬＫ“ｎ”の、時刻ｔ２、
ｔ６、ｔ１０、ｔ１４、ｔ１８、ｔ２２、ｔ２６、ｔ３
０、ｔ３４、ｔ３８における立ち上がりエッジに同期し
て、アドレスＡｎ＋２がレジスタ１に取り込まれる。そ
れから、記憶装置３のメモリアクセス時間ＴＡＡだけ経
過した後、つまり時刻ｔ５、ｔ９、ｔ１３、ｔ１７、ｔ
２１、ｔ２５、ｔ２９、ｔ３３、ｔ３７に、データ出力
ＤＯＵＴｉよりデータラインにデータＤｎ＋２が読み出
される。

【００４９】一方、入力パルスＣＬＫの各パルス“ｎ”
は、パルス分配回路２により、“ｎ”が“３”で割って
“１”余る数の場合は、分配パルスＣＫ１に、“ｎ”が
“３”で割って“２”余る数の場合は、分配パルスＣＫ
２に、“ｎ”が“３”で割り切れる数の場合は、分配パ
ルスＣＫ３に、それぞれ分配して出力される。

【００５０】分配パルスＣＫ１はレジスタ４−２のＣＫ
入力に、分配パルスＣＫ２はレジスタ４−３のＣＫ入力
に、分配パルスＣＫ３はレジスタ４−１のＣＫ入力に与
えられるので、それぞれのパルスの立ち上がりのタイミ
ングに、レジスタ４−１、４−２、４−３は記憶装置３
からのデータＤｎ＋１を取り込む。

【００５１】したがって、レジスタ４−１は、分配パル
スＣＫ３に基づいて、時刻ｔ１０、ｔ２２、ｔ３４に、
それぞれデータＤ４、Ｄ７、Ｄ１０を取り込み、Ｑ出力
にはデータ信号Ｓ１ｉとして、データＤ４、Ｄ７、Ｄ１
０を順次出力する。

【００５２】一方、レジスタ４−２は、分配パルスＣＫ
１に基づいて、時刻ｔ２、ｔ１４、ｔ２６、ｔ３８に、
それぞれデータＤ２、Ｄ５、Ｄ８、Ｄ１１を取り込み、
Ｑ出力にはデータ信号Ｓ２ｉとして、データＤ２、Ｄ
５、Ｄ８、Ｄ１１を順次出力する。

【００５３】また、レジスタ４−３は、分配パルスＣＫ
２に基づいて、時刻ｔ６、ｔ１８、ｔ３０に、それぞれ
データＤ３、Ｄ６、Ｄ９を取り込み、Ｑ出力にはデータ
信号Ｓ３ｉとして、データＤ３、Ｄ６、Ｄ９を順次出力
する。

【００５４】これらのデータ信号Ｓ１ｉ、Ｓ２ｉ、Ｓ３
ｉはそれぞれＤＡ変換器５−１、５−２、５−３に与え
られ、ここでアナログ制御データとして信号Ｖ０１、Ｖ
０２、０３に変換される。この場合、ＤＡ変換器５−
１、５−２、５−３はデータ信号Ｓ１ｉ、Ｓ２ｉ、Ｓ３
ｉが与えられてから、信号Ｖ０１、Ｖ０２、Ｖ０３を確
定するまで一定の時間を要する。この時間は、セトリン
グ時間Ｔｓと呼ばれるが、図１０の（Ｊ）、（Ｋ）、
（Ｌ）に、斜線で示した期間である。

【００５５】その結果、信号Ｖ０１は、時刻ｔ１、ｔ１
３、ｔ２５、ｔ３７に、それぞれレベルＶｔｄ１、Ｖｔ
ｄ４、Ｖｔｄ７、Ｖｔｄ１０として確定する。

【００５６】一方、信号Ｖ０２は、時刻ｔ５、ｔ１７、
ｔ２９に、それぞれレベルＶｔｄ２、Ｖｔｄ５、Ｖｔｄ
８として確定する。

【００５７】また、信号Ｖ０３は、時刻ｔ９、ｔ２１、
ｔ３３に、それぞれレベルＶｔｄ３、Ｖｔｄ６、Ｖｔｄ
９として確定する。

【００５８】以上のようにして、信号Ｖ０１、Ｖ０２、
Ｖ０３のレベルが確定すると、遅延回路６−１、６−
２、６−３の各遅延量が確定するが、これに対応して、
遅延回路６−１、６−２、６−３には、パルス分配回路
２より、それぞれ分配パルスＣＫ１、ＣＫ２、ＣＫ３が
与えられ、信号Ｖ０１、Ｖ０２、Ｖ０３に応じた期間だ
け遅延させられ、遅延パルスＣＫ１Ｘ、ＣＫ２Ｘ、ＣＫ
３Ｘとして出力される。

【００５９】例えば、入力パルスＣＬＫの“１”、
“４”、“７”に対応する分配パルスＣＫ１は、それぞ
れ信号Ｖ０１のレベルＶｔｄ１、Ｖｔｄ４、Ｖｔｄ７に
応じて、遅延回路６−１で遅延される。その結果、遅延
パルスＣＫ１Ｘとしては、時刻ｔ４、ｔ１８、ｔ２７に
立ち上がるパルス“１”、“４”、“７”が出力される
ことになる。

【００６０】一方、入力パルスＣＬＫの“２”、
“５”、“８”に対応する分配パルスＣＫ１は、それぞ
れ信号Ｖ０２のレベルＶｔｄ２、Ｖｔｄ５、Ｖｔｄ８に
応じて、遅延回路６−２で遅延される。その結果、遅延
パルスＣＫ２Ｘとしては、時刻ｔ７、ｔ２１、ｔ３５に
立ち上がるパルス“２”、“５”、“８”が出力される
ことになる。

【００６１】また、入力パルスＣＬＫの“３”、
“６”、“９”に対応する分配パルスＣＫ３は、それぞ
れ信号Ｖ０３のレベルＶｔｄ３、Ｖｔｄ６、Ｖｔｄ９に
応じて、遅延回路６−３で遅延される。その結果、遅延
パルスＣＫ３Ｘとしては、時刻ｔ１４、ｔ２３、ｔ３８
に立ち上がるパルス“３”、“６”、“９”が出力され
ることになる。

【００６２】以上のように、入力パルスＣＬＫのパルス
“１”、“２”、“３”・・・は、それぞれの立ち上が
りのタイミングで、レジスタ１にアドレスＡ３、Ａ４、
Ａ５・・・を取り込ませる。これらのアドレスＡ３、Ａ
４、Ａ５・・・は、記憶装置３を通じて、データＤ３、
Ｄ４、Ｄ５・・・に変換されるが、これらのデータＤ
３、Ｄ４、Ｄ５・・・は、アドレスＡ３、Ａ４、Ａ５・
・・が入力されてから、メモリアクセス時間ＴＡＡだけ
遅延されて出力される。

【００６３】そして、これらのデータＤ３、Ｄ４、Ｄ５
・・・は、それぞれ分配パルスＣＫ２、ＣＫ３、ＣＫ１
の“２”、“３”、“４”・・・により、それぞれレジ
スタ４−３、４−１、４−２に順に取り込まれる。その
結果、レジスタ４−３、４−１、４−２からは、それぞ
れデータＤ３、Ｄ４、Ｄ５・・・が出力される。

【００６４】これらのデータＤ３、Ｄ４、Ｄ５・・・
は、それぞれＤＡ変換器５−３、５−１、５−２に与え
られる。その結果、ＤＡ変換器５−３、５−１、５−２
のセトリング時間Ｔｓが経過した後に、信号Ｖ０３、Ｖ
０１、Ｖ０２として、レベルＶｔｄ３、Ｖｔｄ４、Ｖｔ
ｄ５・・・が確定する。

【００６５】これらのレベルＶｔｄ３、Ｖｔｄ４、Ｖｔ
ｄ５・・・は、それぞれデータＤ３、Ｄ４、Ｄ５・・・
に対応するものである。その結果、入力パルスＣＬＫの
パルス“３”、“４”、“５”・・・は、それぞれアド
レスＡ３、Ａ４、Ａ５・・・に対応するデータＤ３、Ｄ
４、Ｄ５・・・に対応して、リアルタイムで遅延時間制
御されることになる。

【００６６】つまり、レジスタ１、レジスタ４−１、４
−２、４−３はパイプラインレジスタとしての役割を果
たしている。

【００６７】以上のような動作を通じて、高速でのオン
ザフライ動作、つまりリアルタイムタイミングコントロ
ールが、同期回路として実現できる。

【００６８】なお、本実施例において、記憶装置３とし
ては、ＤＲＡＭやＲＯＭ等の任意の構成が適用可能であ
る。

【００６９】例えば、レベルセンシティブまたはエッジ
センシティブなＤラッチを集積したレジスタファイルに
より記憶装置３を構成することができる。

【００７０】また、正帰還ループを含むメモリセルを集
積したスタティックＲＡＭにより記憶装置３を構成する
こともできる。

【００７１】さて、図２は、図１の構成において、ｋが
“２”の場合の、パルス分配回路２の構成例１を示すも
のである。図において示すように、クロック入力端子９
からの入力パルスＣＬＫはフリップフロップ１１のＣＫ
入力とアンドゲート１２、１３に与えられる。そして、
フリップフロップ１１のＱ出力はアンドゲート１３に、
フリップフロップ１１の／Ｑ出力はアンドゲート１２に
与えられると共にフリップフロップ１１のＤ入力に入力
される。アンドゲート１２、１３の出力はクロック出力
端子１４、１５に導出される。

【００７２】以上のような構成によれば、フリップフロ
ップ１１は入力パルスＣＬＫの立ち下がり毎にＱ出力の
状態を反転させ、これに合わせて、／Ｑ出力の状態も反
転する。その結果、アンドゲート１２とアンドゲート１
３が入力パルスＣＬＫの立ち下がり毎に交互に入力パル
スＣＬＫを通過させ、クロック出力端子１４に分配パル
スＣＫ１を、クロック出力端子１５に分配パルスＣＫ２
をそれぞれ出力することになる。

【００７３】さて、図３は、図１の構成において、ｋが
“３”の場合の、パルス分配回路２の構成例２を示すも
のである。図において示すように、クロック入力端子９
からの入力パルスＣＬＫはフリップフロップ１１、１
８、１９のＣＫ入力とアンドゲート１２、１３、１７に
与えられる。そして、フリップフロップ１１のＱ出力は
フリップフロップ１８のＤ入力に、フリップフロップ１
８のＱ出力はフリップフロップ１９のＤ入力に与えられ
る。また、フリップフロップ１１、１８の各Ｑ出力はノ
アゲート２０に与えられ、ノアゲート２０の出力はフリ
ップフロップ１１のＤ入力に入力される。フリップフロ
ップ１１、１８、１９の各Ｑ出力はそれぞれアンドゲー
ト１２、１３、１７に与えられる。そして、アンドゲー
ト１２、１３、１７の出力はクロック出力端子１４、１
５、１６に導出される。

【００７４】以上のような構成によれば、フリップフロ
ップ１１、１８、１９はいずれも入力パルスＣＬＫの立
ち下がり毎に、それぞれのＤ入力の状態に応じてＱ出力
の状態を変化させることになる。例えば、初期状態にお
いて、フリップフロップ１１、１８、１９のいずれもリ
セット状態であり、それぞれのＱ出力が“０”であるも
のとする。

【００７５】この状態で、ノアゲート２０は“１”出力
を行うので、次の入力パルスＣＬＫの立ち下がりに同期
してフリップフロップ１１はそのＱ出力を“１”にす
る。この時、フリップフロップ１８のＱ出力は“０”で
あるが、フリップフロップ１１の“１”出力により、ノ
アゲート２０は“０”出力となる。

【００７６】したがって、次の入力パルスＣＬＫでは、
フリップフロップ１１の“１”出力をＤ入力としていた
フリップフロップ１８がそのＱ出力を“１”にする。一
方、ノアゲート２０の“０”をＤ入力としていたフリッ
プフロップ１１はそのＱ出力を“０”にする。この時、
フリップフロップ１１の出力は“０”であるが、フリッ
プフロップ１８の“１”出力によりノアゲート２０の出
力は“０”のままとなる。

【００７７】そして、次の入力パルスＣＬＫでは、ノア
ゲート２０の“０”出力をＤ入力としていたフリップフ
ロップ１１はそのＱ出力を“０”のままとし、フリップ
フロップ１１の“０”出力をＤ入力としていたフリップ
フロップ１８はそのＱ出力を“０”とし、フリップフロ
ップ１８の“１”出力をＤ入力としていたフリップフロ
ップ１９はそのＱ出力を“１”とする。フリップフロッ
プ１１、１８の各Ｑ出力が“０”となるので、ノアゲー
ト２０の出力は“１”に反転する。

【００７８】次に、入力パルスＣＬＫが立ち下がると、
今度はノアゲート２０の“１”出力をＤ入力としていた
フリップフロップ１１がそのＱ出力を“１”にし、フリ
ップフロップ１８の“０”出力をＤ入力としていたフリ
ップフロップ１９がそのＱ出力を“０”にする。

【００７９】つまり、入力パルスＣＬＫの立ち下がり毎
に、フリップフロップ１１、１８、１９の順で、サイク
リックにそれぞれのＱ出力を“１”にする。つまり、フ
リップフロップ１１、１８、１９は３段のシフトレジス
タで、“１”を循環させる構成となっている。

【００８０】その結果、フリップフロップ１１、１８、
１９のＱ出力を与えられるアンドゲート１２、１３、１
７は、それぞれのＱ出力が“１”の時に入力パルスＣＬ
Ｋの“１”レベルを通過させる。したがって、入力パル
スＣＬＫはアンドゲート１２、１３、１４を通じて、入
力パルスＣＬＫ毎にサイクリックに分配され、それぞれ
クロック出力端子１４、１５、１６に、分配パルスＣＫ
１、ＣＫ２、ＣＫ３として出力される。

【００８１】さて、図４は、図１の構成において、ｋが
“３”の場合の、パルス分配回路２の構成例３を示すも
のである。図において示すように、クロック入力端子９
からの入力パルスＣＬＫはダイレクトリセット用のリセ
ット入力Ｒを有するフリップフロップ２１、２２のＣＫ
入力に与えられる。フリップフロップ２１において、そ
の／Ｑ出力は、そのＤ入力に入力される。また、フリッ
プフロップ２１のＱ出力はアンドゲート２３とエクスク
ルシブオアゲート２４に与えられる。エクスクルシブオ
アゲート２４の出力はフリップフロップ２２のＤ入力に
与えられる。そして、フリップフロップ２２のＱ出力は
アンドゲート２３とエクスクルシブオアゲート２４に与
えられる。アンドゲート２３の出力はフリップフロップ
２１、２２のリセット入力Ｒに接続される。なお、アン
ドゲート１２には入力パルスＣＬＫに加えて、フリップ
フロップ２１、２２の各／Ｑ出力が与えられる。また、
アンドゲート１３には、入力パルスＣＬＫに加えて、フ
リップフロップ２１のＱ出力と、フリップフロップ２２
の／Ｑ出力が与えられる。そして、アンドゲート１７に
はフリップフロップ２１の／Ｑ出力と、フリップフロッ
プ２２のＱ出力が与えられる。

【００８２】以上のような構成によれば、フリップフロ
ップ２１、２２はいずれも入力パルスＣＬＫの立ち下が
り毎に、それぞれのＤ入力の状態に応じてＱ出力の状態
を変化させることになる。例えば、初期状態において、
フリップフロップ２１、２２のいずれもリセット状態で
あり、それぞれのＱ出力が“０”であるものとする。こ
の時、アンドゲート２３もエクスクルシブオアゲート２
４もそれぞれの出力を“０”としている。

【００８３】なお、フリップフロップ２１はその／Ｑ出
力をＤ入力に与えているので、入力パルスＣＬＫの立ち
下がり毎に、その状態を反転させる。

【００８４】一方、エクスクルシブオアゲート２４は、
フリップフロップ２１、２２のＱ出力のいずれか一方が
“１”の場合にのみ、その出力を“１”とするので、フ
リップフロップ２２のＱ出力が“０”で、フリップフロ
ップ２１のＱ出力が“１”となった時に、先ず、その出
力を“１”とする。そして、この“１”出力をＤ入力と
するフリップフロップ２２は、入力パルスＣＬＫの立ち
下がりに同期して、その状態を反転させ、Ｑ出力を
“１”とする。

【００８５】なお、フリップフロップ２１、２２の各Ｑ
出力が“１”になると、エクスクルシブオアゲート２４
はその出力を“０”とする。

【００８６】つまり、フリップフロップ２１、２２はリ
セット入力Ｒへのリセット信号が入らない限りは、バイ
ナリカウンタとして動作することになる。

【００８７】このバイナリカウンタは、リセットされな
ければ、フリップフロップ２１、２２共に“０”出力の
状態、フリップフロップ２１が“１”、フリップフロッ
プ２２が“０”出力の状態、フリップフロップ２１が
“０”、フリップフロップ２２が“１”出力の状態、フ
リップフロップ２１、２２共に“１”出力の状態を、サ
イクリックに繰り返す。

【００８８】しかし、フリップフロップ２１、２２のＱ
出力がいずれも“１”になると、アンドゲート２３の出
力が“１”となるので、これをリセット入力Ｒに入力さ
れるフリップフロップ２１、２２は強制的にリセットさ
れ、それぞれのＱ出力を“０”とする。つまり、初期状
態に戻される。

【００８９】つまり、この回路は、フリップフロップ２
１、２２共に“０”出力の状態、フリップフロップ２１
が“１”、フリップフロップ２２が“０”出力の状態、
フリップフロップ２１が“０”、フリップフロップ２２
が“１”出力の状態をサイクリックに繰り返すことにな
る。つまり、バイナリ値で、“０”、“１”、“２”を
繰り返す。

【００９０】その結果、バイナリ値“０”に対応するア
ンドゲート１２、バイナリ値で“１”に対応するアンド
ゲート１３、バイナリ値で“２”に対応するアンドゲー
ト１７の順で、順次サイクリックに入力パルスＣＬＫを
通過させるので、クロック出力端子１４、１５、１６に
は、入力パルスＣＬＫを分配した分配パルスＣＫ１、Ｃ
Ｋ２、ＣＫ３が導出される。

【００９１】また、図５は、図１の構成において、ｋが
“４”の場合の、パルス分配回路２の構成例４を示すも
のである。図において示すように、クロック入力端子９
からの入力パルスＣＬＫはフリップフロップ１１、１８
のＣＫ入力に与えられる。一方、フリップフロップ１１
のＱ出力はフリップフロップ１８のＤ入力に、フリップ
フロップ１８の／Ｑ出力はフリップフロップ１１のＤ入
力にそれぞれ与えられる。そして、アンドゲート１２に
は、フリップフロップ１１、１８の／Ｑ出力と入力パル
スＣＬＫが与えられ、アンドゲート１３にはフリップフ
ロップ１１のＱ出力とフリップフロップ１８の／Ｑ出力
と入力パルスＣＬＫが与えられ、アンドゲート１７に
は、フリップフロップ１１、１８のＱ出力と入力パルス
ＣＬＫが与えられれ、アンドゲート２５には、フリップ
フロップ１１の／Ｑ出力とフリップフロップ１８のＱ出
力と入力パルスＣＬＫが与えられる。アンドゲート１
２、１３、１７、２５の各出力はクロック出力端子１
４、１５、１６、２６に導出される。

【００９２】以上述べたような構成において、フリップ
フロップ１１、１８は、入力パルスＣＬＫに同期して動
作するシフトレジスタによるジョンソンカウンタを構成
しており、フリップフロップ１８の／Ｑ出力をフリップ
フロップ１１のＤ入力としているので、“０”と“１”
を交互にデータとしてシフトする機能を有する。つま
り、フリップフロップ１１、１８共にＱ出力が“０”の
状態、フリップフロップ１１のＱ出力が“１”で、フリ
ップフロップ１８のＱ出力が“０”の状態、フリップフ
ロップ１１、１８共にＱ出力が“１”の状態、フリップ
フロップ１１のＱ出力が“０”で、フリップフロップ１
８のＱ出力が“１”の状態を、入力パルスＣＬＫの立ち
下がり毎に同期して、サイクリックに繰り返す。

【００９３】その結果、入力パルスＣＬＫの立ち下がり
毎に、順次サイクリックにアンドゲート１２、１３、１
７、２５が、入力パルスＣＬＫを通過させるので、クロ
ック出力端子１４、１５、１６、２６に分配パルスＣＫ
１、ＣＫ２、ＣＫ３、ＣＫ４を得ることができる。

【００９４】さて、図６は、図１の構成において、ｋが
“４”の場合の、パルス分配回路２の構成例５を示すも
のである。図において示すように、入力パルスＣＬＫは
フリップフロップ１１、１８のＣＫ入力に与えられる。
フリップフロップ１１において、その／Ｑ出力は、その
Ｄ入力に入力される。また、フリップフロップ１１のＱ
出力はエクスクルシブオアゲート２４に与えられる。エ
クスクルシブオアゲート２４の出力はフリップフロップ
１８のＤ入力に与えられる。そして、フリップフロップ
１８のＱ出力はエクスクルシブオアゲート２４に与えら
れる。

【００９５】なお、アンドゲート１２には入力パルスＣ
ＬＫに加えて、フリップフロップ１１、１８の各／Ｑ出
力が与えられる。また、アンドゲート１３には、入力パ
ルスＣＬＫに加えて、フリップフロップ１１のＱ出力
と、フリップフロップ１８の／Ｑ出力が与えられる。そ
して、アンドゲート１７にはフリップフロップ１１の／
Ｑ出力と、フリップフロップ１８のＱ出力が与えられ
る。また、アンドゲート２５には入力パルスＣＬＫに加
えて、フリップフロップ１１、１８の各Ｑ出力が与えら
れる。

【００９６】以上のような構成によれば、フリップフロ
ップ１１、１８はいずれも入力パルスＣＬＫの立ち下が
り毎に、それぞれのＤ入力の状態に応じてＱ出力の状態
を変化させることになる。例えば、初期状態において、
フリップフロップ１１１８のいずれもリセット状態で
あり、それぞれのＱ出力が“０”であるものとする。こ
の時、エクスクルシブオアゲート２４はその出力を
“０”としている。

【００９７】なお、フリップフロップ１１はその／Ｑ出
力をＤ入力に与えているので、入力パルスＣＬＫの立ち
下がり毎に、その状態を反転させる。

【００９８】一方、エクスクルシブオアゲート２４は、
フリップフロップ１１、１８のＱ出力のいずれか一方が
“１”の場合にのみ、その出力を“１”とするので、フ
リップフロップ１８のＱ出力が“０”で、フリップフロ
ップ１１のＱ出力が“１”となった時に、先ず、その出
力を“１”とする。そして、この“１”出力をＤ入力と
するフリップフロップ１８は、入力パルスＣＬＫの立ち
下がりに同期して、その状態を反転させ、Ｑ出力を
“１”とする。

【００９９】なお、フリップフロップ１１、１８の各Ｑ
出力が“１”になると、エクスクルシブオアゲート２４
はその出力を“０”とする。

【０１００】つまり、フリップフロップ１１、１８はバ
イナリカウンタとして動作することになる。

【０１０１】そして、このバイナリカウンタは、フリッ
プフロップ１１、１８共に“０”出力の状態、フリップ
フロップ１１が“１”、フリップフロップ１８が“０”
出力の状態、フリップフロップ１１が“０”、フリップ
フロップ１８が“１”出力の状態、フリップフロップ１
１、１８共に“１”出力の状態を、サイクリックに繰り
返す。つまり、バイナリ値で、“０”、“１”、
“２”、“３”の状態を繰り返す。

【０１０２】その結果、バイナリ値“０”に対応するア
ンドゲート１２、バイナリ値で“１”に対応するアンド
ゲート１３、バイナリ値で“２”に対応するアンドゲー
ト１７、バイナリ値で“３”に対応するアンドゲート２
５の順で、順次サイクリックに入力パルスＣＬＫを通過
させるので、クロック出力端子１４、１５、１６、２６
には、入力パルスＣＬＫを分配した分配パルスＣＫ１、
ＣＫ２、ＣＫ３、ＣＫ４が導出される。

【０１０３】以上述べたように、図１において、パルス
分配回路２をｎビットのジョンソンカウンタで構成すれ
ば、ｋ＝２ｎのパルス分配を行うことができる。また、
パルス分配回路２をｎビットのバイナリカウンタで構成
すれば、ｋが２のｎ乗のパルスる分配を行うことができ
る。つまり、シフトレジスタ構成や、カウンタ構成を用
いることにより、任意のｋに対するパルス分配回路２を
容易に構成することができる。

【０１０４】図７は、図１の構成における遅延回路６−
１〜６−ｋの構成例１を示す回路図である。図において
示すように、入力端子２７からの分配パルスＣＫ１〜Ｃ
Ｋｋはランプ発生器２９の入力Ｉに与えられる。ランプ
発生器２９の出力Ｑは比較器３０の反転入力ＡＮに与え
られる。一方、比較器３０の非反転入力Ａには、ＤＡ変
換器出力導入端子２８を通じて、ＤＡ変換器５−１〜５
−ｋからの制御信号Ｖ０１〜Ｖ０ｋが入力される。比較
器３０の出力Ｑはランプ発生器３１の入力Ｉに入力され
る。ランプ発生器３１の出力Ｑは比較器３２の反転入力
ＡＮに与えられる。一方、比較器３２の非反転入力Ａに
は、ＤＡ変換器出力導入端子２８を通じて、ＤＡ変換器
５−１〜５−ｋからの制御信号Ｖ０１〜Ｖ０ｋが入力さ
れる。比較器３２の出力Ｑは遅延信号出力端子３３に遅
延パルスＣＫ１Ｘ〜ＣＫｋＸとして出力される。

【０１０５】以上述べたような構成において、次にその
動作を図８の波形図にしたがって説明する。ちなみに、
図８（Ａ）は入力端子２７からランプ発生器２９に入力
された分配パルスＣＫ１〜ＣＫｋ、同図（Ｂ）はランプ
発生器２９の出力Ｑ、つまり比較器３０の反転入力Ａ
Ｎ、およびＤＡ変換器出力導入端子２８からの信号Ｖ０
１〜Ｖ０ｋ、同図（Ｃ）は比較器３０の出力Ｑ、つまり
ランプ発生器３１の入力Ｉの波形、（Ｄ）はランプ発生
器３１の出力Ｑ、つまり比較器３２の反転入力ＡＮ、お
よびＤＡ変換器出力導入端子２８からの信号Ｖ０１〜Ｖ
０ｋ、同図（Ｅ）は比較器３２の出力Ｑ、つまり遅延信
号出力端子３３からの遅延パルスＣＫ１Ｘ〜ＣＫｋＸ出
力である。

【０１０６】入力端子２７から入力された、図８（Ａ）
に示すような、分配パルスＣＫ１〜ＣＫｋは、ランプ発
生器２９において、図８（Ｂ）に示すように、その立ち
下がりを起点としたランプ状の波形に変換される。

【０１０７】このランプ状の波形は、比較器３０の反転
入力ＡＮに与えられ、ここでＤＡ変換器出力導入端子２
８からの信号Ｖ０１〜Ｖ０ｋと比較される。その結果、
比較器３０からは、図８（Ｃ）に示すように、立ち下が
りエッジのみが遅延されたネガティブパルスが得られ
る。

【０１０８】このネガティブパルスは、ランプ発生器３
１において、図８（Ｄ）に示すように、その立ち下がり
を起点としたランプ状の波形に変換される。

【０１０９】このランプ状の波形は、比較器３２の反転
入力ＡＮに与えられ、ここでＤＡ変換器出力導入端子２
８からの信号Ｖ０１〜Ｖ０ｋと比較される。その結果、
比較器３２からは、図８（Ｅ）に示すように、ネガティ
ブパルスの立ち下がりエッジ、つまり元のパルスの立ち
上がりエッジのみが遅延されたパルスが得られる。

【０１１０】つまり、ランプ発生器２９と比較器３０に
より、分配パルスＣＫ１〜ＣＫｋの立ち下がりエッジが
遅延され、ランプ発生器３１と比較器３２により、分配
パルスＣＫ１〜ＣＫｋの立ち上がりエッジが遅延され
る。そして、この遅延量は比較器３０、３２の非反転入
力Ａ、つまりＤＡ変換器出力導入端子２８からの信号Ｖ
０１〜Ｖ０ｋによって任意に変化させることができる。

【０１１１】以上述べたような構成により、遅延回路６
−１〜６−ｋは分配パルスＣＫ１〜ＣＫｋを信号Ｖ０１
〜Ｖ０ｋにより任意の時間遅延させ、遅延信号出力端子
３３より遅延パルスＣＫ１Ｘ、ＣＫ２Ｘとして出力す
る。

【０１１２】なお、図７の構成では、分配パルスＣＫ１
〜ＣＫｋをアナログ的に連続的に遅延させる構成を例示
したが、ディジタル的に段階的に遅延させるような構成
を取ることもできる。

【０１１３】この場合、図１の構成におけるＤＡ変換器
５−１〜５−ｋを省略でき、レジスタ４−１〜４−ｋか
らのデータ信号Ｓ１ｉ〜Ｓｋｉを遅延回路６−１〜６−
ｋに直接与えるように構成できる。

【０１１４】このような遅延回路としてはディジタル遅
延回路として様々な構成が適用可能であり、例えば上位
のクロックにより動作するシフトレジスタを用いたり、
ゲート遅延時間を利用して遅延時間を異ならせた回路を
複数準備してこれを選択するようにする構成や、複数の
遅延要素のバイパスの組み合わせにより任意の遅延時間
を得るようにした構成等が適用可能である。

【０１１５】図９は、図１の構成における遅延回路６−
１〜６−ｋの構成例２を示す回路図であり、特にＤＡ変
換器５−１〜５−ｋを省略すると共に、遅延回路６−１
〜６−ｋをディジタルデータで制御可能な構成にした場
合を例示するものである。図において示すように、入力
端子２７からの分配パルスＣＫ１〜ＣＫｋは直列接続さ
れるバッファ３４−１〜３４−ｉに入力される。入力端
子２７からの分配パルスＣＫ１〜ＣＫｋはマルチプレク
サ３６の入力Ａ０に入力され、バッファ３４−１〜３４
−ｉの各出力はマルチプレクサ３６の入力Ａ１〜Ａｉに
それぞれ入力される。マルチプレクサ３６は、制御デー
タ入力端子３５からのデータ信号Ｓ１ｉ〜Ｓｋｉにより
制御され、入力Ａ０〜Ａｉの中の１つを選択して出力Ｑ
に導出するように構成される。マルチプレクサ３６の出
力Ｑは遅延信号出力端子３３に遅延パルスＣＫ１Ｘ、Ｃ
Ｋ２Ｘとして送出される。なお、バッファ３４−１〜３
４−ｉはそれぞれ一定の遅延時間を有するものとする。

【０１１６】以上のような構成によれば、入力端子２７
から入力された分配パルスＣＫ１〜ＣＫｋは、マルチプ
レクサ３６の入力Ａ０には遅延時間なく与えられるが、
入力Ａ１にはバッファ３４−１分の遅延時間を持って入
力され、入力Ａ２にはバッファ３４−１と３４−２の合
計遅延時間を持って入力され、入力Ａｉには、バッファ
３４−１〜３４−ｉの合計遅延時間を持って入力される
ことになる。つまり、マルチプレクサ３６の入力Ａ０〜
Ａｉにはそれぞれ、バッファ３４−１〜３４−ｉの直列
段数によって決定される段階的に遅延されたパルスが与
えられることになる。

【０１１７】これに対して、マルチプレクサ３６は、制
御データ入力端子３５からのデータ信号Ｓ１ｉ〜Ｓｋｉ
に応じて、その入力Ａ０〜Ａｉの中から１つを選択して
出力Ｑに導出する。つまり、データ信号Ｓ１ｉ〜Ｓｋｉ
に応じた遅延量のパルスを選択することにより、結果と
して分配パルスＣＫ１〜ＣＫｋをデータ信号Ｓ１ｉ〜Ｓ
ｋｉに応じて遅延させたパルスを得ることができる。

【０１１８】以上述べたような構成により、遅延回路６
−１〜６−ｋは分配パルスＣＫ１〜ＣＫｋをデータ信号
Ｓ１ｉ〜Ｓｋｉにより、バッファ３４−１〜３４−ｉの
任意の段数分遅延させ、遅延信号出力端子３３より遅延
パルスＣＫ１Ｘ〜ＣＫｋＸとして出力する。

【０１１９】以上述べたように、本発明のタイミング発
生装置は、入力パルスにそれぞれ異なる遅延時間を与え
るアドレスを、入力パルスにより取り込むように構成し
たので、同期回路としてタイミング発生できるようにな
り、２００ＭＨｚ以上のクロックレートで動作可能なリ
アルタイムタイミングコントロールができるので、大規
模同期デジタルシステムに容易に組み込むことが可能で
あり、テスト容易化を計ることができるという効果があ
る。

【０１２０】

【発明の効果】本発明によれば、クロック信号の各パル
スを遅延するに当り、各パルスを遅延する遅延手段に、
そのクロック信号に同期して取り込んだ各遅延時間デー
タを加えて、各遅延手段における遅延時間を制御するよ
うにしたので、同期回路としてタイミングを発生するこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るタイミング発生装置の
回路図である。

【図２】図１の構成のパルス分配回路の構成例１を示す
回路図である。

【図３】図１の構成のパルス分配回路の構成例２を示す
回路図である。

【図４】図１の構成のパルス分配回路の構成例３を示す
回路図である。

【図５】図１の構成のパルス分配回路の構成例４を示す
回路図である。

【図６】図１の構成のパルス分配回路の構成例５を示す
回路図である。

【図７】図１の構成の遅延回路の構成例１を示す回路図
である。

【図８】図７の構成の動作を説明するための波形図であ
る。

【図９】図１の構成の遅延回路の構成例２を示す回路図
である。

【図１０】図１の構成の動作を説明するためのタイミン
グチャートである。

【図１１】従来のタイミング発生装置の回路図である。

【図１２】図１１の構成の動作を説明するためのタイミ
ングチャートである。

【符号の説明】

１、４−１〜４−ｋ、３８−１、３８−２レジスタ２パルス分配回路３記憶装置５−１〜５−ｋＤＡ変換器６−１〜６−ｋ遅延回路８アドレス入力端子９クロック入力端子１０出力端子１１、１８、１９、２１、２２フリップフロップ１４、１５、１６、２６クロック出力端子２７入力端子２８ＤＡ変換器出力導入端子２９、３１ランプ発生器３０、３２比較器３３遅延信号出力端子３４−１〜３４−ｉバッファ３５制御データ入力端子３６マルチプレクサ

Claims

【特許請求の範囲】

【請求項１】クロック信号のパルスを複数の経路に順次
分配して分配パルスを出力するパルス分配手段と、前記クロック信号に同期して、アドレスデータを取り込
む第１レジスタ手段と、前記レジスタ手段の出力をアドレスとして取り込むと共
に遅延時間データを出力する記憶手段と、前記記憶手段の出力データを前記分配パルスにより個々
に取り込み記憶する複数の第２レジスタ手段と、前記第２レジスタ手段の出力データに基づいて前記分配
パルスを個々に可変遅延させる複数の遅延手段と、を備えることを特徴とするタイミング発生装置。
【請求項２】前記出力手段が、複数の遅延パルスを合成
して、連続したパルス列を生成する論理手段を有する、
請求項１記載のタイミング発生装置。
【請求項３】前記パルス分配手段が、前記クロック信号
に同期して状態を反転するフリップフロップと、前記フ
リップフロップの出力に基づいて、前記クロック信号の
パルスを２つの経路に分配する論理回路と、を有する請
求項１又は２記載のタイミング発生装置。
【請求項４】前記パルス分配手段が、前記クロックに同
期して、特定のデータをシフトするシフトレジスタと、
前記シフトレジスタの出力に基づいて、前記クロック信
号のパルスを複数の経路に分配する論理回路と、を有す
る請求項１又は２記載のタイミング発生装置。
【請求項５】前記パルス分配手段が、前記クロックに同
期して、一定のカウント毎にゼロリセットされるカウン
タと、前記カウンタの出力に基づいて、前記クロック信
号のパルスを複数の経路に分配する論理回路と、を有す
る請求項１又は２記載のタイミング発生装置。
【請求項６】前記パルス分配手段が、前記クロックに同
期して動作すると共に最終段の状態を反転して初段にル
ープバックするように構成したシフトレジスタと、前記
シフトレジスタの各段の出力に基づいて、前記クロック
信号のパルスを複数の経路に分配する論理回路と、を有
する請求項１又は２記載のタイミング発生装置。
【請求項７】前記パルス分配手段が、前記クロックに同
期して、サイクリックにカウント動作するカウンタと、
前記カウンタの出力に基づいて、前記クロック信号のパ
ルスを複数の経路に分配する論理回路と、を有する請求
項１又は２記載のタイミング発生装置。
【請求項８】前記パルス分配手段が、サイクリックに状
態の組み合わせを変化させる複数のフリップフロップ
と、前記フリップフロップの状態を論理的にデコードし
て、このデコード結果に基づいて、前記クロック信号を
選択し、そのパルスを複数の経路に分配する論理回路
と、を有する請求項１又は２記載のタイミング発生装
置。
【請求項９】前記記憶手段が、レベルセンシティブまた
はエッジセンシティブなＤ型ラッチを集積したレジスタ
ファイルより構成される、請求項１〜８の１つに記載の
タイミング発生装置。
【請求項１０】前記記憶手段が、正帰還ループを含むメ
モリセルを集積したスタティックＲＡＭにより構成され
る、請求項１〜８の１つに記載のタイミング発生装置。
【請求項１１】前記遅延手段が、パルスの立ち上がりお
よび立ち下がりをトリガとしてランプ波形を発生するラ
ンプ波形発生回路と、前記第２レジスタ手段の出力デー
タに対応するアナログ値に基づいて、前記ランプ波形発
生回路の出力値を比較する比較回路と、を有する請求項
１〜１０の１つに記載のタイミング発生装置。
【請求項１２】前記遅延手段が、前記第２レジスタ手段
の出力データに基づいて、デジタル的に段階的にパルス
を遅延させる回路で構成される、請求項１〜１０の１つ
に記載のタイミング発生装置。
【請求項１３】前記遅延手段が、パルスを複数の直列接
続される遅延要素に基づいて段階的に遅延させる遅延要
素群と、前記第２レジスタ手段の出力データに基づい
て、前記遅延要素群の各遅延要素の出力を選択して出力
するマルチプレクサ回路と、を有する請求項１〜１０の
１つに記載のタイミング発生装置。
【請求項１４】クロック信号のパルスを複数の径路に順
次分配して分配パルスを出力するパルス分配手段と、前記各分配パルスの対応するものをそれぞれ入力させ、
それらのパルスを個々に遅延させる、複数の遅延手段
と、前記複数の遅延手段のそれぞれに遅延時間データを加え
る遅延時間データ印加手段であって、前記クロック信号
に同期して前記各遅延時間データを取り込んで、それら
の各遅延時間データを対応する前記各遅延手段に加え
る、遅延時間データ印加手段と、を備えることを特徴とするタイミング発生装置。
【請求項１５】前記遅延時間データを出力する遅延時間
データ出力手段をさらに備え、この遅延時間データ出力
手段は、複数の遅延時間データをアドレス付けして記憶
した記憶手段を有し、外部からのアドレスを順次前記ク
ロック信号に同期して取り込み、取り込んだアドレスに
対応する遅延時間データを順次出力するものとして構成
されている、請求項１４記載のタイミング発生装置。
【請求項１６】前記遅延時間データ印加手段は、ある分
配パルスを遅延するに際して、その分配パルスよりも任
意数周期前の分配パルスに同期して前記遅延時間データ
を取り込み、前記ある分配パルスがそれに対応する前記
遅延手段に加えられるよりも前に、その遅延手段に加え
る、ものとして構成されている、請求項１４又は１５記
載のタイミング発生装置。
【請求項１７】前記遅延時間データ印加手段は、前記各
遅延時間データをアナログ量に変換して前記各遅延手段
に加え、前記各遅延手段は、加えられたアナログ量とし
ての各遅延時間データに応じて、それぞれ前記分配パル
スを遅延させるものとして構成されている、請求項１４
〜１６項の１つに記載のタイミング発生装置。
【請求項１８】前記遅延時間データ印加手段は、前記各
遅延時間データをデジタル量のまま前記各遅延手段に加
え、前記各遅延手段は、加えられたデジタル量としての
各遅延時間データに応じて、それぞれ前記分配パルスを
遅延させるものとして構成されている、請求項１４〜１
６項の１つに記載のタイミング発生装置。