JPH09252252A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JPH09252252A JPH09252252A JP8057709A JP5770996A JPH09252252A JP H09252252 A JPH09252252 A JP H09252252A JP 8057709 A JP8057709 A JP 8057709A JP 5770996 A JP5770996 A JP 5770996A JP H09252252 A JPH09252252 A JP H09252252A
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- pulse
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
- H03M1/822—Digital/analogue converters with intermediate conversion to time interval using pulse width modulation
- H03M1/827—Digital/analogue converters with intermediate conversion to time interval using pulse width modulation in which the total pulse width is distributed over multiple shorter pulse widths
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Abstract
(57)【要約】
【課題】 ＰＷＭ方式のＤ／Ａ変換器でスイッチングノ
イズを低減する。 【解決手段】 奇数番目のデータ変換期間中で、デジタ
ルデータＤの指定する期間を経過した後に立ち上がり、
偶数番目のデータ変換期間で、デジタルデータＤの指定
する期間を残して立ち下がる負パルス信号Ｐ−を生成す
る。また、奇数番目のデータ変換期間中で、デジタルデ
ータＤの指定する期間を残して立ち上がり、偶数番目の
データ変換期間で、デジタルデータＤの指定する期間を
経過した後に立ち下がる正パルス信号Ｐ＋を生成する。
これら負パルス信号Ｐ−と正パルス信号Ｐ＋とを合成し
た合成パルス信号Ｐを平滑化してデジタルデータＤに対
応したアナログ信号電圧Ｖoutを得る。
イズを低減する。 【解決手段】 奇数番目のデータ変換期間中で、デジタ
ルデータＤの指定する期間を経過した後に立ち上がり、
偶数番目のデータ変換期間で、デジタルデータＤの指定
する期間を残して立ち下がる負パルス信号Ｐ−を生成す
る。また、奇数番目のデータ変換期間中で、デジタルデ
ータＤの指定する期間を残して立ち上がり、偶数番目の
データ変換期間で、デジタルデータＤの指定する期間を
経過した後に立ち下がる正パルス信号Ｐ＋を生成する。
これら負パルス信号Ｐ−と正パルス信号Ｐ＋とを合成し
た合成パルス信号Ｐを平滑化してデジタルデータＤに対
応したアナログ信号電圧Ｖoutを得る。
Description
【０００１】
【産業上の利用分野】本発明は、パルス幅変調(Pulse W
idth Modulation)によりデジタルデータをアナログ信号
に変換するＤ／Ａ変換器に関する。
idth Modulation)によりデジタルデータをアナログ信号
に変換するＤ／Ａ変換器に関する。
【０００２】
【従来の技術】ＰＷＭ方式のＤ／Ａ変換器は、振幅変調
を用いたＡＭ方式のＤ／Ａ変換器と比べて、変換速度が
遅く、高調波歪みが大きいといった欠点はあるものの、
比較的簡単な回路構成により高い変換精度を得られると
いう利点を有している。このため、小型軽量化と共に低
価格化が望まれるデジタルオーディオ機器等に広く利用
されている。
を用いたＡＭ方式のＤ／Ａ変換器と比べて、変換速度が
遅く、高調波歪みが大きいといった欠点はあるものの、
比較的簡単な回路構成により高い変換精度を得られると
いう利点を有している。このため、小型軽量化と共に低
価格化が望まれるデジタルオーディオ機器等に広く利用
されている。
【０００３】図８は、ＰＷＭ方式のＤ／Ａ変換器の構成
を示すブロック図である。ＰＷＭ方式のＤ／Ａ変換器
は、データ入力回路１、カウンタ２、パルス生成回路
３、選択合成回路４、電源５ａ、５ｂ及びローパスフィ
ルタ（ＬＰＦ）６より構成される。データ入力回路１
は、アナログ信号に変換すべきデジタルデータＤを１デ
ータ毎に取り込み、そのデジタルデータＤを１データ変
換期間中継続してパルス生成回路３へ供給する。データ
変換期間は、取り込んだ１つのデジタルデータＤをアナ
ログ値に変換するのに要する期間であり、ｎビットのデ
ジタルデータＤに対しては基準クロックＣＫのクロック
周期の２^n（＾はべき乗を表す）倍が１データ変換期間
となる。カウンタ２は、基準クロックＣＫを受けてデー
タ変換期間毎にカウント動作を繰り返し、このカウント
動作によって生成されるカウントデータＡをパルス生成
回路３へ供給する。このカウンタ２は、データ入力回路
１に取り込まれるデジタルデータＤのビット数に一致す
るビット構成であり、ｎビットのデジタルデータＤに対
して基準クロックＣＫのクロック周期の２^n倍の周期
（１データ変換期間）でカウント動作を繰り返す。
を示すブロック図である。ＰＷＭ方式のＤ／Ａ変換器
は、データ入力回路１、カウンタ２、パルス生成回路
３、選択合成回路４、電源５ａ、５ｂ及びローパスフィ
ルタ（ＬＰＦ）６より構成される。データ入力回路１
は、アナログ信号に変換すべきデジタルデータＤを１デ
ータ毎に取り込み、そのデジタルデータＤを１データ変
換期間中継続してパルス生成回路３へ供給する。データ
変換期間は、取り込んだ１つのデジタルデータＤをアナ
ログ値に変換するのに要する期間であり、ｎビットのデ
ジタルデータＤに対しては基準クロックＣＫのクロック
周期の２^n（＾はべき乗を表す）倍が１データ変換期間
となる。カウンタ２は、基準クロックＣＫを受けてデー
タ変換期間毎にカウント動作を繰り返し、このカウント
動作によって生成されるカウントデータＡをパルス生成
回路３へ供給する。このカウンタ２は、データ入力回路
１に取り込まれるデジタルデータＤのビット数に一致す
るビット構成であり、ｎビットのデジタルデータＤに対
して基準クロックＣＫのクロック周期の２^n倍の周期
（１データ変換期間）でカウント動作を繰り返す。
【０００４】パルス生成回路３は、データ入力回路１か
ら供給されるデジタルデータＤをカウンタ２から供給さ
れるカウントデータＡと共に取り込み、１データ変換期
間のパルス幅の総計がデジタルデータＤの内容に応じて
変化する１ビットのパルス信号Ｐを出力する。即ち、パ
ルス生成回路３は、１データ変換期間を基準クロックＣ
Ｋのクロック周期で２^n個に分割し、デジタルデータＤ
によって示される数の分割期間にパルスを立ち上げるよ
うにしてパルス信号Ｐを生成する。例えば、デジタルデ
ータＤが「１」を表しているときには１データ変換期間
（２^nクロック期間）中に１クロック期間だけロウレベ
ルからハイレベルに立ち上がるパルス信号Ｐを生成し、
「６」を表しているときには１データ変換期間中に６ク
ロック期間だけロウレベルからハイレベルに立ち上がる
パルス信号Ｐを生成する。
ら供給されるデジタルデータＤをカウンタ２から供給さ
れるカウントデータＡと共に取り込み、１データ変換期
間のパルス幅の総計がデジタルデータＤの内容に応じて
変化する１ビットのパルス信号Ｐを出力する。即ち、パ
ルス生成回路３は、１データ変換期間を基準クロックＣ
Ｋのクロック周期で２^n個に分割し、デジタルデータＤ
によって示される数の分割期間にパルスを立ち上げるよ
うにしてパルス信号Ｐを生成する。例えば、デジタルデ
ータＤが「１」を表しているときには１データ変換期間
（２^nクロック期間）中に１クロック期間だけロウレベ
ルからハイレベルに立ち上がるパルス信号Ｐを生成し、
「６」を表しているときには１データ変換期間中に６ク
ロック期間だけロウレベルからハイレベルに立ち上がる
パルス信号Ｐを生成する。
【０００５】選択合成回路４は、例えば、相補的に動作
する一対のスイッチングトランジスタからなり、パルス
生成回路３で生成されるパルス信号Ｐに応答し、互いに
異なる電圧Ｖ1、Ｖ2（Ｖ1＞Ｖ2）の何れか一方を選択し
て出力する。一対の電源５ａ、５ｂは、それぞれ電圧Ｖ
１、Ｖ２を発生し、選択合成回路４に供給する。この電
源５ａ、５ｂが出力する電圧Ｖ１、Ｖ２は、例えば電源
電圧及び接地電圧であり、この電圧Ｖ１、Ｖ２の電位差
が出力アナログ信号のダイナミックレンジとなる。ＬＰ
Ｆ６は、パルス信号Ｐに応じて選択合成回路４で取り出
される２つの電圧Ｖ１、Ｖ２を時間軸乗で平滑化し、デ
ジタルデータＤに対応したアナログ信号電圧Ｖoutを出
力する。即ち、選択合成回路４の出力は、デジタルデー
タＤによって決定されるデューティ比に従って２つの電
圧Ｖ1、Ｖ2を繰り返す２値の信号であるため、ＬＰＦ６
を通過させることによって、高周波成分を取り除いて直
流成分のみのアナログ信号電圧Ｖoutを得られるように
している。
する一対のスイッチングトランジスタからなり、パルス
生成回路３で生成されるパルス信号Ｐに応答し、互いに
異なる電圧Ｖ1、Ｖ2（Ｖ1＞Ｖ2）の何れか一方を選択し
て出力する。一対の電源５ａ、５ｂは、それぞれ電圧Ｖ
１、Ｖ２を発生し、選択合成回路４に供給する。この電
源５ａ、５ｂが出力する電圧Ｖ１、Ｖ２は、例えば電源
電圧及び接地電圧であり、この電圧Ｖ１、Ｖ２の電位差
が出力アナログ信号のダイナミックレンジとなる。ＬＰ
Ｆ６は、パルス信号Ｐに応じて選択合成回路４で取り出
される２つの電圧Ｖ１、Ｖ２を時間軸乗で平滑化し、デ
ジタルデータＤに対応したアナログ信号電圧Ｖoutを出
力する。即ち、選択合成回路４の出力は、デジタルデー
タＤによって決定されるデューティ比に従って２つの電
圧Ｖ1、Ｖ2を繰り返す２値の信号であるため、ＬＰＦ６
を通過させることによって、高周波成分を取り除いて直
流成分のみのアナログ信号電圧Ｖoutを得られるように
している。
【０００６】図９は、パルス生成回路３の構成例を示す
回路図で、図１０は、その動作を説明するタイミング図
である。これらの図においては、簡略化のために３ビッ
ト構成の場合を示している。３ビット構成では、カウン
タ２が８クロック周期で動作し、この８クロック期間が
１データ変換期間として設定される。カウンタ２から入
力される３ビットのカウントデータＡ(a1,a2,a3)は、デ
コーダ７に入力され、各データ変換期間単位で図８に示
すようなデコードデータＢ(b1,b2,b3)に変換される。こ
れらのデコードデータＢ(b1,b2,b3)は、例えば、以下の
論理合成によって得ることができる。
回路図で、図１０は、その動作を説明するタイミング図
である。これらの図においては、簡略化のために３ビッ
ト構成の場合を示している。３ビット構成では、カウン
タ２が８クロック周期で動作し、この８クロック期間が
１データ変換期間として設定される。カウンタ２から入
力される３ビットのカウントデータＡ(a1,a2,a3)は、デ
コーダ７に入力され、各データ変換期間単位で図８に示
すようなデコードデータＢ(b1,b2,b3)に変換される。こ
れらのデコードデータＢ(b1,b2,b3)は、例えば、以下の
論理合成によって得ることができる。
【０００７】ｂ1＝＊ａ3 ｂ2＝＊ａ2・ａ3 ｂ3＝＊ａ1・ａ2・ａ3 （＊ａ1、＊ａ2、＊ａ3は、ａ1、ａ2、ａ3の否定を表
す） このデコードデータＢ(b1,b2,b3)は、ＮＡＮＤゲート８
ａ、８ｂ、８ｃの一方の入力にそれぞれ与えられる。さ
らに、データ入力回路１から入力される３ビットのデジ
タルデータＤ(d1,d2,d3)がＮＡＮＤゲート８ａ、８ｂ、
８ｃの他方の入力にそれぞれ与えられ、各ＮＡＮＤゲー
ト８ａ、８ｂ、８ｃの出力が、ＮＡＮＤゲート９の入力
に与えられる。そして、このＮＡＮＤゲート９の出力が
パルス信号Ｐとして出力される。これにより、デコード
データＢ(b1,b2,b3)が、デジタルデータＤ(d1,d2,d3)の
内容に応じて合成され、結果的にデータ変換期間中のパ
ルス幅の総和がデジタルデータＤ(d1,d2,d3)の内容に対
応したパルス信号Ｐが生成される。例えば、デジタルデ
ータＤ(d1,d2,d3)が「１,０,１」の場合には、デコード
データＢ(b1,b2,b3)のうちｂ1とｂ3とが合成され、８ク
ロック期間のデータ変換期間中にパルス幅の総和が５ク
ロック期間となるパルス信号Ｐ(1,0,1)が出力される。
す） このデコードデータＢ(b1,b2,b3)は、ＮＡＮＤゲート８
ａ、８ｂ、８ｃの一方の入力にそれぞれ与えられる。さ
らに、データ入力回路１から入力される３ビットのデジ
タルデータＤ(d1,d2,d3)がＮＡＮＤゲート８ａ、８ｂ、
８ｃの他方の入力にそれぞれ与えられ、各ＮＡＮＤゲー
ト８ａ、８ｂ、８ｃの出力が、ＮＡＮＤゲート９の入力
に与えられる。そして、このＮＡＮＤゲート９の出力が
パルス信号Ｐとして出力される。これにより、デコード
データＢ(b1,b2,b3)が、デジタルデータＤ(d1,d2,d3)の
内容に応じて合成され、結果的にデータ変換期間中のパ
ルス幅の総和がデジタルデータＤ(d1,d2,d3)の内容に対
応したパルス信号Ｐが生成される。例えば、デジタルデ
ータＤ(d1,d2,d3)が「１,０,１」の場合には、デコード
データＢ(b1,b2,b3)のうちｂ1とｂ3とが合成され、８ク
ロック期間のデータ変換期間中にパルス幅の総和が５ク
ロック期間となるパルス信号Ｐ(1,0,1)が出力される。
【０００８】
【発明が解決しようとする課題】デジタルデータＤ(d1,
d2,d3)を変換して得られる電圧Ｖoutの出力周期は、デ
ジタルデータＤ(d1,d2,d3)がデータ入力回路１に取り込
まれる周期に従うものであり、カウンタ２に入力される
クロックＣＫの周期、即ち、パルス信号Ｐの周期によっ
て設定される。このパルス信号Ｐについては、立ち上が
り及び立ち下がりの合計がデータ変換期間の間で２回か
ら最大で８回となるため、オーバサンプリング動作等に
対応して出力の周期が短くなると、パルス信号Ｐの周波
数は極めて高くなる。従って、パルス信号Ｐに応答する
選択合成回路４が高速でスイッチング動作することにな
り、このスイッチングノイズが出力の歪みを招く要因の
一つとなっている。
d2,d3)を変換して得られる電圧Ｖoutの出力周期は、デ
ジタルデータＤ(d1,d2,d3)がデータ入力回路１に取り込
まれる周期に従うものであり、カウンタ２に入力される
クロックＣＫの周期、即ち、パルス信号Ｐの周期によっ
て設定される。このパルス信号Ｐについては、立ち上が
り及び立ち下がりの合計がデータ変換期間の間で２回か
ら最大で８回となるため、オーバサンプリング動作等に
対応して出力の周期が短くなると、パルス信号Ｐの周波
数は極めて高くなる。従って、パルス信号Ｐに応答する
選択合成回路４が高速でスイッチング動作することにな
り、このスイッチングノイズが出力の歪みを招く要因の
一つとなっている。
【０００９】そこで本発明は、高速でのスイッチング動
作をなくし、スイッチングノイズによる出力波形の歪み
を防止することを目的とする。
作をなくし、スイッチングノイズによる出力波形の歪み
を防止することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、適数ビットのデジタルデータに対してデータ変換期
間毎にデジタルデータの内容に応じたアナログ値を得る
Ｄ／Ａ変換器であって、奇数番目のデータ変換期間で上
記デジタルデータの指定する期間を経過して立ち上げら
れると共に偶数番目のデータ変換期間で上記デジタルデ
ータの指定する期間を残して立ち下げられる負パルス信
号及び奇数番目のデータ変換期間で上記デジタルデータ
の指定する期間を残して立ち上げられると共に偶数番目
のデータ変換期間で上記デジタルデータの指定する期間
を経過して立ち下げられる正パルス信号を生成するパル
ス生成回路と、上記負パルス信号及び上記正パルス信号
の差に応答して合成パルス信号を出力するパルス合成回
路と、を備えたことにある。
解決するために成されたもので、その特徴とするところ
は、適数ビットのデジタルデータに対してデータ変換期
間毎にデジタルデータの内容に応じたアナログ値を得る
Ｄ／Ａ変換器であって、奇数番目のデータ変換期間で上
記デジタルデータの指定する期間を経過して立ち上げら
れると共に偶数番目のデータ変換期間で上記デジタルデ
ータの指定する期間を残して立ち下げられる負パルス信
号及び奇数番目のデータ変換期間で上記デジタルデータ
の指定する期間を残して立ち上げられると共に偶数番目
のデータ変換期間で上記デジタルデータの指定する期間
を経過して立ち下げられる正パルス信号を生成するパル
ス生成回路と、上記負パルス信号及び上記正パルス信号
の差に応答して合成パルス信号を出力するパルス合成回
路と、を備えたことにある。
【００１１】以上の構成によれば、１データ変換期間毎
に立ち上がりと立ち下がりとを繰り返す負パルス信号及
び正パルス信号に応じてスイッチング動作が行われるよ
うになるため、スイッチング動作の周期が長くなってス
イッチングノイズが減少する。そして、これらの負パル
ス信号及び正パルス信号の互いの差から合成される出力
パルス信号では、各データ変換期間内で生じるレベルの
反転が全ての場合において２度のみとなり、高周波成分
が減少する。
に立ち上がりと立ち下がりとを繰り返す負パルス信号及
び正パルス信号に応じてスイッチング動作が行われるよ
うになるため、スイッチング動作の周期が長くなってス
イッチングノイズが減少する。そして、これらの負パル
ス信号及び正パルス信号の互いの差から合成される出力
パルス信号では、各データ変換期間内で生じるレベルの
反転が全ての場合において２度のみとなり、高周波成分
が減少する。
【００１２】
【発明の実施の形態】図１は、本発明のＤ／Ａ変換器の
構成を示すブロック図であり、図２及び図３は、Ｄ／Ａ
変換器を３ビット構成としたときに各部の出力に表れる
信号の波形図である。パルス生成回路１０は、一定周期
の基準クロックＣＫに従って動作し、入力されるデジタ
ルデータＤに応答して、データ変換期間毎にデータ配列
を反転させる負パルス信号Ｐ−及び正パルス信号＋を発
生する。このパルス生成回路１０では、ｎビットのデジ
タルデータに対し、基準クロックＣＫの周期の２^n−１
倍（＾はべき乗）が１データ変換期間として設定され
る。そして、基準クロックＣＫを２・（２^n−１）分周
することにより、１データ変換期間毎に反転する期間判
別信号ＴＫが生成される。例えば、デジタルデータＤが
３ビットの場合には、基準クロックＣＫの７クロック期
間が１データ変換期間となり、７クロック期間毎に反転
する１４クロック周期の期間判別信号ＴＫが生成され
る。
構成を示すブロック図であり、図２及び図３は、Ｄ／Ａ
変換器を３ビット構成としたときに各部の出力に表れる
信号の波形図である。パルス生成回路１０は、一定周期
の基準クロックＣＫに従って動作し、入力されるデジタ
ルデータＤに応答して、データ変換期間毎にデータ配列
を反転させる負パルス信号Ｐ−及び正パルス信号＋を発
生する。このパルス生成回路１０では、ｎビットのデジ
タルデータに対し、基準クロックＣＫの周期の２^n−１
倍（＾はべき乗）が１データ変換期間として設定され
る。そして、基準クロックＣＫを２・（２^n−１）分周
することにより、１データ変換期間毎に反転する期間判
別信号ＴＫが生成される。例えば、デジタルデータＤが
３ビットの場合には、基準クロックＣＫの７クロック期
間が１データ変換期間となり、７クロック期間毎に反転
する１４クロック周期の期間判別信号ＴＫが生成され
る。
【００１３】負パルス信号Ｐ−は、１データ変換期間
中、デジタルデータＤで指定される期間にロウレベルと
なるもので、連続するデータ変換期間の奇数番目ではデ
ータ変換期間の始まりにロウレベルとなり、偶偶番目で
はデータ変換期間の終わりにロウレベルとなるように設
定される。正パルス信号Ｐ＋は、１データ変換期間中、
デジタルデータで指定される期間にハイレベルとなるも
ので、連続するデータ変換期間の奇数番目ではデータ変
換期間の終わりにハイレベルとなり、偶数番目ではデー
タ変換期間の始まりにハイレベルとなるように設定され
る。例えば、３ビットのデジタルデータＤ(d1,d2,d3)に
対しては、図２に示すように、奇数番目のデータ変換期
間（ＯＤＤ）と偶数番目のデータ変換期間（ＥＶＥＮ）
とで、それぞれ８種類の負パルス信号Ｐ−及び正パルス
信号Ｐ＋を発生する。
中、デジタルデータＤで指定される期間にロウレベルと
なるもので、連続するデータ変換期間の奇数番目ではデ
ータ変換期間の始まりにロウレベルとなり、偶偶番目で
はデータ変換期間の終わりにロウレベルとなるように設
定される。正パルス信号Ｐ＋は、１データ変換期間中、
デジタルデータで指定される期間にハイレベルとなるも
ので、連続するデータ変換期間の奇数番目ではデータ変
換期間の終わりにハイレベルとなり、偶数番目ではデー
タ変換期間の始まりにハイレベルとなるように設定され
る。例えば、３ビットのデジタルデータＤ(d1,d2,d3)に
対しては、図２に示すように、奇数番目のデータ変換期
間（ＯＤＤ）と偶数番目のデータ変換期間（ＥＶＥＮ）
とで、それぞれ８種類の負パルス信号Ｐ−及び正パルス
信号Ｐ＋を発生する。
【００１４】これらの負パルス信号Ｐ−及び正パルス信
号Ｐ＋については、奇数番目のデータ変換期間において
始まりがロウレベルで終わりがハイレベルとなり、偶数
番目のデータ変換期間において始まりがハイレベルで終
わりがロウレベルとなる。このため、負パルス信号Ｐ−
及び正パルス信号Ｐ＋は、データ変換期間の切り替わり
のタイミングで反転することがない。
号Ｐ＋については、奇数番目のデータ変換期間において
始まりがロウレベルで終わりがハイレベルとなり、偶数
番目のデータ変換期間において始まりがハイレベルで終
わりがロウレベルとなる。このため、負パルス信号Ｐ−
及び正パルス信号Ｐ＋は、データ変換期間の切り替わり
のタイミングで反転することがない。
【００１５】パルス合成回路２０は、一対のバッファ２
１、２２及び差動アンプ２３を含み、負パルス信号Ｐ−
と正パルス信号Ｐ＋とを取り込んで、合成パルス信号Ｐ
を生成する。一対のバッファ２１、２２は、それぞれ負
パルス信号Ｐ−と正パルス信号Ｐ＋とを受け、各出力を
差動アンプ２３の負入力と正入力とに供給する。差動ア
ンプ２３は、負パルス信号Ｐ−と正パルス信号Ｐ＋との
差に従い、負パルス信号Ｐ−のレベルが高いときには負
電源電圧−Ｖdを出力し、正パルス信号Ｐ＋のレベルが
高いときには正電源電圧Ｖdを出力する。そして、負パ
ルス信号Ｐ−と正パルス信号Ｐ＋とが同じレベルのとき
には接地電位±０を出力する。これにより、１データ変
換期間内での積分値がデジタルデータＤに対応した合成
パルスＰが生成される。例えば、３ビットのデジタルデ
ータＤ(d1,d2,d3)に対応する図２に示す負パルス信号Ｐ
−及び正パルス信号Ｐ＋に対し、図３に示すように、８
種類の合成パルスＰが生成される。この合成パルスは、
各データ変換期間の始まり及び終わりが必ず±０となっ
ており、データ変換期間の切り替わりのタイミングで値
が変化することはない。
１、２２及び差動アンプ２３を含み、負パルス信号Ｐ−
と正パルス信号Ｐ＋とを取り込んで、合成パルス信号Ｐ
を生成する。一対のバッファ２１、２２は、それぞれ負
パルス信号Ｐ−と正パルス信号Ｐ＋とを受け、各出力を
差動アンプ２３の負入力と正入力とに供給する。差動ア
ンプ２３は、負パルス信号Ｐ−と正パルス信号Ｐ＋との
差に従い、負パルス信号Ｐ−のレベルが高いときには負
電源電圧−Ｖdを出力し、正パルス信号Ｐ＋のレベルが
高いときには正電源電圧Ｖdを出力する。そして、負パ
ルス信号Ｐ−と正パルス信号Ｐ＋とが同じレベルのとき
には接地電位±０を出力する。これにより、１データ変
換期間内での積分値がデジタルデータＤに対応した合成
パルスＰが生成される。例えば、３ビットのデジタルデ
ータＤ(d1,d2,d3)に対応する図２に示す負パルス信号Ｐ
−及び正パルス信号Ｐ＋に対し、図３に示すように、８
種類の合成パルスＰが生成される。この合成パルスは、
各データ変換期間の始まり及び終わりが必ず±０となっ
ており、データ変換期間の切り替わりのタイミングで値
が変化することはない。
【００１６】ところで、パルス合成回路２０では、一対
のバッファ２１、２２と差動アンプ２３との間に抵抗及
びコンデンサからなるローパスフィルタ２４が設けられ
る。即ち、各バッファ２１、２２の出力に対して２つの
抵抗がそれぞれ直列に接続されると共に、各抵抗の接続
点の間にコンデンサが接続されて積分回路が構成され
る。これにより、差動アンプ２３の入力段階で負パルス
信号Ｐ−及び正パルス信号Ｐ＋の高周波成分が減衰され
るため、差動アンプ２３から出力される合成パルスＰに
おいても高周波成分が減衰されるようになる。
のバッファ２１、２２と差動アンプ２３との間に抵抗及
びコンデンサからなるローパスフィルタ２４が設けられ
る。即ち、各バッファ２１、２２の出力に対して２つの
抵抗がそれぞれ直列に接続されると共に、各抵抗の接続
点の間にコンデンサが接続されて積分回路が構成され
る。これにより、差動アンプ２３の入力段階で負パルス
信号Ｐ−及び正パルス信号Ｐ＋の高周波成分が減衰され
るため、差動アンプ２３から出力される合成パルスＰに
おいても高周波成分が減衰されるようになる。
【００１７】ローパスフィルタ（ＬＰＦ）３０は、パル
ス合成回路２０から出力される合成パルス信号Ｐの高周
波成分を取り除いて平滑化し、一定レベルを示すアナロ
グ信号電圧Ｖoutを発生する。このＬＰＦ３０では、合
成パルス信号Ｐの反転が１データ変換期間毎に２度とな
っており、さらには、パルス合成回路２０に内蔵される
ローパスフィルタ２４によって合成パルス信号Ｐの高周
波成分が減衰されているため、平滑化が容易である。
ス合成回路２０から出力される合成パルス信号Ｐの高周
波成分を取り除いて平滑化し、一定レベルを示すアナロ
グ信号電圧Ｖoutを発生する。このＬＰＦ３０では、合
成パルス信号Ｐの反転が１データ変換期間毎に２度とな
っており、さらには、パルス合成回路２０に内蔵される
ローパスフィルタ２４によって合成パルス信号Ｐの高周
波成分が減衰されているため、平滑化が容易である。
【００１８】以上の構成では、１データ変換期間の切り
替わりで値が反転せず、っかうデータ変換期間内で１度
しか値が反転しない負パルス信号Ｐ−及び正パルス信号
Ｐ＋により合成回路２０のバッファ２１、２２を駆動す
るようにしている。このため、バッファ回路２１、２２
のスイッチング動作が減少し、スイッチングノイズも減
少する。また、パルス合成回路２０から出力される合成
パルスＰについても、データ変換期間の切り替わりで値
が反転せず、各データ変換期間内で２度しか値が反転し
ないことから、図８に示す従来のＤ／Ａ変換器に比べ
て、出力アナログ信号に含まれる高周波成分が減少す
る。
替わりで値が反転せず、っかうデータ変換期間内で１度
しか値が反転しない負パルス信号Ｐ−及び正パルス信号
Ｐ＋により合成回路２０のバッファ２１、２２を駆動す
るようにしている。このため、バッファ回路２１、２２
のスイッチング動作が減少し、スイッチングノイズも減
少する。また、パルス合成回路２０から出力される合成
パルスＰについても、データ変換期間の切り替わりで値
が反転せず、各データ変換期間内で２度しか値が反転し
ないことから、図８に示す従来のＤ／Ａ変換器に比べ
て、出力アナログ信号に含まれる高周波成分が減少す
る。
【００１９】図４は、パルス生成回路１０の構成の一例
を示すブロック図である。この図においては、簡略化の
ため、３ビット構成を示している。パルス生成回路１０
は、デコーダ１１及びパルス発生回路１２により構成さ
れる。デコーダ１１は、３ビットのデジタルデータＤ(d
1,d2,d3)を受け、このデジタルデータＤ(d1,d2,d3)の内
容に応じた数だけ「１」が連続に配列される７ビットの
デコードデータＡ(a1,a2,・・・a7)を出力する。この７
ビットのデコードデータＡ(a1,a2,・・・a7)は、デジタ
ルデータＤ(d1,d2,d3)の表す値が１つずつ増加するのに
応じて「１」の配列数をａ１側から１つずつ増やすよう
にして生成される。例えば、デジタルデータＤ(d1,d2,d
3)が「２」を表しているきには、Ａ(1,1,0,0,0,0,0)と
なり、「５」を表しているときにはＡ(1,1,1,1,1,0,0)
となる。
を示すブロック図である。この図においては、簡略化の
ため、３ビット構成を示している。パルス生成回路１０
は、デコーダ１１及びパルス発生回路１２により構成さ
れる。デコーダ１１は、３ビットのデジタルデータＤ(d
1,d2,d3)を受け、このデジタルデータＤ(d1,d2,d3)の内
容に応じた数だけ「１」が連続に配列される７ビットの
デコードデータＡ(a1,a2,・・・a7)を出力する。この７
ビットのデコードデータＡ(a1,a2,・・・a7)は、デジタ
ルデータＤ(d1,d2,d3)の表す値が１つずつ増加するのに
応じて「１」の配列数をａ１側から１つずつ増やすよう
にして生成される。例えば、デジタルデータＤ(d1,d2,d
3)が「２」を表しているきには、Ａ(1,1,0,0,0,0,0)と
なり、「５」を表しているときにはＡ(1,1,1,1,1,0,0)
となる。
【００２０】パルス発生回路１２は、デコーダ１１から
入力される７ビットのデコードデータＡ(a1,a2,・・・a
7)を基準クロックＣＫに従う周期で配列し、「１」と
「０」との切り替わりで値を反転する負パルス信号Ｐ−
及び正パルス信号Ｐ＋を発生する。このパルス発生回路
１２では、１つのデコードデータＡ(a1,a2,・・・a3)に
対し、配列順序を反転させ、尚かつ、１データ変換期間
毎に極性を反転させるようにして合計４種類のパルス信
号を発生するように構成される。例えば、奇数番目のデ
ータ変換期間においては、図６に示すように、デコード
データＡ(a1,a2,・・・a7)をａ１からａ７まで順に配列
し、「１」と「０」との切り替わりのタイミングでロウ
レベルからハイレベルに立ち上げるようにして負パルス
信号Ｐ−を発生する。また、デコードデータＡ(a1,a2,
・・・a7)をａ７からａ１まで順に配列し、「１」と
「０」との切り替わりのタイミングでロウレベルからハ
イレベルに立ち上げるようにして正パルス信号Ｐ＋を発
生する。偶数番目のデータ変換期間においても、奇数番
目のデータ変換期間と同様にしてデコードデータＡ(a1,
a2,・・・a7)を配列し、「１」と「０」との切り替わり
のタイミングでハイレベルからロウレベルに立ち下げる
ようにして負パルス信号Ｐ−及び正パルス信号Ｐ＋を発
生する。但し、偶数番目のデータ変換期間では、デコー
ドデータＡ(a1,a2,・・・a7)の配列順序を奇数番目のデ
ータ変換期間とは逆の順序としている。
入力される７ビットのデコードデータＡ(a1,a2,・・・a
7)を基準クロックＣＫに従う周期で配列し、「１」と
「０」との切り替わりで値を反転する負パルス信号Ｐ−
及び正パルス信号Ｐ＋を発生する。このパルス発生回路
１２では、１つのデコードデータＡ(a1,a2,・・・a3)に
対し、配列順序を反転させ、尚かつ、１データ変換期間
毎に極性を反転させるようにして合計４種類のパルス信
号を発生するように構成される。例えば、奇数番目のデ
ータ変換期間においては、図６に示すように、デコード
データＡ(a1,a2,・・・a7)をａ１からａ７まで順に配列
し、「１」と「０」との切り替わりのタイミングでロウ
レベルからハイレベルに立ち上げるようにして負パルス
信号Ｐ−を発生する。また、デコードデータＡ(a1,a2,
・・・a7)をａ７からａ１まで順に配列し、「１」と
「０」との切り替わりのタイミングでロウレベルからハ
イレベルに立ち上げるようにして正パルス信号Ｐ＋を発
生する。偶数番目のデータ変換期間においても、奇数番
目のデータ変換期間と同様にしてデコードデータＡ(a1,
a2,・・・a7)を配列し、「１」と「０」との切り替わり
のタイミングでハイレベルからロウレベルに立ち下げる
ようにして負パルス信号Ｐ−及び正パルス信号Ｐ＋を発
生する。但し、偶数番目のデータ変換期間では、デコー
ドデータＡ(a1,a2,・・・a7)の配列順序を奇数番目のデ
ータ変換期間とは逆の順序としている。
【００２１】従って、図２に示すように、３ビットのデ
ジタルデータＤ(d1,d2,d3)に対して、４組×８とおりの
パルス信号Ｐが生成される。このようなパルス発生回路
では、デジタルデータＤ(d1,d2,d3)を一度に取り込んで
デコードデータＡ(a1,a2,・・・a7)を発生するようにし
ているため、高周波動作する部分が少なく、スイッチン
グノイズが発生しにくい。
ジタルデータＤ(d1,d2,d3)に対して、４組×８とおりの
パルス信号Ｐが生成される。このようなパルス発生回路
では、デジタルデータＤ(d1,d2,d3)を一度に取り込んで
デコードデータＡ(a1,a2,・・・a7)を発生するようにし
ているため、高周波動作する部分が少なく、スイッチン
グノイズが発生しにくい。
【００２２】図５は、パルス発生回路の構成のその他の
例を示すブロック図である。この図においても、簡略化
のため、３ビット構成を示している。パルス生成回路１
０は、カウンタ１３、反転回路１４、一対の比較回路１
５、１６及びパルス選択回路１７により構成される。カ
ウンタ１３は、基準クロックＣＫを受けてカウント動作
を繰り返し、基準クロックＣＫに従う周期で経時的に変
化する３ビットのカウントデータＡ(a1,a2,a3)を発生す
る。このカウンタ１３は、７クロック期間毎にリセット
されることによってデータ変換期間周期で動作するよう
に構成される。例えば、カウントデータＡ(a1,a2,a3)の
全てのビットが「１」となった時点でリセットして全て
のビットを「０」とするようにして７クロック周期で動
作させている。反転回路１４は、入力されるデジタルデ
ータＤ(d1,d2,d3)を取り込み、各ビットを反転して第２
の比較回路１６へ供給する。
例を示すブロック図である。この図においても、簡略化
のため、３ビット構成を示している。パルス生成回路１
０は、カウンタ１３、反転回路１４、一対の比較回路１
５、１６及びパルス選択回路１７により構成される。カ
ウンタ１３は、基準クロックＣＫを受けてカウント動作
を繰り返し、基準クロックＣＫに従う周期で経時的に変
化する３ビットのカウントデータＡ(a1,a2,a3)を発生す
る。このカウンタ１３は、７クロック期間毎にリセット
されることによってデータ変換期間周期で動作するよう
に構成される。例えば、カウントデータＡ(a1,a2,a3)の
全てのビットが「１」となった時点でリセットして全て
のビットを「０」とするようにして７クロック周期で動
作させている。反転回路１４は、入力されるデジタルデ
ータＤ(d1,d2,d3)を取り込み、各ビットを反転して第２
の比較回路１６へ供給する。
【００２３】第１の比較回路１５は、カウントデータＡ
(a1,a2,a3)とデジタルデータＤ(d1,d2,d3)とを比較し、
図７に示すように、カウントデータＡ(a1,a2,a3)がデジ
タルデータＤ(d1,d2,d3)に一致したタイミングでロウレ
ベルからハイレベルに立ち上がる比較信号Ｐａを発生す
る。第２の比較回路１６は、カウントデータＡ(a1,a2,a
3)とデジタルデータＤ(d1,d2,d3)の反転データとを比較
し、図７に示すように、カウントデータＡ(a1,a2,a3)が
デジタルデータＤ(d1,d2,d3)の反転データに一致したタ
イミングでロウレベルからハイレベルに立ち上がる比較
信号Ｐｂを発生する。そして、パルス選択回路１７は、
１データ変換期間毎に反転する期間識別信号ＴＫに応答
し、比較信号Ｐａ、Ｐｂを選択的に取り出し、且つ、反
転して負パルス信号Ｐ−及び正パルス信号Ｐ＋を出力す
る。例えば、奇数番目のデータ変換期間では、比較信号
Ｐａ、Ｐｂがそのまま負パルス信号Ｐ−及び正パルス信
号Ｐ＋として出力される。そして、偶数番目のデータ変
換期間では、比較信号Ｐｂが反転されて負パルス信号Ｐ
−として出力され、比較信号Ｐａが反転されて正パルス
信号Ｐ＋として出力される。
(a1,a2,a3)とデジタルデータＤ(d1,d2,d3)とを比較し、
図７に示すように、カウントデータＡ(a1,a2,a3)がデジ
タルデータＤ(d1,d2,d3)に一致したタイミングでロウレ
ベルからハイレベルに立ち上がる比較信号Ｐａを発生す
る。第２の比較回路１６は、カウントデータＡ(a1,a2,a
3)とデジタルデータＤ(d1,d2,d3)の反転データとを比較
し、図７に示すように、カウントデータＡ(a1,a2,a3)が
デジタルデータＤ(d1,d2,d3)の反転データに一致したタ
イミングでロウレベルからハイレベルに立ち上がる比較
信号Ｐｂを発生する。そして、パルス選択回路１７は、
１データ変換期間毎に反転する期間識別信号ＴＫに応答
し、比較信号Ｐａ、Ｐｂを選択的に取り出し、且つ、反
転して負パルス信号Ｐ−及び正パルス信号Ｐ＋を出力す
る。例えば、奇数番目のデータ変換期間では、比較信号
Ｐａ、Ｐｂがそのまま負パルス信号Ｐ−及び正パルス信
号Ｐ＋として出力される。そして、偶数番目のデータ変
換期間では、比較信号Ｐｂが反転されて負パルス信号Ｐ
−として出力され、比較信号Ｐａが反転されて正パルス
信号Ｐ＋として出力される。
【００２４】従って、図４に示すパルス発生回路の場合
と同様に、３ビットのデジタルデータＤ(d1,d2,d3)に対
して４組×８とおりのパルス信号が生成される。このよ
うなパルス発生回路では、入力されるデジタルデータＤ
のビット数が多くなった場合でも、カウンタ１３及び各
比較回路１５、１６のビットを増設することにより、大
幅な回路規模の増大を伴うことなく対応することができ
る。尚、このパルス発生回路では、基準クロックＣＫに
基づいて動作するカウンタ１３でスイッチングノイズが
発生することになるが、カウンタ１３での消費電力がパ
ルス合成回路２０のバッファ２１、２２での消費電力に
比べて十分に小さいため、ノイズレベルが小さく、問題
はない。
と同様に、３ビットのデジタルデータＤ(d1,d2,d3)に対
して４組×８とおりのパルス信号が生成される。このよ
うなパルス発生回路では、入力されるデジタルデータＤ
のビット数が多くなった場合でも、カウンタ１３及び各
比較回路１５、１６のビットを増設することにより、大
幅な回路規模の増大を伴うことなく対応することができ
る。尚、このパルス発生回路では、基準クロックＣＫに
基づいて動作するカウンタ１３でスイッチングノイズが
発生することになるが、カウンタ１３での消費電力がパ
ルス合成回路２０のバッファ２１、２２での消費電力に
比べて十分に小さいため、ノイズレベルが小さく、問題
はない。
【００２５】以上の実施の形態においては、３ビット構
成の場合を例示しているが、４ビット以上の構成とする
ことも可能である。
成の場合を例示しているが、４ビット以上の構成とする
ことも可能である。
【００２６】
【発明の効果】本発明によれば、データ変換期間の切り
替わりのタイミングで消費電力の大きい回路がスイッチ
ング動作することがなくなり、スイッチングノイズを低
減することができる。
替わりのタイミングで消費電力の大きい回路がスイッチ
ング動作することがなくなり、スイッチングノイズを低
減することができる。
【図１】本発明のＤ／Ａ変換器のブロック図である。
【図２】パルス生成回路から出力されるパルス信号の波
形図である。
形図である。
【図３】パルス合成回路から出力されるパルス信号の波
形図である。
形図である。
【図４】本発明のＤ／Ａ変換器のパルス生成回路の構成
の一例を示すブロック図である。
の一例を示すブロック図である。
【図５】本発明のＤ／Ａ変換器のパルス生成回路の構成
のその他の例を示すブロック図である。
のその他の例を示すブロック図である。
【図６】図４のパルス生成回路の動作を説明する信号の
波形図である。
波形図である。
【図７】図５のパルス生成回路の動作を説明する信号の
波形図である。
波形図である。
【図８】従来のＤ／Ａ変換器のブロック図である。
【図９】従来のＤ／Ａ変換器のパルス生成回路の回路図
である。
である。
【図１０】図１０のパルス生成回路の動作を説明する信
号の波形図である。
号の波形図である。
１ データ入力回路 ２ カウンタ ３ パルス生成回路 ４ 選択合成回路 ５ａ、５ｂ 電源 ６ ローパスフィルタ ７ デコーダ ８ａ、８ｂ、８ｃ、９ ＮＡＮＤゲート １０ パルス生成回路 １１ デコーダ １２ パルス発生回路 １３ カウンタ １４ 反転回路 １５、１６ 比較回路 １７ パルス選択回路 ２０ パルス合成回路 ２１、２２ バッファ ２３ 差動アンプ ２４、３０ ローパスフィルタ
Claims (4)
- 【請求項１】 適数ビットのデジタルデータに対してデ
ータ変換期間毎にデジタルデータの内容に応じたアナロ
グ値を得るＤ／Ａ変換器であって、奇数番目のデータ変
換期間で上記デジタルデータの指定する期間を経過して
立ち上げられると共に偶数番目のデータ変換期間で上記
デジタルデータの指定する期間を残して立ち下げられる
負パルス信号及び奇数番目のデータ変換期間で上記デジ
タルデータの指定する期間を残して立ち上げられると共
に偶数番目のデータ変換期間で上記デジタルデータの指
定する期間を経過して立ち下げられる正パルス信号を生
成するパルス生成回路と、上記負パルス信号及び上記正
パルス信号の差に応答して合成パルス信号を出力するパ
ルス合成回路と、を備えたことを特徴とするＤ／Ａ変換
器。 - 【請求項２】 上記合成回路は、上記負パルス信号を負
入力に受け、上記第正パルス信号を正入力に受ける差動
増幅回路を含むことを特徴とする請求項１に記載のＤ／
Ａ変換器。 - 【請求項３】 上記パルス生成回路は、上記デジタルデ
ータに対して上記デジタルデータが表し得る数より１つ
少ないビット数のデコードデータを得るデコーダと、こ
のデコーダのデコードデータをデータ変換期間内に第１
の順序で配列した結果に応じて負パルス信号を生成し、
第１の順序とは逆の第２の順序で配列した結果に応じて
正パルス信号を生成するパルス形成回路と、を含むこと
を特徴する請求項２に記載のＤ／Ａ変換器。 - 【請求項４】 上記パルス生成回路は、一定周期の基準
クロックでカウント動作するカウンタと、このカウンタ
のカウントデータが上記デジタルデータに一致するタイ
ミングで変化する第１の比較信号を発生する第１の比較
回路と、上記カウンタのカウントデータが上記デジタル
データの反転データに一致するタイミングで変化する第
２の比較信号を発生する第２の比較回路と、上記第１の
比較信号及び上記第２の比較信号をデータ変換期間毎に
入れ替え、選択的に反転して負パルス信号及び正パルス
信号として出力するパルス選択回路と、を含むことを特
徴とする請求項第２項に記載のＤ／Ａ変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8057709A JPH09252252A (ja) | 1996-03-14 | 1996-03-14 | Ｄ／ａ変換器 |
| US08/815,497 US5724039A (en) | 1996-03-14 | 1997-03-11 | D/A converter |
| KR1019970008547A KR100373466B1 (ko) | 1996-03-14 | 1997-03-13 | D/a변환기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8057709A JPH09252252A (ja) | 1996-03-14 | 1996-03-14 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252252A true JPH09252252A (ja) | 1997-09-22 |
Family
ID=13063487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8057709A Pending JPH09252252A (ja) | 1996-03-14 | 1996-03-14 | Ｄ／ａ変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5724039A (ja) |
| JP (1) | JPH09252252A (ja) |
| KR (1) | KR100373466B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6642875B2 (en) | 2001-12-26 | 2003-11-04 | Mitsubishi Denki Kabushiki Kaisha | PWM converting circuit, D/A converter and PWM converting method with improved resolution |
| JP2010252195A (ja) * | 2009-04-17 | 2010-11-04 | Act Lsi:Kk | Ｃｖ変換回路 |
| JP2011166304A (ja) * | 2010-02-05 | 2011-08-25 | Asahi Kasei Electronics Co Ltd | ディジタルアナログ変換器 |
| JP2019514291A (ja) * | 2016-04-13 | 2019-05-30 | フォルシュングスフェアブント ベルリン エー ファウＦｏｒｓｃｈｕｎｇｓｖｅｒｂｕｎｄ Ｂｅｒｌｉｎ ｅ．Ｖ． | デジタル増幅器用変調器 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853325B2 (en) * | 2002-12-27 | 2005-02-08 | Renesas Technology Corp. | Pulse width modulation digital amplifier |
| US7903011B2 (en) * | 2006-09-13 | 2011-03-08 | Honeywell International Inc. | Differential current-mode translator in a sigma-delta digital-to-analog converter |
| KR100929835B1 (ko) * | 2008-02-29 | 2009-12-07 | 주식회사 하이닉스반도체 | 안정적인 초기 동작을 수행하는 반도체 메모리 장치 |
| CN101771413B (zh) * | 2008-12-31 | 2013-04-24 | 南方医科大学 | 基于神经元工作原理的模数解码方法及装置 |
| US7956782B2 (en) * | 2009-06-11 | 2011-06-07 | Honeywell International Inc. | Current-mode sigma-delta digital-to-analog converter |
| JP2011040899A (ja) * | 2009-08-07 | 2011-02-24 | Renesas Electronics Corp | アナログ・デジタル変換回路、半導体装置、及び電動パワーステアリング制御ユニット |
| US11971741B2 (en) * | 2021-08-06 | 2024-04-30 | Qualcomm Incorporated | Aging mitigation |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4397562A (en) * | 1980-02-26 | 1983-08-09 | Citizen Watch Company Limited | Digital-analog converter circuit for speech-synthesizing electronic timepiece |
-
1996
- 1996-03-14 JP JP8057709A patent/JPH09252252A/ja active Pending
-
1997
- 1997-03-11 US US08/815,497 patent/US5724039A/en not_active Expired - Lifetime
- 1997-03-13 KR KR1019970008547A patent/KR100373466B1/ko not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6642875B2 (en) | 2001-12-26 | 2003-11-04 | Mitsubishi Denki Kabushiki Kaisha | PWM converting circuit, D/A converter and PWM converting method with improved resolution |
| JP2010252195A (ja) * | 2009-04-17 | 2010-11-04 | Act Lsi:Kk | Ｃｖ変換回路 |
| JP2011166304A (ja) * | 2010-02-05 | 2011-08-25 | Asahi Kasei Electronics Co Ltd | ディジタルアナログ変換器 |
| JP2019514291A (ja) * | 2016-04-13 | 2019-05-30 | フォルシュングスフェアブント ベルリン エー ファウＦｏｒｓｃｈｕｎｇｓｖｅｒｂｕｎｄ Ｂｅｒｌｉｎ ｅ．Ｖ． | デジタル増幅器用変調器 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100373466B1 (ko) | 2003-05-12 |
| KR970068181A (ko) | 1997-10-13 |
| US5724039A (en) | 1998-03-03 |
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