JPH06311038A - 帰還形パルス幅変調ａ／ｄ変換器 - Google Patents
帰還形パルス幅変調ａ／ｄ変換器Info
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- JPH06311038A JPH06311038A JP9942293A JP9942293A JPH06311038A JP H06311038 A JPH06311038 A JP H06311038A JP 9942293 A JP9942293 A JP 9942293A JP 9942293 A JP9942293 A JP 9942293A JP H06311038 A JPH06311038 A JP H06311038A
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Abstract
(57)【要約】
【目的】 本発明は帰還形パルス幅変調Ａ／Ｄ変換器に
関し、その目的は、比較的低い周波数のカウントクロッ
クｆCLKで高い分解能が得られる変換速度の速い帰還形
パルス幅変調Ａ／Ｄ変換器を提供することにある。 【構成】 キャリアに基づいてアナログ入力信号をパル
ス幅信号に変換してそのパルス幅を上位ｍビットのデジ
タル信号に変換するフルスケールが±Ｖｓ（基準電圧）
の第１の帰還形パルス幅変調Ａ／Ｄ変換部と、キャリア
に基づいて第１の帰還形パルス幅変調Ａ／Ｄ変換部の量
子化誤差分をパルス幅信号に変換してそのパルス幅を下
位ｎビットのデジタル信号に変換するフルスケールが±
Ｖｓ（基準電圧）／２mの第２の帰還形パルス幅変調Ａ
／Ｄ変換部、とで構成されたもの。
関し、その目的は、比較的低い周波数のカウントクロッ
クｆCLKで高い分解能が得られる変換速度の速い帰還形
パルス幅変調Ａ／Ｄ変換器を提供することにある。 【構成】 キャリアに基づいてアナログ入力信号をパル
ス幅信号に変換してそのパルス幅を上位ｍビットのデジ
タル信号に変換するフルスケールが±Ｖｓ（基準電圧）
の第１の帰還形パルス幅変調Ａ／Ｄ変換部と、キャリア
に基づいて第１の帰還形パルス幅変調Ａ／Ｄ変換部の量
子化誤差分をパルス幅信号に変換してそのパルス幅を下
位ｎビットのデジタル信号に変換するフルスケールが±
Ｖｓ（基準電圧）／２mの第２の帰還形パルス幅変調Ａ
／Ｄ変換部、とで構成されたもの。
Description
【０００１】
【産業上の利用分野】本発明は帰還形パルス幅変調Ａ／
Ｄ変換器に関し、更に詳しくは、高速化に関する。
Ｄ変換器に関し、更に詳しくは、高速化に関する。
【０００２】
【従来の技術】図３は従来の帰還形パルス幅変調Ａ／Ｄ
変換器の一例を示す回路図である。図において、１はア
ナログ信号Ｖinの入力端子であり、抵抗２を介して積分
器Ｉを構成する演算増幅器３の反転入力端子に接続され
ている。該演算増幅器３の反転入力端子と出力端子の間
にはコンデンサ４が接続され、非反転入力端子は共通電
位点に接続されている。５はコンパレータとして用いら
れる演算増幅器であり、非反転入力端子には演算増幅器
３の出力端子が接続され、反転入力端子は共通電位点に
接続されている。演算増幅器５の出力端子はフリップフ
ロップ６のデータ端子に接続されている。該フリップフ
ロップ６の出力端子はアンドゲート７の入力端子に接続
されるとともに切換スイッチ８の切換駆動信号の入力端
子に接続されている。該切換スイッチ８の一方の固定接
点ａには基準電圧源＋Ｖｓの陽極側が接続され、他方の
固定接点ｂには基準電圧源−Ｖｓの陰極側が接続され、
可動接点ｃは抵抗９を介して演算増幅器３の反転入力端
子に接続されている。フリップフロップ６のクロック端
子およびアンドゲート７にはカウンタクロックｆCLKが
入力されている。また、アンドゲート７にはアンドゲー
ト７を開いている時間を制御するゲート信号ＧＡＴＥも
入力されていて、アンドゲート７の出力端子はｍビット
のカウンタ１０に接続されている。１１は商用電源周波
数成分を有するコモンモードノイズの影響を除去するた
めに積分器Ｉの積分時間を一定に保つキャリア信号ＥC
を出力するキャリア信号発生回路であり、その出力端子
はインバータ１２，直流成分をカットするコンデンサ１
３および抵抗１４を介して演算増幅器３の反転入力端子
に接続されている。なお、キャリア信号ＥCとカウンタ
クロックｆCLKは同期している。
変換器の一例を示す回路図である。図において、１はア
ナログ信号Ｖinの入力端子であり、抵抗２を介して積分
器Ｉを構成する演算増幅器３の反転入力端子に接続され
ている。該演算増幅器３の反転入力端子と出力端子の間
にはコンデンサ４が接続され、非反転入力端子は共通電
位点に接続されている。５はコンパレータとして用いら
れる演算増幅器であり、非反転入力端子には演算増幅器
３の出力端子が接続され、反転入力端子は共通電位点に
接続されている。演算増幅器５の出力端子はフリップフ
ロップ６のデータ端子に接続されている。該フリップフ
ロップ６の出力端子はアンドゲート７の入力端子に接続
されるとともに切換スイッチ８の切換駆動信号の入力端
子に接続されている。該切換スイッチ８の一方の固定接
点ａには基準電圧源＋Ｖｓの陽極側が接続され、他方の
固定接点ｂには基準電圧源−Ｖｓの陰極側が接続され、
可動接点ｃは抵抗９を介して演算増幅器３の反転入力端
子に接続されている。フリップフロップ６のクロック端
子およびアンドゲート７にはカウンタクロックｆCLKが
入力されている。また、アンドゲート７にはアンドゲー
ト７を開いている時間を制御するゲート信号ＧＡＴＥも
入力されていて、アンドゲート７の出力端子はｍビット
のカウンタ１０に接続されている。１１は商用電源周波
数成分を有するコモンモードノイズの影響を除去するた
めに積分器Ｉの積分時間を一定に保つキャリア信号ＥC
を出力するキャリア信号発生回路であり、その出力端子
はインバータ１２，直流成分をカットするコンデンサ１
３および抵抗１４を介して演算増幅器３の反転入力端子
に接続されている。なお、キャリア信号ＥCとカウンタ
クロックｆCLKは同期している。
【０００３】図４は図３の動作を説明するタイミングチ
ャートである。図４において、（Ａ）はアンドゲート７
に入力されるゲート信号ＧＡＴＥを示し、（Ｂ）は積分
器Ｉに入力されるキャリア信号ＥCを示し、（Ｃ）はフ
リップフロップ６からアンドゲート７に入力されるアナ
ログ信号Ｖinの振幅に比例したパルス幅を有するパルス
幅変調信号ＰＷＭを示し、（Ｄ）はアンドゲート７から
カウンタ１０に入力されるカウンタクロックｆCLKを示
している。
ャートである。図４において、（Ａ）はアンドゲート７
に入力されるゲート信号ＧＡＴＥを示し、（Ｂ）は積分
器Ｉに入力されるキャリア信号ＥCを示し、（Ｃ）はフ
リップフロップ６からアンドゲート７に入力されるアナ
ログ信号Ｖinの振幅に比例したパルス幅を有するパルス
幅変調信号ＰＷＭを示し、（Ｄ）はアンドゲート７から
カウンタ１０に入力されるカウンタクロックｆCLKを示
している。
【０００４】すなわち、カウンタ１０には、ゲート信号
ＧＡＴＥによりアンドゲート７が開かれている期間に入
力されるＰＷＭ信号のパルス幅に応じたカウントクロッ
クｆ CLKが入力される。これにより、カウンタ１０でカ
ウンタクロックｆCLKをカウントすることによってＰＷ
Ｍ信号のパルス幅に関連した時間を求めることができ、
カウンタ１０の計数値からアナログ信号Ｖinの振幅の値
を求めることができる。
ＧＡＴＥによりアンドゲート７が開かれている期間に入
力されるＰＷＭ信号のパルス幅に応じたカウントクロッ
クｆ CLKが入力される。これにより、カウンタ１０でカ
ウンタクロックｆCLKをカウントすることによってＰＷ
Ｍ信号のパルス幅に関連した時間を求めることができ、
カウンタ１０の計数値からアナログ信号Ｖinの振幅の値
を求めることができる。
【０００５】ところで、このような従来の帰還形パルス
幅変調Ａ／Ｄ変換器は、カウントクロックｆCLKをカウ
ントすることによりデジタル値に変換しているので、ｎ
ビットの分解能を得ようとすると、 ｎ＜ｌｏｇ２（ＴG×ｆCLK） ＴG：ゲート信号ＧＡＴＥのゲート時間 ｆCLK：カウントクロック周波数 で表される関係を満たさなければならない。
幅変調Ａ／Ｄ変換器は、カウントクロックｆCLKをカウ
ントすることによりデジタル値に変換しているので、ｎ
ビットの分解能を得ようとすると、 ｎ＜ｌｏｇ２（ＴG×ｆCLK） ＴG：ゲート信号ＧＡＴＥのゲート時間 ｆCLK：カウントクロック周波数 で表される関係を満たさなければならない。
【０００６】すなわち、高い分解能を得るためには、ゲ
ート時間ＴGを長くするか、カウントクロック周波数ｆ
CLKを高くする必要がある。
ート時間ＴGを長くするか、カウントクロック周波数ｆ
CLKを高くする必要がある。
【０００７】
【発明が解決しようとする課題】このために、例えばカ
ウントクロック周波数ｆCLKを２．５６ＭＨｚとして１
６ビットの分解能を得ようとすると、Ａ／Ｄ変換の最大
繰り返し周波数は３９Ｈｚになり、変換速度が遅くなっ
てしまうという問題がある。本発明はこのような問題点
に鑑みてなされたものであり、その目的は、比較的低い
周波数のカウントクロックｆCLKで高い分解能が得られ
る変換速度の速い帰還形パルス幅変調Ａ／Ｄ変換器を提
供することにある。
ウントクロック周波数ｆCLKを２．５６ＭＨｚとして１
６ビットの分解能を得ようとすると、Ａ／Ｄ変換の最大
繰り返し周波数は３９Ｈｚになり、変換速度が遅くなっ
てしまうという問題がある。本発明はこのような問題点
に鑑みてなされたものであり、その目的は、比較的低い
周波数のカウントクロックｆCLKで高い分解能が得られ
る変換速度の速い帰還形パルス幅変調Ａ／Ｄ変換器を提
供することにある。
【０００８】
【課題を解決するための手段】本発明に係る帰還形パル
ス幅変調Ａ／Ｄ変換器は、キャリアに基づいてアナログ
入力信号をパルス幅信号に変換してそのパルス幅を上位
ｍビットのデジタル信号に変換するフルスケールが±Ｖ
ｓ（基準電圧）の第１の帰還形パルス幅変調Ａ／Ｄ変換
部と、キャリアに基づいて第１の帰還形パルス幅変調Ａ
／Ｄ変換部の量子化誤差分をパルス幅信号に変換してそ
のパルス幅を下位ｎビットのデジタル信号に変換するフ
ルスケールが±Ｖｓ（基準電圧）／２mの第２の帰還形
パルス幅変調Ａ／Ｄ変換部、とで構成されたことを特徴
とする。
ス幅変調Ａ／Ｄ変換器は、キャリアに基づいてアナログ
入力信号をパルス幅信号に変換してそのパルス幅を上位
ｍビットのデジタル信号に変換するフルスケールが±Ｖ
ｓ（基準電圧）の第１の帰還形パルス幅変調Ａ／Ｄ変換
部と、キャリアに基づいて第１の帰還形パルス幅変調Ａ
／Ｄ変換部の量子化誤差分をパルス幅信号に変換してそ
のパルス幅を下位ｎビットのデジタル信号に変換するフ
ルスケールが±Ｖｓ（基準電圧）／２mの第２の帰還形
パルス幅変調Ａ／Ｄ変換部、とで構成されたことを特徴
とする。
【０００９】
【作用】第１の帰還形パルス幅変調Ａ／Ｄ変換部はアナ
ログ入力信号を上位ｍビットのデジタル信号に変換し、
第２の帰還形パルス幅変調Ａ／Ｄ変換部は第１の帰還形
パルス幅変調Ａ／Ｄ変換部の量子化誤差分を下位ｎビッ
トのデジタル信号に変換する。
ログ入力信号を上位ｍビットのデジタル信号に変換し、
第２の帰還形パルス幅変調Ａ／Ｄ変換部は第１の帰還形
パルス幅変調Ａ／Ｄ変換部の量子化誤差分を下位ｎビッ
トのデジタル信号に変換する。
【００１０】これにより、アナログ入力信号を比較的周
波数の低いカウントクロックで全体として（ｍ＋ｎ）ビ
ットの高分解能のデジタル信号に変換できる。
波数の低いカウントクロックで全体として（ｍ＋ｎ）ビ
ットの高分解能のデジタル信号に変換できる。
【００１１】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。図１は本発明の一実施例の回路図であ
り、上位８ビットと下位８ビットの１６ビットの分解能
を有する例を示している。図において、２１はアナログ
信号Ｖinの入力端子であり、抵抗２２を介して第１の積
分器Ｉ１を構成する演算増幅器２３の反転入力端子に接
続されている。該演算増幅器２３の反転入力端子と出力
端子の間にはコンデンサ２４が接続され、非反転入力端
子は共通電位点に接続されている。２５は第１のコンパ
レータとして用いられる演算増幅器であり、非反転入力
端子には演算増幅器２３の出力端子が接続され、反転入
力端子は共通電位点に接続されている。演算増幅器２５
の出力端子は第１のフリップフロップ２６のデータ端子
に接続されるとともに第１の切換スイッチ２７の切換駆
動信号の入力端子に接続されている。切換スイッチ２７
の一方の固定接点ａには基準電圧源＋Ｖｓの陽極側が接
続され、他方の固定接点ｂには基準電圧源−Ｖｓの陰極
側が接続され、可動接点ｃは抵抗２９を介して演算増幅
器２３の反転入力端子に接続されている。フリップフロ
ップ２６の出力端子は第１のアンドゲート２９の入力端
子に接続されるとともに第２の切換スイッチ３０の切換
駆動信号の入力端子に接続されている。切換スイッチ３
０の一方の固定接点ａには基準電圧源＋Ｖｓの陽極側が
接続され、他方の固定接点ｂには基準電圧源−Ｖｓの陰
極側が接続され、可動接点ｃは抵抗３１を介して第２の
積分器Ｉ２を構成する演算増幅器３２の反転入力端子に
接続されている。フリップフロップ２６のクロック端子
およびアンドゲート２９にはカウンタクロックｆCL Kが
入力されている。また、アンドゲート２９にはアンドゲ
ート２９を開いている時間を制御する第１のゲート信号
ＧＡＴＥ１も入力されていて、アンドゲート２９の出力
端子はｍビットの第１のカウンタ３３に接続されてい
る。３４は商用電源周波数成分を有するコモンモードノ
イズの影響を除去するために積分器Ｉ１の積分時間を一
定に保つ第１のキャリア信号ＥC1を出力する第１のキャ
リア信号発生回路であり、その出力端子はインバータ３
５，直流成分をカットするコンデンサ３６および抵抗３
７を介して演算増幅器２３の反転入力端子に接続されて
いる。
細に説明する。図１は本発明の一実施例の回路図であ
り、上位８ビットと下位８ビットの１６ビットの分解能
を有する例を示している。図において、２１はアナログ
信号Ｖinの入力端子であり、抵抗２２を介して第１の積
分器Ｉ１を構成する演算増幅器２３の反転入力端子に接
続されている。該演算増幅器２３の反転入力端子と出力
端子の間にはコンデンサ２４が接続され、非反転入力端
子は共通電位点に接続されている。２５は第１のコンパ
レータとして用いられる演算増幅器であり、非反転入力
端子には演算増幅器２３の出力端子が接続され、反転入
力端子は共通電位点に接続されている。演算増幅器２５
の出力端子は第１のフリップフロップ２６のデータ端子
に接続されるとともに第１の切換スイッチ２７の切換駆
動信号の入力端子に接続されている。切換スイッチ２７
の一方の固定接点ａには基準電圧源＋Ｖｓの陽極側が接
続され、他方の固定接点ｂには基準電圧源−Ｖｓの陰極
側が接続され、可動接点ｃは抵抗２９を介して演算増幅
器２３の反転入力端子に接続されている。フリップフロ
ップ２６の出力端子は第１のアンドゲート２９の入力端
子に接続されるとともに第２の切換スイッチ３０の切換
駆動信号の入力端子に接続されている。切換スイッチ３
０の一方の固定接点ａには基準電圧源＋Ｖｓの陽極側が
接続され、他方の固定接点ｂには基準電圧源−Ｖｓの陰
極側が接続され、可動接点ｃは抵抗３１を介して第２の
積分器Ｉ２を構成する演算増幅器３２の反転入力端子に
接続されている。フリップフロップ２６のクロック端子
およびアンドゲート２９にはカウンタクロックｆCL Kが
入力されている。また、アンドゲート２９にはアンドゲ
ート２９を開いている時間を制御する第１のゲート信号
ＧＡＴＥ１も入力されていて、アンドゲート２９の出力
端子はｍビットの第１のカウンタ３３に接続されてい
る。３４は商用電源周波数成分を有するコモンモードノ
イズの影響を除去するために積分器Ｉ１の積分時間を一
定に保つ第１のキャリア信号ＥC1を出力する第１のキャ
リア信号発生回路であり、その出力端子はインバータ３
５，直流成分をカットするコンデンサ３６および抵抗３
７を介して演算増幅器２３の反転入力端子に接続されて
いる。
【００１２】演算増幅器３２の反転入力端子には抵抗３
８を介して入力端子２１が接続されている。該演算増幅
器３２の反転入力端子と出力端子の間にはコンデンサ３
９が接続され、非反転入力端子は共通電位点に接続され
ている。４０は第２のコンパレータとして用いられる演
算増幅器であり、非反転入力端子には演算増幅器３２の
出力端子が接続され、反転入力端子は共通電位点に接続
されている。演算増幅器４０の出力端子は第２のフリッ
プフロップ４１のデータ端子に接続されている。フリッ
プフロップ４１の出力端子は第２のアンドゲート４２の
入力端子に接続されるとともに第３の切換スイッチ４３
の切換駆動信号の入力端子に接続されている。切換スイ
ッチ４３の一方の固定接点ａには基準電圧源＋Ｖｓの陽
極側が接続され、他方の固定接点ｂには基準電圧源−Ｖ
ｓの陰極側が接続され、可動接点ｃは抵抗４４を介して
演算増幅器３２の反転入力端子に接続されている。フリ
ップフロップ４１のクロック端子およびアンドゲート４
２にはカウンタクロックｆ CLKが入力されている。ま
た、アンドゲート４２にはアンドゲート４２を開いてい
る時間を制御する第２のゲート信号ＧＡＴＥ２も入力さ
れていて、アンドゲート４２の出力端子はｎビットの第
２のカウンタ４５に接続されている。４６は商用電源周
波数成分を有するコモンモードノイズの影響を除去する
ために積分器Ｉ２の積分時間を一定に保つ第２のキャリ
ア信号ＥC2を出力する第２のキャリア信号発生回路であ
り、その出力端子はインバータ４７，直流成分をカット
するコンデンサ４８および抵抗４９を介して演算増幅器
３２の反転入力端子に接続されている。
８を介して入力端子２１が接続されている。該演算増幅
器３２の反転入力端子と出力端子の間にはコンデンサ３
９が接続され、非反転入力端子は共通電位点に接続され
ている。４０は第２のコンパレータとして用いられる演
算増幅器であり、非反転入力端子には演算増幅器３２の
出力端子が接続され、反転入力端子は共通電位点に接続
されている。演算増幅器４０の出力端子は第２のフリッ
プフロップ４１のデータ端子に接続されている。フリッ
プフロップ４１の出力端子は第２のアンドゲート４２の
入力端子に接続されるとともに第３の切換スイッチ４３
の切換駆動信号の入力端子に接続されている。切換スイ
ッチ４３の一方の固定接点ａには基準電圧源＋Ｖｓの陽
極側が接続され、他方の固定接点ｂには基準電圧源−Ｖ
ｓの陰極側が接続され、可動接点ｃは抵抗４４を介して
演算増幅器３２の反転入力端子に接続されている。フリ
ップフロップ４１のクロック端子およびアンドゲート４
２にはカウンタクロックｆ CLKが入力されている。ま
た、アンドゲート４２にはアンドゲート４２を開いてい
る時間を制御する第２のゲート信号ＧＡＴＥ２も入力さ
れていて、アンドゲート４２の出力端子はｎビットの第
２のカウンタ４５に接続されている。４６は商用電源周
波数成分を有するコモンモードノイズの影響を除去する
ために積分器Ｉ２の積分時間を一定に保つ第２のキャリ
ア信号ＥC2を出力する第２のキャリア信号発生回路であ
り、その出力端子はインバータ４７，直流成分をカット
するコンデンサ４８および抵抗４９を介して演算増幅器
３２の反転入力端子に接続されている。
【００１３】ここで、キャリア信号ＥC1，ＥC2はカウン
タクロックｆCLKと同期していて、周波数はｆCLK／２５
６（＝２m）に選定され、デューティは１／２に選定さ
れている。また、抵抗２２と２８と３８の抵抗値はそれ
ぞれＲに選定され、抵抗４４の抵抗値はＲ／２５６（＝
２m）に選定されている。これにより、第１の積分器Ｉ
１を中心にして構成される第１の帰還形パルス幅変調Ａ
／Ｄ変換部のフルスケールは±Ｖｓになり、第２の積分
器Ｉ２を中心にして構成される第２の帰還形パルス幅変
調Ａ／Ｄ変換部のフルスケールは±Ｖｓ／２５６にな
る。そして、第１の帰還形パルス幅変調Ａ／Ｄ変換部は
アナログ入力信号Ｖinをパルス幅信号ＰＷＭ１に変換し
てそのパルス幅を上位ｍビットのデジタル信号に変換
し、第２の帰還形パルス幅変調Ａ／Ｄ変換部は第１の帰
還形パルス幅変調Ａ／Ｄ変換部の量子化誤差分をパルス
幅信号ＰＷＭ２に変換してそのパルス幅を下位ｎビット
のデジタル信号に変換する。
タクロックｆCLKと同期していて、周波数はｆCLK／２５
６（＝２m）に選定され、デューティは１／２に選定さ
れている。また、抵抗２２と２８と３８の抵抗値はそれ
ぞれＲに選定され、抵抗４４の抵抗値はＲ／２５６（＝
２m）に選定されている。これにより、第１の積分器Ｉ
１を中心にして構成される第１の帰還形パルス幅変調Ａ
／Ｄ変換部のフルスケールは±Ｖｓになり、第２の積分
器Ｉ２を中心にして構成される第２の帰還形パルス幅変
調Ａ／Ｄ変換部のフルスケールは±Ｖｓ／２５６にな
る。そして、第１の帰還形パルス幅変調Ａ／Ｄ変換部は
アナログ入力信号Ｖinをパルス幅信号ＰＷＭ１に変換し
てそのパルス幅を上位ｍビットのデジタル信号に変換
し、第２の帰還形パルス幅変調Ａ／Ｄ変換部は第１の帰
還形パルス幅変調Ａ／Ｄ変換部の量子化誤差分をパルス
幅信号ＰＷＭ２に変換してそのパルス幅を下位ｎビット
のデジタル信号に変換する。
【００１４】図２は図１の動作を説明するタイミングチ
ャートである。図２において、（Ａ）はカウンタクロッ
クｆCLKである。（Ｂ）は各積分器Ｉ１，Ｉ２に入力さ
れるキャリア信号ＥC1，ＥC2であって、これらは同じ信
号であり、その周期はカウンタクロックｆCLKの２５６
倍に選定されている。第１の帰還形パルス幅変調Ａ／Ｄ
変換部はキャリア信号ＥC1の周波数でアナログ信号Ｖin
の振幅に比例したデューティを出力するので、（Ｃ）に
示すパルス幅信号ＰＷＭ１のデューティをＤ1とする
と、 Ｖin＝（２Ｄ1−１）Ｖｓ…（１） （Ｄ1＝０〜１） となる。
ャートである。図２において、（Ａ）はカウンタクロッ
クｆCLKである。（Ｂ）は各積分器Ｉ１，Ｉ２に入力さ
れるキャリア信号ＥC1，ＥC2であって、これらは同じ信
号であり、その周期はカウンタクロックｆCLKの２５６
倍に選定されている。第１の帰還形パルス幅変調Ａ／Ｄ
変換部はキャリア信号ＥC1の周波数でアナログ信号Ｖin
の振幅に比例したデューティを出力するので、（Ｃ）に
示すパルス幅信号ＰＷＭ１のデューティをＤ1とする
と、 Ｖin＝（２Ｄ1−１）Ｖｓ…（１） （Ｄ1＝０〜１） となる。
【００１５】このパルス幅信号ＰＷＭ１をカウンタクロ
ックｆCLKでラッチすると、（Ｃ）の帰還信号ＦＢ１に
示すように１／２５６の分解能でパルス幅が量子化され
る。この帰還信号ＦＢ１で切換スイッチ３０を駆動して
演算増幅器３２に入力される基準電圧±Ｖｓを切り換え
ることにより、１周期の平均で、 −（Ｎ−１２８）Ｖｓ／１２８ （Ｎ＝０〜２５６） で表される電圧が第２の帰還形パルス幅変調Ａ／Ｄ変換
部に加算されることになる。
ックｆCLKでラッチすると、（Ｃ）の帰還信号ＦＢ１に
示すように１／２５６の分解能でパルス幅が量子化され
る。この帰還信号ＦＢ１で切換スイッチ３０を駆動して
演算増幅器３２に入力される基準電圧±Ｖｓを切り換え
ることにより、１周期の平均で、 −（Ｎ−１２８）Ｖｓ／１２８ （Ｎ＝０〜２５６） で表される電圧が第２の帰還形パルス幅変調Ａ／Ｄ変換
部に加算されることになる。
【００１６】この結果、第１の帰還形パルス幅変調Ａ／
Ｄ変換部において１／２５６の分解能で上位８ビットと
して量子化した場合の量子化誤差を±Ｖｓ／２５６のフ
ルスケールを有する第２の帰還形パルス幅変調Ａ／Ｄ変
換部により１／２５６の分解能で下位８ビットとして量
子化でき、全体としてカウンタクロックｆCLKの２５６
周期の時間で１６ビットの分解能が得られる。例えばカ
ウンタクロックｆCLKの周波数を２．５６ＭＨｚとする
と、最大１０ＫＨｚのレートで変換データを得ることが
でき、高速化が図れる。
Ｄ変換部において１／２５６の分解能で上位８ビットと
して量子化した場合の量子化誤差を±Ｖｓ／２５６のフ
ルスケールを有する第２の帰還形パルス幅変調Ａ／Ｄ変
換部により１／２５６の分解能で下位８ビットとして量
子化でき、全体としてカウンタクロックｆCLKの２５６
周期の時間で１６ビットの分解能が得られる。例えばカ
ウンタクロックｆCLKの周波数を２．５６ＭＨｚとする
と、最大１０ＫＨｚのレートで変換データを得ることが
でき、高速化が図れる。
【００１７】なお、上記実施例では上位ビットおよび下
位ビットがそれぞれ８ビットの例を説明したが、これに
限るものではない。
位ビットがそれぞれ８ビットの例を説明したが、これに
限るものではない。
【００１８】
【発明の効果】以上詳細に説明したように、本発明に基
づく帰還形パルス幅変調Ａ／Ｄ変換器によれば、変換デ
ータの上位ビットを得る第１の帰還形パルス幅変調Ａ／
Ｄ変換部と下位ビットを得る第２の帰還形パルス幅変調
Ａ／Ｄ変換部とで構成しているので、 直線性が優れている ノイズに強い 絶縁が容易である などの帰還形パルス幅変調Ａ／Ｄ変換器の長所に加え、
さらに、 高速化 が実現できる。
づく帰還形パルス幅変調Ａ／Ｄ変換器によれば、変換デ
ータの上位ビットを得る第１の帰還形パルス幅変調Ａ／
Ｄ変換部と下位ビットを得る第２の帰還形パルス幅変調
Ａ／Ｄ変換部とで構成しているので、 直線性が優れている ノイズに強い 絶縁が容易である などの帰還形パルス幅変調Ａ／Ｄ変換器の長所に加え、
さらに、 高速化 が実現できる。
【図１】本発明の一実施例を示す回路図である。
【図２】図１の動作を説明するタイミングチャートであ
る。
る。
【図３】従来の回路の一例を示す回路図である。
【図４】図３の動作を説明するタイミングチャートであ
る。
る。
２１ 入力端子 ２２，２８，３１，３６，３８，４４，４８， 抵抗 ２３，３２ 演算増幅器（積分器） ２４，３７，３９，４９ コンデンサ ２５，４０ 演算増幅器（コンパレータ） ２６，４１ フリップフロップ ２７，３０，４３ 切換スイッチ ２９，４２ アンドゲート ３３，４５ カウンタ ３４，４６ キャリア信号発生回路 ３５，４７ インバータ
Claims (1)
- 【請求項１】キャリアに基づいてアナログ入力信号をパ
ルス幅信号に変換してそのパルス幅を上位ｍビットのデ
ジタル信号に変換するフルスケールが±Ｖｓ（基準電
圧）の第１の帰還形パルス幅変調Ａ／Ｄ変換部と、 キャリアに基づいて第１の帰還形パルス幅変調Ａ／Ｄ変
換部の量子化誤差分をパルス幅信号に変換してそのパル
ス幅を下位ｎビットのデジタル信号に変換するフルスケ
ールが±Ｖｓ（基準電圧）／２mの第２の帰還形パルス
幅変調Ａ／Ｄ変換部、 とで構成されたことを特徴とする帰還形パルス幅変調Ａ
／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9942293A JPH06311038A (ja) | 1993-04-26 | 1993-04-26 | 帰還形パルス幅変調ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9942293A JPH06311038A (ja) | 1993-04-26 | 1993-04-26 | 帰還形パルス幅変調ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06311038A true JPH06311038A (ja) | 1994-11-04 |
Family
ID=14247035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9942293A Pending JPH06311038A (ja) | 1993-04-26 | 1993-04-26 | 帰還形パルス幅変調ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06311038A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016058998A (ja) * | 2014-09-12 | 2016-04-21 | 横河電機株式会社 | 帰還型パルス幅変調ａ／ｄ変換装置 |
-
1993
- 1993-04-26 JP JP9942293A patent/JPH06311038A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016058998A (ja) * | 2014-09-12 | 2016-04-21 | 横河電機株式会社 | 帰還型パルス幅変調ａ／ｄ変換装置 |
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