JPH0744460B2 - Ｐｗｍ型ｄ−ａ変換回路 - Google Patents
Ｐｗｍ型ｄ−ａ変換回路Info
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- JPH0744460B2 JPH0744460B2 JP60182423A JP18242385A JPH0744460B2 JP H0744460 B2 JPH0744460 B2 JP H0744460B2 JP 60182423 A JP60182423 A JP 60182423A JP 18242385 A JP18242385 A JP 18242385A JP H0744460 B2 JPH0744460 B2 JP H0744460B2
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Description
【発明の詳細な説明】 （イ） 産業上の利用分野 本発明は、デジタル信号をアナログ信号に変換するＤ−
Ａ変換回路に関し、特に、VTRのドラムモータ、キャプ
スタンモータ、あるいはF.D.D.（フロッピーディスクド
ライブ）やH.D.D.（ハードディスクドライブ）のスピン
ドルモータ等のデジタルサーボ制御回路に適したＤ−Ａ
変換回路に関する。
Ａ変換回路に関し、特に、VTRのドラムモータ、キャプ
スタンモータ、あるいはF.D.D.（フロッピーディスクド
ライブ）やH.D.D.（ハードディスクドライブ）のスピン
ドルモータ等のデジタルサーボ制御回路に適したＤ−Ａ
変換回路に関する。
（ロ） 従来の技術 一般にＤ−Ａ変換回路には、ラダー抵抗回路網を用いた
電流加算型や積分型などのように電流あるいは電圧のア
ナログ信号に直接変換する方式のものと、一定期間内に
発生するパルスの数あるいはパルスの幅に変換するPWM
（パルス幅変調）方式のものがある。
電流加算型や積分型などのように電流あるいは電圧のア
ナログ信号に直接変換する方式のものと、一定期間内に
発生するパルスの数あるいはパルスの幅に変換するPWM
（パルス幅変調）方式のものがある。
ところで、デジタルサーボ制御回路のＤ−Ａ変換回路に
は、PWM方式が多用されるが、従来のPWM型Ｄ−Ａ変換回
路は、特開昭60−51028号公報に記載されている如く構
成されている。即ち、変換すべきデジタルデータがプリ
セットされるレジスタと、クロックパルスを計数してPW
M変調周期を作成するカウンタと、PWM変調周期の初期に
リセット又はセットされ、プリセットされたデジタルデ
ータで決定される時間後セット又はリセットされるフリ
ップフロップとから構成され、フリップフロップの出力
のデューティを変化させることによりPWM変調出力を得
ていた。
は、PWM方式が多用されるが、従来のPWM型Ｄ−Ａ変換回
路は、特開昭60−51028号公報に記載されている如く構
成されている。即ち、変換すべきデジタルデータがプリ
セットされるレジスタと、クロックパルスを計数してPW
M変調周期を作成するカウンタと、PWM変調周期の初期に
リセット又はセットされ、プリセットされたデジタルデ
ータで決定される時間後セット又はリセットされるフリ
ップフロップとから構成され、フリップフロップの出力
のデューティを変化させることによりPWM変調出力を得
ていた。
（ハ） 発明が解決しようとする問題点 しかしながら、デジタルサーボ制御回路の精度を上げ応
答速度を高めるためには、サーボ系の誤差検出回路のデ
ータビット数を増し、PWM変調の周波数を上げる必要が
あるが、データのビット数を増すと、PWM変調周期を作
成するカウンタで計数するクロックパルス数が増すため
周波数が低下することになる。また、周波数が低下する
とPWM変調出力を積分して直流電圧を得る積分回路の時
定数を大きくする必要があり、応答速度が遅くなる。更
に、PWM型Ｄ−Ａ変換回路を集積回路化した場合には、
クロックパルスの周波数を高くするにも限界があり、応
答速度を速くできないという問題があった。
答速度を高めるためには、サーボ系の誤差検出回路のデ
ータビット数を増し、PWM変調の周波数を上げる必要が
あるが、データのビット数を増すと、PWM変調周期を作
成するカウンタで計数するクロックパルス数が増すため
周波数が低下することになる。また、周波数が低下する
とPWM変調出力を積分して直流電圧を得る積分回路の時
定数を大きくする必要があり、応答速度が遅くなる。更
に、PWM型Ｄ−Ａ変換回路を集積回路化した場合には、
クロックパルスの周波数を高くするにも限界があり、応
答速度を速くできないという問題があった。
（ニ） 問題点が解決するための手段 本発明は、上述した点に鑑みて為されたものであり、ｎ
ビットのデジタルデータをアナログ信号に変換するPWM
型Ｄ−Ａ変換回路に於いて、基準クロックパルスに基い
て上位ｍビットのデジタルデータのPWM変調周期を作成
する第１の変調周期発生回路と、上位ｍビットのデジタ
ルデータに基いてそのPWM変調周期内にパルス幅変調を
行う第１の変調回路と、前記第１の変調周期発生回路か
ら、その変調周期で出力されるパルスに基いて下位（ｎ
−ｍ）ビットのPWM変調周期を作成する第２の変調周期
発生回路と、下位（ｎ−ｍ）ビットのデジタルデータに
基いて下位（ｎ−ｍ）ビットのPWM変調周期内にパルス
幅変調を行う第２の変調回路と、前記第１の変調周期発
生回路からその変調周期で出力される基準クロックパル
スの周期と等しい第１のパルス及び基準クロックパルス
の周期の２倍と等しい第２のパルスを入力し、前記第２
の変調回路の変調出力でいずれか一方を選択出力する切
替え回路とを備え、切替え回路の出力により前記第１の
変調回路の変調期間を増減するものであり、ｎビットの
デジタルデータは、上記ｍビット下位（ｎ−ｍ）ビット
に分割され、上記ｍビットのPWM変調周期の集合でＤ−
Ａ変換されるものである。
ビットのデジタルデータをアナログ信号に変換するPWM
型Ｄ−Ａ変換回路に於いて、基準クロックパルスに基い
て上位ｍビットのデジタルデータのPWM変調周期を作成
する第１の変調周期発生回路と、上位ｍビットのデジタ
ルデータに基いてそのPWM変調周期内にパルス幅変調を
行う第１の変調回路と、前記第１の変調周期発生回路か
ら、その変調周期で出力されるパルスに基いて下位（ｎ
−ｍ）ビットのPWM変調周期を作成する第２の変調周期
発生回路と、下位（ｎ−ｍ）ビットのデジタルデータに
基いて下位（ｎ−ｍ）ビットのPWM変調周期内にパルス
幅変調を行う第２の変調回路と、前記第１の変調周期発
生回路からその変調周期で出力される基準クロックパル
スの周期と等しい第１のパルス及び基準クロックパルス
の周期の２倍と等しい第２のパルスを入力し、前記第２
の変調回路の変調出力でいずれか一方を選択出力する切
替え回路とを備え、切替え回路の出力により前記第１の
変調回路の変調期間を増減するものであり、ｎビットの
デジタルデータは、上記ｍビット下位（ｎ−ｍ）ビット
に分割され、上記ｍビットのPWM変調周期の集合でＤ−
Ａ変換されるものである。
（ホ） 作用 上述の手段によれば、第１の変調周期発生回路は基準ク
ロックパルスを計数して、ｎビットデジタルデータの上
位ｍビットに相当する期間のPWM変調周期を作成すると
共に、その周期毎に基準クロックパルスの周期と等しい
第１のパルスと基準クロックパルスの周期の２倍と等し
い第２のパルスとを発生する。第２の変調周期発生回路
は第１の変調周期発生回路からその変調周期で出力され
るパルスを計数して（ｎ−ｍ）ビットのデジタルデータ
に相当する期間のPWM変調周期を作成し、第２の変調回
路は、第２の変調周期発生回路で作成される変調周期内
に下位（ｎ−ｍ）ビットのデジタルデータに基いた期間
第１の変換周期発生回路からのパルスを計数し変調する
期間を作成する。従って、下位（ｎ−ｍ）ビットの変調
周期には上位ｍビットに相当する変調周期が2n-m個含ま
れる。また、第２の変調回路の変調出力が非変調期間で
は第２のパルスが切替え回路によって選択出力され、変
調期間では第１のパルスが切替え回路から選択出力され
る。第１あるいは第２のパルスが切替えられると第１の
変調回路は上位ｍビットのデジタルデータの計数を開始
し変調周期のうち、上位ｍビットのデジタルデータに基
く計数中を非変調期間とし、残りの期間を変調期間とし
て出力するが、第１のパルスと第２のパルスでは基準ク
ロックパルスの一周期分の差があるため、第１のパルス
が出力された場合には変調期間は上位ｍビットのデジタ
ルデータで計数される期間より基準クロックパルス一周
期分長くなる。従って、第２の変調回路から出力される
変調出力の非変調期間に含まれる上位ｍビットの変調周
期内の変調期間より変調期間に含まれる上位ｍビットの
変調周期内の変調期間は、各々基準クロックパルス１周
期分長くなるので、第１の変調回路から出力される変調
出力は、ｍビットの変調周期でありながらｎビットのPW
M変調出力となる。
ロックパルスを計数して、ｎビットデジタルデータの上
位ｍビットに相当する期間のPWM変調周期を作成すると
共に、その周期毎に基準クロックパルスの周期と等しい
第１のパルスと基準クロックパルスの周期の２倍と等し
い第２のパルスとを発生する。第２の変調周期発生回路
は第１の変調周期発生回路からその変調周期で出力され
るパルスを計数して（ｎ−ｍ）ビットのデジタルデータ
に相当する期間のPWM変調周期を作成し、第２の変調回
路は、第２の変調周期発生回路で作成される変調周期内
に下位（ｎ−ｍ）ビットのデジタルデータに基いた期間
第１の変換周期発生回路からのパルスを計数し変調する
期間を作成する。従って、下位（ｎ−ｍ）ビットの変調
周期には上位ｍビットに相当する変調周期が2n-m個含ま
れる。また、第２の変調回路の変調出力が非変調期間で
は第２のパルスが切替え回路によって選択出力され、変
調期間では第１のパルスが切替え回路から選択出力され
る。第１あるいは第２のパルスが切替えられると第１の
変調回路は上位ｍビットのデジタルデータの計数を開始
し変調周期のうち、上位ｍビットのデジタルデータに基
く計数中を非変調期間とし、残りの期間を変調期間とし
て出力するが、第１のパルスと第２のパルスでは基準ク
ロックパルスの一周期分の差があるため、第１のパルス
が出力された場合には変調期間は上位ｍビットのデジタ
ルデータで計数される期間より基準クロックパルス一周
期分長くなる。従って、第２の変調回路から出力される
変調出力の非変調期間に含まれる上位ｍビットの変調周
期内の変調期間より変調期間に含まれる上位ｍビットの
変調周期内の変調期間は、各々基準クロックパルス１周
期分長くなるので、第１の変調回路から出力される変調
出力は、ｍビットの変調周期でありながらｎビットのPW
M変調出力となる。
（ヘ） 実施例 第１図は本発明の実施例を示すブロック図であり、
（１）は第１の変調周期発生回路、（２）は第１の変調
回路、（３）は第２の変調周期発生回路、（４）は第２
の変調回路、（５）は切替え回路、（６）は積分回路で
あり、11ビットのデジタルデータをPWM変調するＤ−Ａ
変換回路である。第１の変調周期発生回路（１）は、基
準クロックパルスCLKがANDゲート（17）を介して印加さ
れる８ビットのカウンタ（７）と、カウンタ（７）の出
力信号REF1及び基準クロックパルスCLKが印加されたタ
イミング発生回路（８）とから構成される。信号REF1は
カウンタ（７）の計数値が０〜27−１のとき“0"とな
り、27〜28−１のとき“1"となる信号であり、信号RFE1
が“0"から“1"になるとタイミング発生回路（８）は、
基準クロックパルスCLKの１周期遅れて、基準クロック
パルスCLKの１周期と等しいパルス幅のパルスPES1と基
準クロックパルスCLKの２周期と等しいパルス幅のパル
スPES2とを出力する。パルスPFS1及びPES2は、切替え回
路（５）に印加され、また、パルスPES2は第１の変調回
路（２）に引火されると共に、反転されてANDゲート（1
7）に印加される。従って、信号REF1が“1"となったと
きにはパルスPES2により基準クロックパルスCLKが１ク
ロック分ANDゲート（17）で遮断されるため、カウンタ
（７）が１順する期間、即ち、11ビットのデジタルデー
タの上位８ビットのPWM変調周期は、基準クロックパル
スCLKの22＋２個分の期間となる。
（１）は第１の変調周期発生回路、（２）は第１の変調
回路、（３）は第２の変調周期発生回路、（４）は第２
の変調回路、（５）は切替え回路、（６）は積分回路で
あり、11ビットのデジタルデータをPWM変調するＤ−Ａ
変換回路である。第１の変調周期発生回路（１）は、基
準クロックパルスCLKがANDゲート（17）を介して印加さ
れる８ビットのカウンタ（７）と、カウンタ（７）の出
力信号REF1及び基準クロックパルスCLKが印加されたタ
イミング発生回路（８）とから構成される。信号REF1は
カウンタ（７）の計数値が０〜27−１のとき“0"とな
り、27〜28−１のとき“1"となる信号であり、信号RFE1
が“0"から“1"になるとタイミング発生回路（８）は、
基準クロックパルスCLKの１周期遅れて、基準クロック
パルスCLKの１周期と等しいパルス幅のパルスPES1と基
準クロックパルスCLKの２周期と等しいパルス幅のパル
スPES2とを出力する。パルスPFS1及びPES2は、切替え回
路（５）に印加され、また、パルスPES2は第１の変調回
路（２）に引火されると共に、反転されてANDゲート（1
7）に印加される。従って、信号REF1が“1"となったと
きにはパルスPES2により基準クロックパルスCLKが１ク
ロック分ANDゲート（17）で遮断されるため、カウンタ
（７）が１順する期間、即ち、11ビットのデジタルデー
タの上位８ビットのPWM変調周期は、基準クロックパル
スCLKの22＋２個分の期間となる。
第１の変調回路（２）は、11ビットのデジタルデータの
上位８ビットがプリセットされるカウンタ（９）と、カ
ウンタ（９）の内容が28−１から０になったことを検出
する検出回路（10）と、パルスPES2がリセット端子Ｒに
印加され検出回路（10）の検出出力がセット端子Ｓに印
加されたＲ−SFF（11）とから構成され、Ｒ−SFF（11）
の出力Ｑが11ビットデジタルデータのPWM変調出力とし
て積分回路（６）に印加される。カウンタ（９）は、８
ビットのプリセッタブルカウンタであり、端子PEに印加
される切替え回路（５）の出力PESの立ち上がりによっ
て上位８ビットのデジタルデータを取り込み、出力PES
の立ち下がりによって基準クロックパルスCLKの計数を
開始する。従って、Ｒ−SFF（11）がカウンタ（９）の
計数終了時にセットされてから信号PES2が出力されてリ
セットされるまでの期間が、上位８ビットの変調期間と
なる。
上位８ビットがプリセットされるカウンタ（９）と、カ
ウンタ（９）の内容が28−１から０になったことを検出
する検出回路（10）と、パルスPES2がリセット端子Ｒに
印加され検出回路（10）の検出出力がセット端子Ｓに印
加されたＲ−SFF（11）とから構成され、Ｒ−SFF（11）
の出力Ｑが11ビットデジタルデータのPWM変調出力とし
て積分回路（６）に印加される。カウンタ（９）は、８
ビットのプリセッタブルカウンタであり、端子PEに印加
される切替え回路（５）の出力PESの立ち上がりによっ
て上位８ビットのデジタルデータを取り込み、出力PES
の立ち下がりによって基準クロックパルスCLKの計数を
開始する。従って、Ｒ−SFF（11）がカウンタ（９）の
計数終了時にセットされてから信号PES2が出力されてリ
セットされるまでの期間が、上位８ビットの変調期間と
なる。
また、第２の変調周期発生回路（３）は、カウンタ
（７）の出力REF1を計数する３ビットのカウンタ（12）
と、カウンタ（12）の出力REF2及び基準クロックパルス
CLKが印加されたタイミング発生回路（13）とから構成
され、下位３ビットのPWM変調周期を発生する。カウン
タ（12）は、カウンタ（７）の出力REF1の立ち下がりで
動作し、計数値が０〜３のときは信号REF2を“0"とし、
計数値が４〜７のときは信号REF2を“1"とする。タイミ
ング発生回路（13）は、信号REF2が立ち上がったとき、
基準クロックパルスCLKの１周期遅れて、基準クロック
パルスCLKの周期と等しいパルスPES3を出力する。従っ
て、下位３ビットのPWM変調周期内には、８ビットデジ
タルデータのPWM変調周期が８周期含まれることにな
る。
（７）の出力REF1を計数する３ビットのカウンタ（12）
と、カウンタ（12）の出力REF2及び基準クロックパルス
CLKが印加されたタイミング発生回路（13）とから構成
され、下位３ビットのPWM変調周期を発生する。カウン
タ（12）は、カウンタ（７）の出力REF1の立ち下がりで
動作し、計数値が０〜３のときは信号REF2を“0"とし、
計数値が４〜７のときは信号REF2を“1"とする。タイミ
ング発生回路（13）は、信号REF2が立ち上がったとき、
基準クロックパルスCLKの１周期遅れて、基準クロック
パルスCLKの周期と等しいパルスPES3を出力する。従っ
て、下位３ビットのPWM変調周期内には、８ビットデジ
タルデータのPWM変調周期が８周期含まれることにな
る。
第２の変調回路（４）は、11ビットのデジタルデータの
下位３ビットがプリセットされるカウンタ（14）と、カ
ウンタ（14）の計数値が７から０になったことを検出す
る検出回路（15）と、信号PES3がリセット端子Ｒに印加
され検出回路（15）の検出出力がセット端子Ｓに印加さ
れたＲ−SFF（16）とから構成される。カウンタ（14）
は３ビットのプリセッタブルカウンタであり、端子PEに
印加された信号PES3の立ち上がりによって下位３ビット
のデジタルデータを取り込み、信号PES3の立ち下がりに
よってカウンタ（７）の出力REF1を計数する。Ｒ−SFF
（16）はカウンタ（14）の計数値が７から０になったと
き検出回路（15）からの検出出力によってセットされ、
信号PES3が出力されたときリセットされる。即ち、カウ
ンタ（14）がプリセットされた値から０になるまでの計
数期間が非変調期間となり、Ｒ−SFF（16）がセットさ
れている期間が変調期間となる。
下位３ビットがプリセットされるカウンタ（14）と、カ
ウンタ（14）の計数値が７から０になったことを検出す
る検出回路（15）と、信号PES3がリセット端子Ｒに印加
され検出回路（15）の検出出力がセット端子Ｓに印加さ
れたＲ−SFF（16）とから構成される。カウンタ（14）
は３ビットのプリセッタブルカウンタであり、端子PEに
印加された信号PES3の立ち上がりによって下位３ビット
のデジタルデータを取り込み、信号PES3の立ち下がりに
よってカウンタ（７）の出力REF1を計数する。Ｒ−SFF
（16）はカウンタ（14）の計数値が７から０になったと
き検出回路（15）からの検出出力によってセットされ、
信号PES3が出力されたときリセットされる。即ち、カウ
ンタ（14）がプリセットされた値から０になるまでの計
数期間が非変調期間となり、Ｒ−SFF（16）がセットさ
れている期間が変調期間となる。
Ｒ−SFF（16）の出力PWM2は下位３ビットの変調出力と
なり、切替え回路（５）に印加され、パルスPES1とPES2
とを切替え制御する。即ち、変調出力PWM2が“0"の非変
調状態ではパルスPES2が出力され、“1"の変調状態では
パルスPES1が出力される。
なり、切替え回路（５）に印加され、パルスPES1とPES2
とを切替え制御する。即ち、変調出力PWM2が“0"の非変
調状態ではパルスPES2が出力され、“1"の変調状態では
パルスPES1が出力される。
次に第２図を参照して第１図に示された実施例の動作を
説明する。基準クロックパルスCLKを計数するカウンタ
（７）が27−１になると信号REF1が“1"となり、タイミ
ング発生回路（８）から基準クロックパルスCLKの一周
期遅れて、基準クロックパルスCLKの一周期の間“1"と
なるパルスPES1と基準クロックパルスCLKの２周期の間
“1"となるパルスPES2が出力される。ここで、第２の変
調回路（４）の変調出力PWM2が“0"である場合、切替え
回路（５）はパルスPES2を第２図の実線で示される如く
PESとしてカウンタ（９）に出力する。一方、変調出力P
WM2が“1"である場合には切替え回路（５）は、第２図
に破線で示される如くパルスPES1をPESとしてカウンタ
（９）に出力する。すると、カウンタ（９）はパルスPE
Sによって上位８ビットのデジタルデータ例えばＡを取
り込み、パルスPESが立ち下がった後、次の基準クロッ
クパルスCLKの立ち下がりから計数を開始する。このと
き、パルスPESがパルスPES1の場合のカウンタ（９）の
計数開始時点は、第２図に破線で示される如く、パルス
PES2の場合の計数開始時点より、基準クロックパルスCL
Kの一周期分早く計数されることになる。
説明する。基準クロックパルスCLKを計数するカウンタ
（７）が27−１になると信号REF1が“1"となり、タイミ
ング発生回路（８）から基準クロックパルスCLKの一周
期遅れて、基準クロックパルスCLKの一周期の間“1"と
なるパルスPES1と基準クロックパルスCLKの２周期の間
“1"となるパルスPES2が出力される。ここで、第２の変
調回路（４）の変調出力PWM2が“0"である場合、切替え
回路（５）はパルスPES2を第２図の実線で示される如く
PESとしてカウンタ（９）に出力する。一方、変調出力P
WM2が“1"である場合には切替え回路（５）は、第２図
に破線で示される如くパルスPES1をPESとしてカウンタ
（９）に出力する。すると、カウンタ（９）はパルスPE
Sによって上位８ビットのデジタルデータ例えばＡを取
り込み、パルスPESが立ち下がった後、次の基準クロッ
クパルスCLKの立ち下がりから計数を開始する。このと
き、パルスPESがパルスPES1の場合のカウンタ（９）の
計数開始時点は、第２図に破線で示される如く、パルス
PES2の場合の計数開始時点より、基準クロックパルスCL
Kの一周期分早く計数されることになる。
一方、パルスPES2の発生により、Ｒ−SFF（11）はリセ
ットされ変調出力PWM1は“0"となる。更に、パルスPES2
はANDゲート（17）により、基準クロックパルスCLKを２
個分遮断するため、カウンタ（７）は27＋１の計数値の
まま、その期間計数が停止される。よって、カウンタ
（７）が一順する期間は、基準クロックパルスCLKの28
＋２個分の期間となり、これが上位８ビットの変調周期
となる。また、カウンタ（７）の計数が進み計数値が28
−１から０となる信号REF1は“0"となり、この立ち下が
りにより、第２の変調周期発生回路（３）のカウンタ
（12）及び第２の変調回路（４）のカウンタ（14）の計
数が進む。
ットされ変調出力PWM1は“0"となる。更に、パルスPES2
はANDゲート（17）により、基準クロックパルスCLKを２
個分遮断するため、カウンタ（７）は27＋１の計数値の
まま、その期間計数が停止される。よって、カウンタ
（７）が一順する期間は、基準クロックパルスCLKの28
＋２個分の期間となり、これが上位８ビットの変調周期
となる。また、カウンタ（７）の計数が進み計数値が28
−１から０となる信号REF1は“0"となり、この立ち下が
りにより、第２の変調周期発生回路（３）のカウンタ
（12）及び第２の変調回路（４）のカウンタ（14）の計
数が進む。
更に、上位８ビットのデジタルデータＡの計数をしてい
るカウンタ（９）の計数値が28−１から０となると、検
出回路（10）の出力SET1が基準クロックCLKの１周期分
“1"となる。この信号SET1によりＲ−SFF（11）はセッ
トされ、変調出力PWM1は“1"となる。従って、Ｒ−SFF
（11）がリセットされている期間は、基準クロックパル
スCLK28＋２−Ａ個分の期間となり、この期間が上位８
ビットデータＡの非変調期間となる。そして、カウンタ
（７）の計数値が27−１となると、信号RFF1が“1"とな
り、更に、基準クロックパルスCLKの１周期分遅れてPES
2が“1"となるため、信号PES2によりＲ−SFF（11）がリ
セットされる。従って、Ｒ−SFF（11）がセットされて
いる期間は、変調周期から非変調期間を引いた残りの期
間、即ち、基準クロックパルスCLKのＡ個分となり、こ
の期間が上位８ビットのデジタルデータＡの変調期間と
なる。ところで、信号PESがPES1である場合には、カウ
ンタ（９）にプリセットされた上位８ビットのデジタル
データＡの計数開始が、基準クロックパルスCLKの一周
期分早くなるため、変調期間はデータＡ自体の変調期間
より基準クロックパルスCLKの一周期分長くなる。
るカウンタ（９）の計数値が28−１から０となると、検
出回路（10）の出力SET1が基準クロックCLKの１周期分
“1"となる。この信号SET1によりＲ−SFF（11）はセッ
トされ、変調出力PWM1は“1"となる。従って、Ｒ−SFF
（11）がリセットされている期間は、基準クロックパル
スCLK28＋２−Ａ個分の期間となり、この期間が上位８
ビットデータＡの非変調期間となる。そして、カウンタ
（７）の計数値が27−１となると、信号RFF1が“1"とな
り、更に、基準クロックパルスCLKの１周期分遅れてPES
2が“1"となるため、信号PES2によりＲ−SFF（11）がリ
セットされる。従って、Ｒ−SFF（11）がセットされて
いる期間は、変調周期から非変調期間を引いた残りの期
間、即ち、基準クロックパルスCLKのＡ個分となり、こ
の期間が上位８ビットのデジタルデータＡの変調期間と
なる。ところで、信号PESがPES1である場合には、カウ
ンタ（９）にプリセットされた上位８ビットのデジタル
データＡの計数開始が、基準クロックパルスCLKの一周
期分早くなるため、変調期間はデータＡ自体の変調期間
より基準クロックパルスCLKの一周期分長くなる。
一方、第２の変調周期発生回路（３）のカウンタ（12）
は信号REF1を計数するため、その変調周期内には上位８
ビットのデジタルデータの変調周期が８個分まれる。第
２図の如く、カウンタ（12）の計数値が３から４になる
と信号REF2は“1"となり、また計数値が７から０になる
と信号REF2は“0"となる。そこで、信号REF2が“1"とな
るとタイミング発生回路（13）は基準クロックパルスCL
Kの一周期分遅れてその一周期と等しいパルス幅のパル
スPES3を出力する。パルスPES3の発生により、カウンタ
（14）は下位３ビットのデジタルデータＢを取り込み、
次の信号REF1の立ち下がりから計数を開始する。また、
信号PES3はＲ−SFF（16）をリセットし、変調出力PWM2
を“0"とする。カウンタ（14）の計数が進み、この計数
値が７から０となると検出回路（15）の検出出力が発生
しＲ−SFF（16）をリセットし、変調出力PWM2を“1"と
する。更に、カウンタ（12）の計数が３から４となった
とき信号REF2が出力され、信号PES3が出力されるとＲ−
SFF（16）は再びリセットされる。即ち、カウンタ（1
4）が上位３ビットのデジタルデータＢを計数している
期間は非変調期間であり、変調周期の残りの期間が変調
期間となる。従って、変調出力PWM2が“1"であるときに
は第１の変調回路（２）から出力される変調出力PWM1は
前述した如く、その変調周期内に基準クロックパルスCL
Kの一周期分が加算されるため、変調出力PWM2の変調期
間内に含まれる上位８ビットの変調周期の各々には、デ
ジタルデータＡの変調期間の他に基準クロックパルスCL
Kの一周期が加算されることになり、下位３ビットのPWM
変調が実現される。
は信号REF1を計数するため、その変調周期内には上位８
ビットのデジタルデータの変調周期が８個分まれる。第
２図の如く、カウンタ（12）の計数値が３から４になる
と信号REF2は“1"となり、また計数値が７から０になる
と信号REF2は“0"となる。そこで、信号REF2が“1"とな
るとタイミング発生回路（13）は基準クロックパルスCL
Kの一周期分遅れてその一周期と等しいパルス幅のパル
スPES3を出力する。パルスPES3の発生により、カウンタ
（14）は下位３ビットのデジタルデータＢを取り込み、
次の信号REF1の立ち下がりから計数を開始する。また、
信号PES3はＲ−SFF（16）をリセットし、変調出力PWM2
を“0"とする。カウンタ（14）の計数が進み、この計数
値が７から０となると検出回路（15）の検出出力が発生
しＲ−SFF（16）をリセットし、変調出力PWM2を“1"と
する。更に、カウンタ（12）の計数が３から４となった
とき信号REF2が出力され、信号PES3が出力されるとＲ−
SFF（16）は再びリセットされる。即ち、カウンタ（1
4）が上位３ビットのデジタルデータＢを計数している
期間は非変調期間であり、変調周期の残りの期間が変調
期間となる。従って、変調出力PWM2が“1"であるときに
は第１の変調回路（２）から出力される変調出力PWM1は
前述した如く、その変調周期内に基準クロックパルスCL
Kの一周期分が加算されるため、変調出力PWM2の変調期
間内に含まれる上位８ビットの変調周期の各々には、デ
ジタルデータＡの変調期間の他に基準クロックパルスCL
Kの一周期が加算されることになり、下位３ビットのPWM
変調が実現される。
ところで、下位３ビットのデジタルデータが０の場合に
は、信号RFE2の立ち上がり時点でカウンタ（14）の計数
値が７から０に変化するため検出回路（15）がこれを検
出するが、直後に信号PES3が検出回路（15）のリセット
入力Ｒに印加されるので、検出回路（15）の検出出力は
発生されない。従って、Ｒ−SFF（16）はリセットされ
たままとなる。
は、信号RFE2の立ち上がり時点でカウンタ（14）の計数
値が７から０に変化するため検出回路（15）がこれを検
出するが、直後に信号PES3が検出回路（15）のリセット
入力Ｒに印加されるので、検出回路（15）の検出出力は
発生されない。従って、Ｒ−SFF（16）はリセットされ
たままとなる。
このように、11ビットのデジタルデータの上位８ビット
のデータのPWM変調周期を下位３ビットに相当する８周
期繰り返えし、その８周期の繰り返えしの中で、下位３
ビットのデジタルデータの数値の周期内に各々、基準ク
ロックパルスCLKの一周期分の変調期間を加算すること
で、下位３ビットのデジタルデータのPWM変調が為され
るため、８ビットのデジタルデータの変調周期と略同じ
周期の変調出力PWM1となる。従って、変調出力PWM1を直
流に変換する積分回路（６）を構成する時定数を小さく
することができ、また、積分回路（６）の直流電圧出力
のリップルを減少できる。
のデータのPWM変調周期を下位３ビットに相当する８周
期繰り返えし、その８周期の繰り返えしの中で、下位３
ビットのデジタルデータの数値の周期内に各々、基準ク
ロックパルスCLKの一周期分の変調期間を加算すること
で、下位３ビットのデジタルデータのPWM変調が為され
るため、８ビットのデジタルデータの変調周期と略同じ
周期の変調出力PWM1となる。従って、変調出力PWM1を直
流に変換する積分回路（６）を構成する時定数を小さく
することができ、また、積分回路（６）の直流電圧出力
のリップルを減少できる。
（ト） 発明の効果 上述の如く本発明によれば、データビット数を多くして
精度を高めると共に基準クロックパルスの周波数を高め
ることが可能となり、デジタルサーボ制御に用いられる
PWM型Ｄ−Ａ変換回路の精度及び応答速度が高くなる利
点を有する。更に、積分回路の時定数を小さくできるた
め使用するコンデンサを小型にできると共にリップルを
減少できる効果を有する。
精度を高めると共に基準クロックパルスの周波数を高め
ることが可能となり、デジタルサーボ制御に用いられる
PWM型Ｄ−Ａ変換回路の精度及び応答速度が高くなる利
点を有する。更に、積分回路の時定数を小さくできるた
め使用するコンデンサを小型にできると共にリップルを
減少できる効果を有する。
第１図は本発明の実施例を示すブロック図、第２図は第
１図に示された実施例の動作を示すタイミング図であ
る。 主な図番の説明 （１）……第１の変調周期発生回路、（２）……第１の
変調回路、（３）……第２の変調周期発生回路、（４）
……第２の変調回路、（５）……切替え回路、（６）…
…積分回路。
１図に示された実施例の動作を示すタイミング図であ
る。 主な図番の説明 （１）……第１の変調周期発生回路、（２）……第１の
変調回路、（３）……第２の変調周期発生回路、（４）
……第２の変調回路、（５）……切替え回路、（６）…
…積分回路。
Claims (1)
- 【請求項１】ｎビットのデジタルデータをアナログ信号
に変換するPWM型Ｄ−Ａ変換回路に於いて、基準クロッ
クパルスに基いて上位ｍビットのデジタルデータのPWM
変調周期を作成する第１の変調周期発生回路と、前記上
位ｍビットのデジタルデータに基いて前記PWM変調周期
内にパルス幅変調を行う第１の変調回路と、前記第１の
変調周期発生回路から、その変調周期で出力されるパル
スに基いて下位（ｎ−ｍ）ビットのPWM変調周期を作成
する第２の変調周期発生回路と、前記下位（ｎ−ｍ）ビ
ットのデジタルデータに基いて前記下位（ｎ−ｍ）ビッ
トのPWM変調周期内にパルス幅変調を行う第２の変調回
路と、前記第１の変調周期発生回路からその変調周期で
出力される基準クロックパルスの周期と等しい第１のパ
ルス及び基準クロックパルスの周期の２倍と等しい第２
のパルスを入力し、前記第２の変調回路の変調出力でい
ずれか一方を選択する切替え回路とを備え、前記第１の
変調回路を、前記基準クロックパルスを計数するカウン
タと、該カウンタの値が所定値になったことを検出する
検出回路と、前記検出回路の出力と前記第１又は第２の
パルスにより立ち上がり及び立ち下がりを制御して出力
パルス幅を決定する制御手段とにより構成すると共に、
前記切替え回路の出力パルスに応じて前記カウンタへ上
位ｍビットのデジタルデータをプリセットして、前記切
替え回路の出力パルス期間の終了後に前記カウンタの計
数を開始するようにし、前記第１の変調回路の出力パル
スを前記ｎビットの入力ジタルデータに対応するパルス
信号として出力することを特徴とするPWM型Ｄ−Ａ変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182423A JPH0744460B2 (ja) | 1985-08-20 | 1985-08-20 | Ｐｗｍ型ｄ−ａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182423A JPH0744460B2 (ja) | 1985-08-20 | 1985-08-20 | Ｐｗｍ型ｄ−ａ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6242620A JPS6242620A (ja) | 1987-02-24 |
| JPH0744460B2 true JPH0744460B2 (ja) | 1995-05-15 |
Family
ID=16118018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60182423A Expired - Lifetime JPH0744460B2 (ja) | 1985-08-20 | 1985-08-20 | Ｐｗｍ型ｄ−ａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744460B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2674648B2 (ja) * | 1987-08-03 | 1997-11-12 | 株式会社日立製作所 | パルス幅変調信号発生装置 |
| JPH04161100A (ja) * | 1990-10-19 | 1992-06-04 | Fujitsu Ltd | モータの回転速度制御装置 |
| JPH07154995A (ja) * | 1993-11-29 | 1995-06-16 | Nec Corp | ステップモータ位置決め装置 |
| TW266383B (en) * | 1994-07-19 | 1995-12-21 | Siemens Ag | Method of starting at least one fluorescent lamp by an electronic ballast and the electronic ballast used therefor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56136028A (en) * | 1980-03-27 | 1981-10-23 | Toshiba Corp | D-a converter |
| JPS57155833A (en) * | 1981-03-23 | 1982-09-27 | Toshiba Corp | Digital-to-analog converting circuit |
| JPS58130619A (ja) * | 1982-01-29 | 1983-08-04 | Toshiba Corp | デジタルアナログ変換装置 |
| JPS5911026A (ja) * | 1982-07-12 | 1984-01-20 | Yokogawa Hokushin Electric Corp | デイジタル・アナログ変換器 |
-
1985
- 1985-08-20 JP JP60182423A patent/JPH0744460B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6242620A (ja) | 1987-02-24 |
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