JPH0746856A - デジタル式ｐｗｍ回路 - Google Patents
デジタル式ｐｗｍ回路Info
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- JPH0746856A JPH0746856A JP5208906A JP20890693A JPH0746856A JP H0746856 A JPH0746856 A JP H0746856A JP 5208906 A JP5208906 A JP 5208906A JP 20890693 A JP20890693 A JP 20890693A JP H0746856 A JPH0746856 A JP H0746856A
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Abstract
(57)【要約】
【目的】 クロックパルスを速くすることなく、小さな
回路規模でＰＷＭ回路の分解能を上げる。 【構成】 演算周期Ｔｅ毎に電流偏差値から制御量を求
める補償演算手段と、２×Ｔｃ≦Ｔｃのキャリア信号を
発生するキャリア信号発生手段と、上記制御量を有効基
準量に変換するデータ変換手段と、上記キャリア信号と
有効基準量とを比較しＰＷＭ信号を生成するＰＷＭ信号
生成手段とを設け、１演算周期Ｔｅ内で異なるＰＷＭ信
号を出力する。
回路規模でＰＷＭ回路の分解能を上げる。 【構成】 演算周期Ｔｅ毎に電流偏差値から制御量を求
める補償演算手段と、２×Ｔｃ≦Ｔｃのキャリア信号を
発生するキャリア信号発生手段と、上記制御量を有効基
準量に変換するデータ変換手段と、上記キャリア信号と
有効基準量とを比較しＰＷＭ信号を生成するＰＷＭ信号
生成手段とを設け、１演算周期Ｔｅ内で異なるＰＷＭ信
号を出力する。
Description
【０００１】
【産業上の利用分野】本発明は、電動機をデジタルによ
りＰＷＭ駆動するデジタル式ＰＷＭ回路に関する。
りＰＷＭ駆動するデジタル式ＰＷＭ回路に関する。
【０００２】
【従来の技術】以下、図７及び図８に従って従来のデジ
タル式ＰＷＭ回路を説明する。図７は従来のデジタル式
ＰＷＭ回路のブロック構成図である。図では１相分のＰ
ＷＭ回路のみ記述してある。図中、１はＣＰＵ、２はＲ
ＯＭ、３はＲＡＭ、４，５は減算カウンタ、６はＡ／Ｄ
コンバータ、７は反転回路である。ｆｃは仮想三角波を
発生するためのキャリア周波数、ＣＬＫはカウンタを減
算するためのクロックパルスである。図８は従来例の動
作を説明するタイムチャートである。
タル式ＰＷＭ回路を説明する。図７は従来のデジタル式
ＰＷＭ回路のブロック構成図である。図では１相分のＰ
ＷＭ回路のみ記述してある。図中、１はＣＰＵ、２はＲ
ＯＭ、３はＲＡＭ、４，５は減算カウンタ、６はＡ／Ｄ
コンバータ、７は反転回路である。ｆｃは仮想三角波を
発生するためのキャリア周波数、ＣＬＫはカウンタを減
算するためのクロックパルスである。図８は従来例の動
作を説明するタイムチャートである。
【０００３】以下、図７及び図８に従って従来技術の動
作を説明する。ＣＰＵ１により、電流指令正弦波の発生
及びＡ／Ｄコンバータ６による現在電流Ｉｕ、Ｉｖの測
定により各相の電流偏差Δｉを計算し、ＰＷＭ出力を得
るために、図８（ａ）のＡ，Ｅ，Ｉ，ＭなるＰＷＭ基準
点、即ちキャリア周波数ｆｃの立ち上がり点から、第１
のＰＷＭ信号変化点、即ち図８（ａ）のＢ，Ｆ，Ｊ，Ｎ
点までのパルス幅ｔ1 に相当するクロックパルスＣＬＫ
数をＲＯＭ２に格納されたΔｉ−ｔ1 変換テーブルより
読み出し、減算カウンタ４にセットする。又ＰＷ幅、図
８（ａ）のＢ−Ｄ，Ｆ−Ｈ，Ｊ−Ｌに相当するパルス幅
ｔ2 に相当するクロックパルスＣＬＫ数を、ｔ1 と同様
ＲＯＭテーブルに格納されたΔｉ−ｔ2 変換テーブルよ
り読み出し、減算カウンタ５にセットする。
作を説明する。ＣＰＵ１により、電流指令正弦波の発生
及びＡ／Ｄコンバータ６による現在電流Ｉｕ、Ｉｖの測
定により各相の電流偏差Δｉを計算し、ＰＷＭ出力を得
るために、図８（ａ）のＡ，Ｅ，Ｉ，ＭなるＰＷＭ基準
点、即ちキャリア周波数ｆｃの立ち上がり点から、第１
のＰＷＭ信号変化点、即ち図８（ａ）のＢ，Ｆ，Ｊ，Ｎ
点までのパルス幅ｔ1 に相当するクロックパルスＣＬＫ
数をＲＯＭ２に格納されたΔｉ−ｔ1 変換テーブルより
読み出し、減算カウンタ４にセットする。又ＰＷ幅、図
８（ａ）のＢ−Ｄ，Ｆ−Ｈ，Ｊ−Ｌに相当するパルス幅
ｔ2 に相当するクロックパルスＣＬＫ数を、ｔ1 と同様
ＲＯＭテーブルに格納されたΔｉ−ｔ2 変換テーブルよ
り読み出し、減算カウンタ５にセットする。
【０００４】減算カウンタ４，５は各々ＧＡＴＥ0 ，Ｇ
ＡＴＥ1 信号のＬ→Ｈへの変化信号により出力ＯＵ
Ｔ0 ，ＯＵＴ1 のＨ→Ｌにし、セットされたデータの減
算カウント開始する。０になったならば出力ＯＵＴ0 ，
ＯＵＴ1 をＬ→Ｈに変化させるタイプのカウンタである
ため、図８（ｃ）に示したように、キャリア周波数のｆ
ｃのＬ→Ｈの変化により減算カウンタ４は動作開始し、
ｔ1 時間後ＯＵＴ0 出力をＬ→Ｈに変化させる。
ＡＴＥ1 信号のＬ→Ｈへの変化信号により出力ＯＵ
Ｔ0 ，ＯＵＴ1 のＨ→Ｌにし、セットされたデータの減
算カウント開始する。０になったならば出力ＯＵＴ0 ，
ＯＵＴ1 をＬ→Ｈに変化させるタイプのカウンタである
ため、図８（ｃ）に示したように、キャリア周波数のｆ
ｃのＬ→Ｈの変化により減算カウンタ４は動作開始し、
ｔ1 時間後ＯＵＴ0 出力をＬ→Ｈに変化させる。
【０００５】又、図８（ｄ）に示したように、減算カウ
ンタ４のＯＵＴ0 出力がＬ→Ｈに変化したことにより減
算カウンタ５のＧＡＴＥ1 がＬ→Ｈとなって動作を開始
し、ｔ2 時間後ＯＵＴ1 出力をＬ→Ｈに変化させる。こ
の時間ｔ2 時間がＰＷＭパルスで出力ＦＥＴの下アーム
ＯＮ時間となる。このカウンタはＧＡＴＥ入力により再
トリガー可能であるため、カウント値はキャリア周波数
ｆｃｌパルスにつき１回セットする必要がないため、キ
ャリア周波数が高い場合でもＰＷＭ動作を行うので
ｔ1 ，ｔ2 のカウントへのセットがキャリア周波数に間
に合わなくても正常動作を実施することができる。
ンタ４のＯＵＴ0 出力がＬ→Ｈに変化したことにより減
算カウンタ５のＧＡＴＥ1 がＬ→Ｈとなって動作を開始
し、ｔ2 時間後ＯＵＴ1 出力をＬ→Ｈに変化させる。こ
の時間ｔ2 時間がＰＷＭパルスで出力ＦＥＴの下アーム
ＯＮ時間となる。このカウンタはＧＡＴＥ入力により再
トリガー可能であるため、カウント値はキャリア周波数
ｆｃｌパルスにつき１回セットする必要がないため、キ
ャリア周波数が高い場合でもＰＷＭ動作を行うので
ｔ1 ，ｔ2 のカウントへのセットがキャリア周波数に間
に合わなくても正常動作を実施することができる。
【０００６】
【発明が解決しようとする課題】しかし、ＰＷＭ回路の
分解能を更に上げようとすると、キャリア周波数ｆｃ、
クロックパルスＣＬＫを非常に速くしなければならず、
そのために回路規模が大きくなったり、コストが上昇す
るといった問題が出てくる。
分解能を更に上げようとすると、キャリア周波数ｆｃ、
クロックパルスＣＬＫを非常に速くしなければならず、
そのために回路規模が大きくなったり、コストが上昇す
るといった問題が出てくる。
【０００７】本発明は以上のような問題を解決するため
になされたもので、クロックパルスＣＬＫを速くするこ
となく小さな回路規模でＰＷＭ回路の分解能を上げるこ
とができるデジタル式ＰＷＭ回路を提供することを目的
とする。
になされたもので、クロックパルスＣＬＫを速くするこ
となく小さな回路規模でＰＷＭ回路の分解能を上げるこ
とができるデジタル式ＰＷＭ回路を提供することを目的
とする。
【０００８】
【課題を解決するための手段】本発明に係るデジタル式
ＰＷＭ回路は、演算周期Ｔｅ毎に電流偏差値から制御量
を求める補償演算手段と、ＰＷＭの搬送周期であり２×
Ｔｃ≦Ｔｅなるキャリア周期Ｔｃ（キャリア周波数ｆｃ
＝ｌ／Ｔｃ）のキャリア信号を発生させるキャリア信号
発生手段と、前記制御量を有効基準量に変換するデータ
変換手段と、前記キャリア信号と前記有効基準量とを比
較しＰＷＭ信号を生成するＰＷＭ信号生成手段とから成
る。
ＰＷＭ回路は、演算周期Ｔｅ毎に電流偏差値から制御量
を求める補償演算手段と、ＰＷＭの搬送周期であり２×
Ｔｃ≦Ｔｅなるキャリア周期Ｔｃ（キャリア周波数ｆｃ
＝ｌ／Ｔｃ）のキャリア信号を発生させるキャリア信号
発生手段と、前記制御量を有効基準量に変換するデータ
変換手段と、前記キャリア信号と前記有効基準量とを比
較しＰＷＭ信号を生成するＰＷＭ信号生成手段とから成
る。
【０００９】
【作用】本発明によるデジタル式ＰＷＭ回路によれば、
まず補償演算手段により、電流指令値と電動機へ流す相
電流との差をとって電流偏差値を求め、個々のシステム
に応じたゲイン、位相の操作を行い最適な制御量Ｓを求
める。制御量Ｓはデータ変換手段により、ＰＷＭ信号変
換手段で出力できるｎビットに収めるために下位ビット
を切り捨てた後の値ｓと、ｓにｌを加えた値（ｓ＋ｌ）
と、切捨てられる下位ビットの値ｒとに変換される。こ
れらのｓ、（ｓ＋ｌ）、ｒは制御量Ｓと同様、演算周期
Ｔｅ毎に更新される。
まず補償演算手段により、電流指令値と電動機へ流す相
電流との差をとって電流偏差値を求め、個々のシステム
に応じたゲイン、位相の操作を行い最適な制御量Ｓを求
める。制御量Ｓはデータ変換手段により、ＰＷＭ信号変
換手段で出力できるｎビットに収めるために下位ビット
を切り捨てた後の値ｓと、ｓにｌを加えた値（ｓ＋ｌ）
と、切捨てられる下位ビットの値ｒとに変換される。こ
れらのｓ、（ｓ＋ｌ）、ｒは制御量Ｓと同様、演算周期
Ｔｅ毎に更新される。
【００１０】ここで単純にＴｅ＝Ｔｃ＊２N の場合を考
えるとすると、演算周期Ｔｅの間に、キャリア周期Ｔｃ
のＰＷＭ信号は２N 回出力する。データ変換手段より得
られた値（ｓ＋ｌ）は、キャリア信号と比較してＰＷＭ
信号生成手段からＰＷＭ信号を出力することをｒ回繰り
返す。その後、値ｓがキャリア信号と比較してＰＷＭ信
号生成手段からＰＷＭ信号を出力することを（２N-ｒ）
回繰り返す。この動作により、演算周期Ｔｅの間のＰＷ
Ｍ信号の平均値は、次の式１で求められ、これは制御量
Ｓに等しい。
えるとすると、演算周期Ｔｅの間に、キャリア周期Ｔｃ
のＰＷＭ信号は２N 回出力する。データ変換手段より得
られた値（ｓ＋ｌ）は、キャリア信号と比較してＰＷＭ
信号生成手段からＰＷＭ信号を出力することをｒ回繰り
返す。その後、値ｓがキャリア信号と比較してＰＷＭ信
号生成手段からＰＷＭ信号を出力することを（２N-ｒ）
回繰り返す。この動作により、演算周期Ｔｅの間のＰＷ
Ｍ信号の平均値は、次の式１で求められ、これは制御量
Ｓに等しい。
【００１１】
【式１】
【００１２】これにより、１回の出力ではｎビットの分
解能であったものが、１演算周期Ｔｅでは（ｎ＋Ｎ）ビ
ットの分解能を持つことになる。
解能であったものが、１演算周期Ｔｅでは（ｎ＋Ｎ）ビ
ットの分解能を持つことになる。
【００１３】
【実施例１】以下、本発明の実施例１を図１，図２及び
図３に示す。図１は、本発明の実施例１によるデジタル
式ＰＷＭ回路のハードウェア構成図である。本図では１
相分のＰＷＭ回路のみ記述してある。図１に於て、１〜
７，ｆｃ，ＣＬＫは図７の同一符号と同じ部分である。
ここでは、ＣＰＵ１を１６ビット、演算カウンタ４，５
を１２ビット，ｆｃを２０ＫＨｚ，ＣＬＫを８２ＭＨｚ
として考える。８はタイマであり、時間Ｔｃをカウント
しＴｃ毎にＣＰＵ１に割込みをかける。
図３に示す。図１は、本発明の実施例１によるデジタル
式ＰＷＭ回路のハードウェア構成図である。本図では１
相分のＰＷＭ回路のみ記述してある。図１に於て、１〜
７，ｆｃ，ＣＬＫは図７の同一符号と同じ部分である。
ここでは、ＣＰＵ１を１６ビット、演算カウンタ４，５
を１２ビット，ｆｃを２０ＫＨｚ，ＣＬＫを８２ＭＨｚ
として考える。８はタイマであり、時間Ｔｃをカウント
しＴｃ毎にＣＰＵ１に割込みをかける。
【００１４】図２は、本発明の実施例１によるデジタル
式ＰＷＭ回路のＣＰＵ１が動作させる一連の処理を表す
フローである。図２に於て、Ａ．は主制御フローであ
り、電流値を検出し（ａ−２）参照）電流偏差（ａ−
３）参照）や電流補償の演算を行い（ａ−４）参照）Ｐ
ＷＭ出力様のデータを生成する（ａ−５）参照）、とい
う処理を時間Ｔｃ毎に繰り返す。Ｂ．は割り込み出力フ
ローであり、主制御フローＡ．で得られたＰＷＭ出力様
データに従ってＰＷＭ波形を出力するという処理を時間
Ｔｃ毎に割込み処理で繰り返す。
式ＰＷＭ回路のＣＰＵ１が動作させる一連の処理を表す
フローである。図２に於て、Ａ．は主制御フローであ
り、電流値を検出し（ａ−２）参照）電流偏差（ａ−
３）参照）や電流補償の演算を行い（ａ−４）参照）Ｐ
ＷＭ出力様のデータを生成する（ａ−５）参照）、とい
う処理を時間Ｔｃ毎に繰り返す。Ｂ．は割り込み出力フ
ローであり、主制御フローＡ．で得られたＰＷＭ出力様
データに従ってＰＷＭ波形を出力するという処理を時間
Ｔｃ毎に割込み処理で繰り返す。
【００１５】図３は本発明の実施例１によるデジタル式
ＰＷＭ回路の動作を示すタイミングチャートである。図
３に於て、ｈ１〜ｈ１７は時間Ｔｃ毎に区切った時間の
区間であり、適当な古い区間から順番にｈ１，ｈ２，ｈ
３・・・ｈ１７とした。
ＰＷＭ回路の動作を示すタイミングチャートである。図
３に於て、ｈ１〜ｈ１７は時間Ｔｃ毎に区切った時間の
区間であり、適当な古い区間から順番にｈ１，ｈ２，ｈ
３・・・ｈ１７とした。
【００１６】以下、図１，図２及び図３に従って動作を
説明する。まず図示しない電流が投入されると、電装系
全体のリセットが解除され、図２ａ−１）に示すように
ＣＰＵ１の初期設定（イニシャライズ）が行われる。そ
の後、ＣＰＵ１は時間Ｔｅ毎にａ−２）〜ａ〜５）の処
理を繰り返す。
説明する。まず図示しない電流が投入されると、電装系
全体のリセットが解除され、図２ａ−１）に示すように
ＣＰＵ１の初期設定（イニシャライズ）が行われる。そ
の後、ＣＰＵ１は時間Ｔｅ毎にａ−２）〜ａ〜５）の処
理を繰り返す。
【００１７】時間Ｔｅ毎に繰り返される処理について、
以下に述べる。図２の図ａ−２）〜ａ−４）に示すよう
に、ＣＰＵ１により、Ａ／Ｄコンバータ６による現在電
流Ｉｕ，Ｉｖの測定及び電流指令正弦波の発生により各
相の電流偏差Δｉを計算し、電流制御系が安定、高応答
となるように電流補償演算を行う。演算結果は１６ビッ
トの制御量ＳとしてＲＡＭ３に格納される。
以下に述べる。図２の図ａ−２）〜ａ−４）に示すよう
に、ＣＰＵ１により、Ａ／Ｄコンバータ６による現在電
流Ｉｕ，Ｉｖの測定及び電流指令正弦波の発生により各
相の電流偏差Δｉを計算し、電流制御系が安定、高応答
となるように電流補償演算を行う。演算結果は１６ビッ
トの制御量ＳとしてＲＡＭ３に格納される。
【００１８】ここで、ｆｃ２０ＫＨZ 、ＰＷＭ出力分能
１６ビットを必要とした場合、従来のＰＷＭ回路ではＣ
ＬＫは１３１０ＭＨZ となり実現し難い。
１６ビットを必要とした場合、従来のＰＷＭ回路ではＣ
ＬＫは１３１０ＭＨZ となり実現し難い。
【００１９】そこで、実用的にＣＬＫは８２ＭＨZ と
し、減算カウンタ４，５を１２ビットとする。ａ−５）
では、１６ビットの制御量Ｓを１２ビットの減算カウン
タ４，５を用いてＰＷＭ出力するためのデータ処理を行
う。まず１６ビット制御量Ｓの下位４ビットを切捨て
て、１２ビットの基準値ｓを生成しＲＡＭ３に格納す
る。また切捨てられる下位４ビットの値に等しい出力回
数ｒも生成しＲＡＭ３に格納する。以上が、主制御フロ
ーＡ．による動作である。
し、減算カウンタ４，５を１２ビットとする。ａ−５）
では、１６ビットの制御量Ｓを１２ビットの減算カウン
タ４，５を用いてＰＷＭ出力するためのデータ処理を行
う。まず１６ビット制御量Ｓの下位４ビットを切捨て
て、１２ビットの基準値ｓを生成しＲＡＭ３に格納す
る。また切捨てられる下位４ビットの値に等しい出力回
数ｒも生成しＲＡＭ３に格納する。以上が、主制御フロ
ーＡ．による動作である。
【００２０】次に、図２の割込み出力フローＢ．にした
がってＣＰＵ１の割込み処理について述べる。ａ−１）
イニシャライズ処理の後で割込み処理が許可されて、時
間Ｔｃ毎に割込み出力フローＢ．の動作を繰り返す。割
込み出力フローＢでは制御量Ｓが１回演算される間つま
り時間Ｔｅに、基準値ｓを（２4 −ｒ）回、基準値に１
を加えた値（ｓ＋１）をｒ回、ＰＷＭ出力する動作を行
う。ｂ−１，ｂ−４）では、主制御フローＡ．により制
御量Ｓが更新されてから、何回減算カウンタ４，５に値
をセットしたかを判定し、その回数に応じてｂ−２），
ｂ−５），ｂ−６のように基準値ｓあるいは基準値に１
を加えた値（ｓ＋１）を減算カウンタ４，５にセットす
る。値をセットした回数が下位４ビットの値ｒ以下の場
合には、基準値に１を加えた値（ｓ＋１）を減算カウン
タ４，５にセットする。値をセットした回数が下位４ビ
ットの値ｒより多い場合には、基準値ｓを減算カウンタ
４，５にセットする。図３に示したように、時間Ｔｅの
間に減算カウンタ４，５にセットする値をＺ4 種類変え
ることで、４ビット分細かい分解能でＰＷＭ出力できる
ことが分かる。
がってＣＰＵ１の割込み処理について述べる。ａ−１）
イニシャライズ処理の後で割込み処理が許可されて、時
間Ｔｃ毎に割込み出力フローＢ．の動作を繰り返す。割
込み出力フローＢでは制御量Ｓが１回演算される間つま
り時間Ｔｅに、基準値ｓを（２4 −ｒ）回、基準値に１
を加えた値（ｓ＋１）をｒ回、ＰＷＭ出力する動作を行
う。ｂ−１，ｂ−４）では、主制御フローＡ．により制
御量Ｓが更新されてから、何回減算カウンタ４，５に値
をセットしたかを判定し、その回数に応じてｂ−２），
ｂ−５），ｂ−６のように基準値ｓあるいは基準値に１
を加えた値（ｓ＋１）を減算カウンタ４，５にセットす
る。値をセットした回数が下位４ビットの値ｒ以下の場
合には、基準値に１を加えた値（ｓ＋１）を減算カウン
タ４，５にセットする。値をセットした回数が下位４ビ
ットの値ｒより多い場合には、基準値ｓを減算カウンタ
４，５にセットする。図３に示したように、時間Ｔｅの
間に減算カウンタ４，５にセットする値をＺ4 種類変え
ることで、４ビット分細かい分解能でＰＷＭ出力できる
ことが分かる。
【００２１】減算カウンタ４，５に値がセットされてか
ら、ＰＷＭ波形が生成されるまでについては、従来技術
と同様であり、Ｕ，ＸＵには図示しないＦＥＴブリッジ
のＵ相ＦＥＴを駆動するゲートドライバーに接続されて
おり、Ｕ，ＸＵはそれぞれＵ相上アームＦＥＴのＯＮ時
間、Ｕ相下アームＦＥＴのＯＮ時間制御している。その
詳細についてはここでは省略する。
ら、ＰＷＭ波形が生成されるまでについては、従来技術
と同様であり、Ｕ，ＸＵには図示しないＦＥＴブリッジ
のＵ相ＦＥＴを駆動するゲートドライバーに接続されて
おり、Ｕ，ＸＵはそれぞれＵ相上アームＦＥＴのＯＮ時
間、Ｕ相下アームＦＥＴのＯＮ時間制御している。その
詳細についてはここでは省略する。
【００２２】以上述べたように、実施例１により、クロ
ックＣＬＫを実用的な周波数に選んでも、ＰＷＭ搬送周
波数を高め、ＰＷＭ分解能を細かくすることが可能とな
る。全てデジタル回路でＰＷＭ波形を生成しているので
チップ化しやすく、小型化も可能となる。
ックＣＬＫを実用的な周波数に選んでも、ＰＷＭ搬送周
波数を高め、ＰＷＭ分解能を細かくすることが可能とな
る。全てデジタル回路でＰＷＭ波形を生成しているので
チップ化しやすく、小型化も可能となる。
【００２３】
【実施例２】以下、本発明の実施例２を図４，図５及び
図６にて示す。図４は、本発明の実施例１によるデジタ
ル式ＰＷＭ回路のハードウェア構成図である。本図では
１相分のＰＷＭ回路のみ記述してある。図４に於て、１
〜８，ｆｃ，ＣＬＫは図１の同一符号と同じ部分であ
る。ＣＰＵ１を１６ビット、減算カウンタ４，５を１２
ビット、ｆｃを２０ＫＨｚ、ＣＬＫを８２ＭＨｚとして
考える。
図６にて示す。図４は、本発明の実施例１によるデジタ
ル式ＰＷＭ回路のハードウェア構成図である。本図では
１相分のＰＷＭ回路のみ記述してある。図４に於て、１
〜８，ｆｃ，ＣＬＫは図１の同一符号と同じ部分であ
る。ＣＰＵ１を１６ビット、減算カウンタ４，５を１２
ビット、ｆｃを２０ＫＨｚ、ＣＬＫを８２ＭＨｚとして
考える。
【００２４】図５は、本発明の実施例２によるデジタル
式ＰＷＭ回路のＣＰＵ１が動作させる一連の処理を表す
フローである。図５に於て、Ｃ．は主制御フローであ
り、電流値を検出し（ａ−２）参照）、（ａ−３）参
照）や電流補償を行う電流偏差（ａ−４）参照）、とい
う処理を時間Ｔｅ毎に繰り返す。Ｄ．は割込み出力フロ
ーであり、主制御フローＣ．で得られた制御量Ｓに従っ
てＰＷＭ出力のデータ生成し（ａ−５）参照）、ＰＷＭ
波形を出力する（ｂ−１）〜ｂ−７）参照）、という処
理を時間Ｔｃ毎に割込み処理で繰り返す。図６は、本発
明の実施例２によるデジタル式ＰＷＭ回路の動作を示す
タイミングチャートである。
式ＰＷＭ回路のＣＰＵ１が動作させる一連の処理を表す
フローである。図５に於て、Ｃ．は主制御フローであ
り、電流値を検出し（ａ−２）参照）、（ａ−３）参
照）や電流補償を行う電流偏差（ａ−４）参照）、とい
う処理を時間Ｔｅ毎に繰り返す。Ｄ．は割込み出力フロ
ーであり、主制御フローＣ．で得られた制御量Ｓに従っ
てＰＷＭ出力のデータ生成し（ａ−５）参照）、ＰＷＭ
波形を出力する（ｂ−１）〜ｂ−７）参照）、という処
理を時間Ｔｃ毎に割込み処理で繰り返す。図６は、本発
明の実施例２によるデジタル式ＰＷＭ回路の動作を示す
タイミングチャートである。
【００２５】以下、図４，図５及び図６に従って動作を
説明する。まず図示しない電源が投入されると、電装系
全体のリセットが解除され、図５のａ−１）に示すよう
にＣＵ１の初期設定（イニシャライズ）が行われる。そ
の後、ＣＰＵ１時間Ｔｅ毎にａ−２）〜ａ−４）の処理
を繰り返す。
説明する。まず図示しない電源が投入されると、電装系
全体のリセットが解除され、図５のａ−１）に示すよう
にＣＵ１の初期設定（イニシャライズ）が行われる。そ
の後、ＣＰＵ１時間Ｔｅ毎にａ−２）〜ａ−４）の処理
を繰り返す。
【００２６】時間Ｔｅ毎に繰り返される処理について、
以下に述べる。図５のａ−２）〜ａ−４）に示すよう
に、ＣＰＵ１により、Ａ／Ｄコンバータ６による現在電
流Ｉｕ，Ｉｖの測定及び電流指令正弦波の発生により各
相の電流偏差Δｉを計算し、電流制御系が安定、高応答
となるように電流補償演算を行う。演算結果は１６ビッ
トの制御量ＳとしてＲＡＭ３に格納される。以上が主制
御フローＣ．による動作である。次に、図５の割込み出
力フローＤ．にしたがってＣＰＵ１の割込み処理につい
て述べる。ａ−１）イニシャライズ処理の後で割込み処
理が許可されて、時間Ｔｃ毎に割込み出力フローＤの動
作を繰り返す。ａ−５）では、１６ビットの制御量Ｓを
１２ビットの減算カウンタ４，５を用いてＰＷＭ出力す
るためのデータ処理を行う。まず１６ビット制御量Ｓの
下位４ビットを切捨てて、１２ビットの基準値ｓを生成
しＲＡＭ３に格納する。また切捨てられる下位４ビット
の内上位２ビットの値に等しい出力回数ｒも生成しＲＡ
Ｍ３に格納する。
以下に述べる。図５のａ−２）〜ａ−４）に示すよう
に、ＣＰＵ１により、Ａ／Ｄコンバータ６による現在電
流Ｉｕ，Ｉｖの測定及び電流指令正弦波の発生により各
相の電流偏差Δｉを計算し、電流制御系が安定、高応答
となるように電流補償演算を行う。演算結果は１６ビッ
トの制御量ＳとしてＲＡＭ３に格納される。以上が主制
御フローＣ．による動作である。次に、図５の割込み出
力フローＤ．にしたがってＣＰＵ１の割込み処理につい
て述べる。ａ−１）イニシャライズ処理の後で割込み処
理が許可されて、時間Ｔｃ毎に割込み出力フローＤの動
作を繰り返す。ａ−５）では、１６ビットの制御量Ｓを
１２ビットの減算カウンタ４，５を用いてＰＷＭ出力す
るためのデータ処理を行う。まず１６ビット制御量Ｓの
下位４ビットを切捨てて、１２ビットの基準値ｓを生成
しＲＡＭ３に格納する。また切捨てられる下位４ビット
の内上位２ビットの値に等しい出力回数ｒも生成しＲＡ
Ｍ３に格納する。
【００２７】ｂ−１）〜ｂ−７）では制御量Ｓが１回演
算される間に、基準値に１を加えた値（ｓ＋１）をｒ
回、基準値ｓを（２2 −ｒ）回、ＰＷＭ出力する動作を
行う。ｂ−１），ｂ−４）では、主制御フローＣ．によ
り制御量Ｓが更新されてから、何回減算カウンタ４，５
に値をセットしたかを判定し、その回数に応じてｂ−
２），ｂ−５），ｂ−６）のように基準値ｓあるいは基
準値に１を加えた値（ｓ＋１）を減算カウンタ４，５に
セットする。値をセットした回数が値ｒ以下の場合に
は、基準値に１を加えた値（ｓ＋１）を減算カウンタ
４，５にセットする。値をセットした回数が値ｒより多
い場合には、基準値ｓを減算カウンタ４，５にセットす
る。図６により、時間Ｔｅの間に減算カウンタ４，５に
セットする値を２2 種類変えることで、２ビット分細分
解能でＰＷＭ出力できることが分かる。
算される間に、基準値に１を加えた値（ｓ＋１）をｒ
回、基準値ｓを（２2 −ｒ）回、ＰＷＭ出力する動作を
行う。ｂ−１），ｂ−４）では、主制御フローＣ．によ
り制御量Ｓが更新されてから、何回減算カウンタ４，５
に値をセットしたかを判定し、その回数に応じてｂ−
２），ｂ−５），ｂ−６）のように基準値ｓあるいは基
準値に１を加えた値（ｓ＋１）を減算カウンタ４，５に
セットする。値をセットした回数が値ｒ以下の場合に
は、基準値に１を加えた値（ｓ＋１）を減算カウンタ
４，５にセットする。値をセットした回数が値ｒより多
い場合には、基準値ｓを減算カウンタ４，５にセットす
る。図６により、時間Ｔｅの間に減算カウンタ４，５に
セットする値を２2 種類変えることで、２ビット分細分
解能でＰＷＭ出力できることが分かる。
【００２８】ここで、ｆｃ２０ＫＨｚ，ＰＷＭ出力分解
能１４ビットを必要とした場合、従来のＰＷＭ回路では
ＣＬＫ３２８ＭＨZ が必要となるが、実施例２によれば
ＣＬＫ８２ＭＨｚでよく実用的なＣＬＫを用いることが
できる。減算カウンタ４，５に値がセットされてから、
ＰＷＭ波形が生成されるまでについては、従来技術と同
様でありここでは省略する。
能１４ビットを必要とした場合、従来のＰＷＭ回路では
ＣＬＫ３２８ＭＨZ が必要となるが、実施例２によれば
ＣＬＫ８２ＭＨｚでよく実用的なＣＬＫを用いることが
できる。減算カウンタ４，５に値がセットされてから、
ＰＷＭ波形が生成されるまでについては、従来技術と同
様でありここでは省略する。
【００２９】以上述べたように、実施例２により、クロ
ックＣＬＫを実用的な周波数に選んでも、ＰＷＭ搬送周
波数を高め、ＰＷＭ分解能を細かくすることが可能とな
る。全てデジタル回路でＰＷＭ波形を生成しているので
チップ化しやすく、小型化も可能となる。また、実施例
１よりも制御量Ｓの更新時間（電流制御系サンプリング
タイム）が短くて済み、デジタルサーボ系で問題となる
無駄時間を短くできる。
ックＣＬＫを実用的な周波数に選んでも、ＰＷＭ搬送周
波数を高め、ＰＷＭ分解能を細かくすることが可能とな
る。全てデジタル回路でＰＷＭ波形を生成しているので
チップ化しやすく、小型化も可能となる。また、実施例
１よりも制御量Ｓの更新時間（電流制御系サンプリング
タイム）が短くて済み、デジタルサーボ系で問題となる
無駄時間を短くできる。
【００３０】
【発明の効果】以上のように、本発明によれば、クロッ
クＣＬＫを実用的な周波数に選んでも、ＰＷＭ搬送周波
数を高め、ＰＷＭ分解能を細かくすることが可能とな
り、安価で高搬送周波数、高精度のデジタル式ＰＷＭ回
路ができる。
クＣＬＫを実用的な周波数に選んでも、ＰＷＭ搬送周波
数を高め、ＰＷＭ分解能を細かくすることが可能とな
り、安価で高搬送周波数、高精度のデジタル式ＰＷＭ回
路ができる。
【図１】本発明の実施例１によるデジタル式ＰＷＭ回路
のブロック構成図である。
のブロック構成図である。
【図２】実施例１によるデジタル式ＰＷＭ回路のＣＰＵ
１が動作させる一連の処理を表すフローである。
１が動作させる一連の処理を表すフローである。
【図３】実施例１によるデジタル式ＰＷＭ回路の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図４】本発明の実施例２によるデジタル式ＰＷＭ回路
のブロック構成図である。
のブロック構成図である。
【図５】実施例２によるデジタル式ＰＷＭ回路のＣＰＵ
１が動作させる一連の処理を表すフローである。
１が動作させる一連の処理を表すフローである。
【図６】実施例２によるデジタル式ＰＷＭ回路の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図７】従来のデジタル式ＰＷＭ回路のブロック構成図
である。
である。
【図８】従来例の動作を説明するタイムチャートであ
る。
る。
１ ＣＰＵ ２ ＲＯＭ ３ ＲＡＭ ４，５ 減算カウンタ ６ Ａ／Ｄコンバータ ７ 反転回路
Claims (1)
- 【請求項１】 電動機の相入力電流を周波数制御するＰ
ＷＭ回路において、演算周期Ｔｅ毎に電流偏差値から制
御量を求める補償演算手段と、２×Ｔｃ≦Ｔｅなる周期
Ｔｃのキャリア信号を発生させるキャリア信号発生手段
と、前記制御量を有効基準量に変換するデータ変換手段
と、前記キャリア信号と前記有効基準量とを比較しＰＷ
Ｍ信号を生成するＰＷＭ信号生成手段とから成り、１演
算周期Ｔｅ内で異なるＰＷＭ信号を出力することを特徴
とするデジタル式ＰＷＭ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5208906A JPH0746856A (ja) | 1993-07-30 | 1993-07-30 | デジタル式ｐｗｍ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5208906A JPH0746856A (ja) | 1993-07-30 | 1993-07-30 | デジタル式ｐｗｍ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0746856A true JPH0746856A (ja) | 1995-02-14 |
Family
ID=16564089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5208906A Pending JPH0746856A (ja) | 1993-07-30 | 1993-07-30 | デジタル式ｐｗｍ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746856A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004006424A1 (ja) * | 2002-07-08 | 2004-01-15 | Kabushiki Kaisha Yaskawa Denki | 交流電動機のセンサレスベクトル制御方法及びその制御装置 |
| US7423395B2 (en) | 2002-07-08 | 2008-09-09 | Kabushiki Kaisha Yaskawa Denki | Sensorless vector control method for alternating-current motor and control apparatus therefor |
| CN115037176A (zh) * | 2022-05-19 | 2022-09-09 | 天宝电子（惠州）有限公司 | 一种高精度模拟正弦波调制算法、系统及存储介质 |
-
1993
- 1993-07-30 JP JP5208906A patent/JPH0746856A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004006424A1 (ja) * | 2002-07-08 | 2004-01-15 | Kabushiki Kaisha Yaskawa Denki | 交流電動機のセンサレスベクトル制御方法及びその制御装置 |
| CN1328847C (zh) * | 2002-07-08 | 2007-07-25 | 株式会社安川电机 | 交流电动机的无传感器矢量控制方法及其控制装置 |
| US7423395B2 (en) | 2002-07-08 | 2008-09-09 | Kabushiki Kaisha Yaskawa Denki | Sensorless vector control method for alternating-current motor and control apparatus therefor |
| CN115037176A (zh) * | 2022-05-19 | 2022-09-09 | 天宝电子（惠州）有限公司 | 一种高精度模拟正弦波调制算法、系统及存储介质 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020924 |