JPH0698587A

JPH0698587A - モータ駆動方法とその回路

Info

Publication number: JPH0698587A
Application number: JP4341415A
Authority: JP
Inventors: Masaji Tanina; 正次谷名
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-07-27
Filing date: 1992-11-27
Publication date: 1994-04-08
Anticipated expiration: 2017-12-03
Also published as: JP3353353B2

Abstract

(57)【要約】【目的】センサレスモータに発生するキックバック電
圧の影響を受けないモータ駆動回路を提供する。【構成】モータ駆動回路は，モータの駆動制御データ
に加えてキックバック電圧発生期間を示すデータを記憶
しているメモリ４０，モータの回転位置を検出すしアド
レスＡ７〜Ａ５，Ａ４〜Ａ０を算出する比較回路３，メ
モリ４０からのキックバック電圧期間を示す信号Ｓ４０
１〜Ｓ４０３に応じて比較回路３からの出力を阻止する
ウインドー回路３０，メモリ４０からの駆動制御データ
を増幅するとともにメモリ４０からのキックバック電圧
発生期間を示す制御信号Ｕｃｏｎｔ，Ｖｃｏｎｔ，Ｗｃ
ｏｎｔによってドライバ回路をハイインピーダンスにす
る増幅回路５０を有する。排他的論理和回路４，クロッ
ク発生回路５，エッジ抽出回路６，アドレスカウンタ
７，復号回路・加算回路８において，メモリ４０から上
記データを読み出す加算上位アドレスＡＳ７〜ＡＳ５お
よび加算下位アドレスＡＳ４〜ＡＳ０を生成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はモータを駆動する方法と
その回路に関するものであり，特に，センサレスモータ
を駆動する方法とその回路に関する。

【０００２】

【従来の技術】図１５にモータ駆動回路の１例としての
ブラシレスモータ駆動回路を示す。このブラシレスモー
タ駆動回路は，比較回路３，排他的論理和（Exclusive
OR）回路４，クロック発生回路５，エッジ抽出回路６，
アドレスカウンタ７，メモリ９，Ｄ／Ａ変換回路１０，
および，増幅回路２０を有する。ブラシレスモータは，
周波数発生器（ＦＧ）またはパルス発生器（ＰＧ）を用
いない構造の簡単なモータである（たとえば，特開平１
−１２６１９１号公報，参照）。

【０００３】Ｕ相コイルＬＵ，Ｖ相コイルＬＶ，およ
び，Ｗ相コイルＬＷが３相ブラシレスモータの３相のコ
イルであり，このブラシレスモータのロータの回転位置
を検出するため，比較回路３１においてコイルの共通端
子の出力電圧ＳＣとＵ相コイルＬＵの入力電圧ＳＵとを
比較し、比較回路３２においてコイルの共通端子の出力
電圧ＳＣとＶ相コイルＬＶの入力電圧ＳＶとを比較し、
比較回路３３においてコイルの共通端子の出力電圧ＳＣ
とＷ相コイルＬＷの入力電圧ＳＷとを比較する。これら
比較回路３１〜３３で検出した回転位置検出信号を上位
アドレスＡ７〜Ａ５とする。さらに，排他的論理和回路
４，クロック発生回路５，エッジ抽出回路６およびアド
レスカウンタ７において，ホール素子による回転位置検
出信号より周波数が高いパルスを生成し，下位アドレス
Ａ４〜Ａ０とする。

【０００４】メモリ９はリードオンリーメモリ（ＲＯ
Ｍ）で構成され，このメモリ９には予め３相ブラシレス
モータの各相の駆動制御データ（信号）が記憶されてい
る。メモリ９には，モータの回転位置に対応した上位ア
ドレスＡ７〜Ａ５と下位アドレスＡ４〜Ａ０とが印加さ
れ，その回転位置に対応したモータ駆動信号がメモリ９
から読み出される。図１６は図１５に示したブラシレス
モータ駆動回路におけるメモリ９に印加される上位アド
レスＡ７〜Ａ５と下位アドレスＡ４〜Ａ０とよって，メ
モリ９から読み出される１相分（Ｕ相分）のブラシレス
モータ駆動データを示す。図示していないが，２相（Ｖ
相），３相（Ｗ相）の駆動データはそれぞれ，１２０度
ずれた駆動制御データとして出力される。

【０００５】Ｄ／Ａ変換回路１０においてメモリ９から
読み出されたモータ駆動信号をアナログ信号に変換して
増幅回路２０を介して３相ブラシレスモータのＵ相コイ
ルＬＵ，Ｖ相コイルＬＶ，Ｗ相コイルＬＷに印加して，
これらのコイルを付勢してロータを回転させる。

【０００６】

【発明が解決しようとする課題】最近，鉄芯型モータを
高速で動作させる場合が多い。この場合，鉄芯型モータ
のコイルインダクタンスによる駆動電流の遅延が問題に
なる。図１５に示したブラシレスモータ駆動回路を用い
て鉄芯型モータを駆動する場合，回転検出位置信号に対
してメモリ９の読みだしデータの位相を変化させる必要
がある。しかしながら，メモリ９はＲＯＭで構成され，
回転位置検出信号，つまり，アドレスとメモリデータの
読みだし位相が固定されているため，鉄芯型モータの位
相変化に対応できない。鉄芯型モータの位相変化に対応
させるとすれば，アドレスに対するメモリ９内のデータ
を位相ずれ分だけずらしてモータ駆動データをＲＯＭに
記憶しなければならず，鉄芯型モータによって固有のイ
ンダクタンス成分を補償するには，個別にＲＯＭを製造
せざるを得ず，標準化できず，価格が高くなる。メモリ
９としてＲＯＭを用いないで，たとえば，書換え可能な
メモリを用いて構成することも可能であるが，上記位相
ずれがモータ運転中に変動するような場合，たとえば，
モータを可変速度制御する場合にはモータに印加する信
号の周波数の変化に応じて位相ずれが生じ，その位相ず
れを変化させなければならないが，このような場合，書
換え可能なメモリを用いたとしても，その位相変化に応
じた対応ができない。上述した諸問題は，ブラシレスモ
ータ，鉄芯型モータを例示して述べたが，その他のモー
タにおいても，上記同様の問題が起こる。

【０００７】またセンサレスモータにおいて，コイルに
流す電流をオフにしたとき，逆起電圧にキックバック電
圧が重畳する。モータの回転制御にはホール素子などの
ロータ回転位置検出センサで検出し，このセンサの読み
からロータの回転位置を算出して上記モータの駆動制御
データが記憶されているメモリのアドレスとして使用す
るが，回転位置センサで検出した逆起電圧にキックバッ
ク電圧が重畳された電圧をそのまま，メモリアクセス用
アドレスとして使用すると，誤動作する。

【０００８】本発明はセンサレスモータにおけるキック
バック電圧の影響を排除したモータ駆動回路を提供す
る。また本発明は容易に位相変化または位相シフトに対
応可能なモータ駆動回路を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記問題を解決し，上述
した目的を達成するため，本発明の第１の観点によれ
ば，センサレスモータのコイルに発生する逆起電圧に重
畳されるキックバック電圧が発生する期間，センサレス
モータの回転検出信号の入力を禁止し，上記コイルに駆
動制御信号を印加するドライバ回路をハイインピーダン
スにすることを特徴とするモータ駆動方法が提供され
る。

【００１０】好適には，回転位置信号に所定の値を加算
し，その加算結果をアドレスとして予めメモリに記憶さ
れたモータの駆動制御データを読みだし，読み出された
駆動制御データを用いてモータを駆動する。また好適に
は，前記メモリには１相分のモータ駆動制御データのみ
を記憶させ，相以降の上記１相に対する位相ずれを前記
所定の値として前記回転位置信号に加算し，２相以降の
モータ駆動制御データを前記メモリから読み出す。特定
的には，上記所定の値として，上記モータの回転数を変
化させる駆動周波数に応じて規定される位相ずれ量とし
て前記回転位置信号に加算する。

【００１１】本発明の第２の観点によれば，上記モータ
駆動方法を実施する回路が提供される。すなわち，モー
タの回転位置検出信号をアドレスとして，モータ駆動制
御データを記憶するとともに，そのモータの逆起電圧に
重畳されるキックバック電圧の期間をデータとして記憶
しているメモリと，モータの回転位置を検出するセンサ
からの信号に基づいて前記メモリからモータ駆動制御デ
ータを読み出す基本アドレスを生成する回路と，この基
本アドレス生成回路の後段に設けられ，前記メモリから
キックバック電圧期間データが出力されている期間上記
基本アドレスの出力を阻止するアドレス信号阻止回路
と，上記メモリの後段に設けられ，該メモリから出力さ
れたモータ駆動制御データを上記モータのコイルに印加
するドライバ回路であって，上記メモリからキックバッ
ク電圧期間データが出力されている間，ハイインピーダ
ンスにされるドライバ回路を有するモータ駆動回路が提
供される。

【００１２】好適には，このメモリの前段に設けられ，
上記モータ位置検出信号に所定の値を加算し，この加算
結果を新たなアドレスとして前記メモリに印加するアド
レス変化手段をさらに有する。

【００１３】

【作用】メモリには固定のモータ駆動制御データを記憶
しておく。モータの回転位置に応じて規定されるアドレ
スによってメモリからモータ駆動制御データが読み出さ
れ，この制御データによってモータが駆動制御される。
センサレスモータの駆動に際して，逆起電圧に重畳され
るキックバック電圧の発生期間は事前に判っているか
ら，その期間をモータの駆動制御データを記憶している
メモリにタイミングデータとして記憶しておく。モータ
の回転位置に応じて定まるアドレスがそのメモリに印加
されると，その回転位置に応じたモータ駆動制御データ
とともに，キックバック電圧発生の有無を示すタイミン
グ信号が出力される。このタイミング信号は，アドレス
信号阻止回路とモータのコイルを駆動するドライバ回路
に印加されて，そのタイミング信号がキックバック電圧
の発生を示す期間，アドレス信号阻止回路は基本アドレ
ス信号の出力を阻止し，ドライバ回路はハイインピーダ
ンスにされてコイルからのキックバック電圧の影響を受
けない。

【００１４】位相ずれを調整するには，上記回転位置に
応じて規定されるアドレスに，位相ずれ量に対応する補
正アドレスを加算してメモリに印加する。メモリから読
み出されたモータ駆動制御データは，みかけ上，位相ず
れを補正したモータ駆動制御データとなる。このモータ
駆動制御データを用いてモータを駆動制御すれば，位相
ずれが調整（補正）できる。このように，メモリに記憶
させたモータ駆動制御データは位相ずれに依存せず，固
定にしておくことができる。位相ずれを調整するとき
は，その位相ずれに応じた補正アドレスを加算させれば
よいから，モータの位相ずれ量に応じて容易に対応でき
る。

【００１５】この位相ずれ調整機能を利用して，たとえ
ば，３相モータについて，コイル１相分の駆動制御デー
タのみをメモリに記憶させておく。２相コイル，３相コ
イルの駆動制御データは，１相の駆動制御データに対し
ての１２０度位相ずれ制御データとして規定されるか
ら，２相コイル，３相コイルへの駆動制御データは，上
記位相ずれを示す補正アドレスとしてメモリに印加す
る。これにより，メモリには，１相分の駆動制御データ
を記憶するのみで，３相モータの駆動制御が可能にな
る。

【００１６】モータに印加する周波数を変化させてモー
タを可変速度制御する場合，ロータの回転数を変化させ
るその時の周波数に応じて，位相ずれ量が変化する。こ
の位相ずれを補正するには，周波数の値に応じて位相ず
れを規定し，そのときの位相ずれに対応した補正アドレ
スをモータの回転位置によって規定されるアドレスに加
算させる。これにより，モータを可変速度制御する場合
でも，メモリの内容を変化させることなく，かつ，位相
ずれを調整した駆動制御が可能になる。

【００１７】

【実施例】図１に本発明のモータ駆動回路の実施例とし
てのブラシレスモータ駆動回路を示す。このブラシレス
モータ駆動回路は，図１５に示したブラシレスモータ駆
動回路に類似しているが，図１に示したブラシレスモー
タ駆動回路には，メモリ９の前段に復号回路・加算回路
８が設けられている。つまり，図１に示したブラシレス
モータ駆動回路は，比較回路３，排他的論理和回路４，
クロック発生回路５，エッジ抽出回路６，アドレスカウ
ンタ７，復号回路・加算回路８，メモリ９，Ｄ／Ａ変換
回路１０，増幅回路２０を有する。比較回路３はＵ相比
較回路３１，Ｖ相比較回路３２，Ｗ相比較回路３３から
なり、図１５を参照した述べたように、Ｕ相、Ｖ相、Ｗ
相の回転位置検出信号を出力する。Ｄ／Ａ変換回路１０
はＵ相Ｄ／Ａ変換回路１１，Ｖ相Ｄ／Ａ変換回路１２，
Ｗ相Ｄ／Ａ変換回路１３からなる。増幅回路２０はＵ相
増幅回路２１，Ｖ相増幅回路２２，Ｗ相増幅回路２３か
らなり，これらの増幅回路がブラシレスモータのＵ相コ
イルＬＵ，Ｖ相コイルＬＶ，Ｗ相コイルＬＷに接続され
ている。

【００１８】図２にクロック発生回路５の回路を示す。
図３に復号回路・加算回路８の回路を示す。図４に加算
回路８２内の１つ，第２のフルアダー回路ＦＡ１の回路
を示す。図５および図６に図１に示したブラシレスモー
タ駆動回路の動作タイミングを示す。図７および図８に
メモリ９に対する上位アドレスＡ７〜Ａ５および下位ア
ドレスＡ４〜Ａ０とメモリ９から読み出されるデータを
示す。

【００１９】以下，これらの図面を参照して図１に示し
たブラシレスモータ駆動回路の動作を述べる。まず，メ
モリ９に印加する上位アドレスＡ７〜Ａ５および下位ア
ドレスＡ４〜Ａ０の生成（発生）について述べる。Ｕ相
比較回路３１，Ｖ相比較回路３２，Ｗ相比較回路３３か
ら，図５に示すように，それぞれ，１２０度ずつ位相が
ずれた矩形（パルス）の回転位置検出信号を示す，Ｕ相
比較回路出力信号Ｓ３Ｕ，Ｖ相比較回路出力信号Ｓ３
Ｖ，Ｗ相比較回路出力信号Ｓ３Ｗが出力される。

【００２０】これらＵ相比較回路出力信号Ｓ３Ｕ，Ｖ相
比較回路出力信号Ｓ３Ｖ，Ｗ相比較回路出力信号Ｓ３Ｗ
を排他的論理和回路４において排他的論理和をとると，
図５に示す，ロータの１回転を３分割した１２０度周期
のパルス信号，排他的論理和信号Ｓ４が生成される。エ
ッジ抽出回路６は，図５に示すように，排他的論理和信
号Ｓ４のエッジ，つまり，立ち上がりおよび立ち下がり
を抽出してリセット信号ＲＥＳＥＴを発生し，このリセ
ット信号ＲＥＳＥＴをアドレスカウンタ７に出力して，
１２０度周期でアドレスカウンタ７をリセットする。ア
ドレスカウンタ７はエッジ抽出回路６からのリセット信
号ＲＥＳＥＴに応じてリセットされ，このリセットされ
る期間，クロック発生回路５からのクロックＣＬＯＣＫ
を計数する。

【００２１】クロック発生回路５は，排他的論理和信号
Ｓ４に基づいて下位アドレスＡ４〜Ａ０を規定するクロ
ックＣＬＯＣＫを生成する。クロック発生回路５は図２
に示すように，エッジ抽出回路５１，オシレータ５２，
分周回路５３，第１のカウンタ５５，レジスタ５６，比
較回路５７，第２のカウンタ５８，および，ＡＮＤゲー
ト５９を有する。オシレータ５２は排他的論理和信号Ｓ
４の周波数に比べて非常に高い周波数で発振している。
このオシレータ５２の発振信号を分周回路５３において
分周率１／Ｎで分周し，オシレータ５２の発振信号をそ
のまま第２のカウンタ５８が計数する。分周回路５３で
分周したパルス信号が第１のカウンタ５５で計数され
る。第１のカウンタ５５の計数値がレジスタ５６に出力
される。エッジ抽出回路５１はエッジ抽出回路６と同
様，排他的論理和信号Ｓ４のエッジ，つまり，変化点を
検出し，この検出タイミングで分周回路５３，第１のカ
ウンタ５５，および，第２のカウンタ５８をリセット
し，レジスタ５６に第１のカウンタ５５の計数値ｍを保
持させる。第２のカウンタ５８は第１のカウンタ５５の
Ｎ倍のパルスを計数しており，第１のカウンタ５５が計
数値ｍだけ計数する時間の１／Ｎの時間でｍを計数す
る。比較回路５７はレジスタ５６の保持値と第２のカウ
ンタ５８の計数値が一致したとき，ハイレベルの信号を
ＡＮＤゲート５９および第２のカウンタ５８のリセット
端子に出力する。これにより，第２のカウンタ５８はリ
セットされ，ＡＮＤゲート５９からオシレータ５２のパ
ルス信号が，図５に示すクロックＣＬＯＣＫとして出力
される。エッジ抽出回路５１に入力された排他的論理和
信号Ｓ４はブラシレスモータのロータの実際の回転を示
している。したがって，排他的論理和信号Ｓ４を用いて
クロックＣＬＯＣＫを生成させていることは，単に下位
アドレスＡ４〜Ａ０に対応するクロックＣＬＯＣＫを生
成するだけでなく，実際のモータのロータの回転に同期
させたクロックＣＬＯＣＫを生成させていること意味し
ている。また，計数値ｍを用いて正確な内部クロックＣ
ＬＯＣＫを生成している。なお，この例においては，下
位アドレスＡ４〜Ａ０を５ビットととしているので，ク
ロックＣＬＯＣＫは排他的論理和信号Ｓ４の周波数の２
ｘ２⁵＝６４倍である。換言すれば，クロックＣＬＯＣ
Ｋは排他的論理和信号Ｓ４の半周期に２⁵＝３２クロッ
クを内挿していることになる。

【００２２】アドレスカウンタ７はエッジ抽出回路６か
らのリセット信号ＲＥＳＥＴによってリセットされ，ク
ロック発生回路５からのクロックＣＬＯＣＫを計数し
て，図５に示すように，下位アドレスＡ４〜Ａ０を出力
する。この下位アドレスＡ４〜Ａ０がメモリ９における
メモリアドレスの一部となる。一方，比較回路３１〜３
３から出力されたＵ相比較回路出力信号Ｓ３Ｕ，Ｖ相比
較回路出力信号Ｓ３Ｖ，Ｗ相比較回路出力信号Ｓ３Ｗは
そのまま，上位アドレスＡ７〜Ａ５として使用される。

【００２３】復号回路・加算回路８には，上位アドレス
Ａ７〜Ａ５，下位アドレスＡ４〜Ａ０，および，位相ず
れを示す加算データＡＤ０〜ＡＤ７が印加される。復号
回路・加算回路８は図３に示したように，第１の復号回
路８１，加算回路８２および第２の復号回路８３から構
成されている。第１の復号回路８１は加算回路８２にお
いて加算データＡＤ０〜ＡＤ７との加算を可能にするた
め，一旦，加算データＡＤ０〜ＡＤ７と同じ形態の連続
アドレスに復号する。加算回路８２において，第１の復
号回路８１の復号アドレスと，下位アドレスＡ４〜Ａ０
とに８ビットの加算データＡＤ０〜ＡＤ７が加算され
る。加算回路８２は第１のフルアダー回路ＦＡ０〜第８
のフルアダー回路ＦＡ７が順次，桁上げ可能に接続され
ている。たとえば，第２のフルアダー回路ＦＡ１は，図
４に示すように，入力端子Ｘに下位アドレスＡ１，入力
端子Ｙに加算データＡＤ１，桁上げ入力端子Ｃinに第１
のフルアダー回路ＦＡ０の桁上げ信号が印加されてい
る。排他的論理和回路８２１でこれらの信号の和をと
り，ＮＡＮＤゲート８２２〜８２４とＮＯＲゲート８２
５で桁上げ信号を発生させる。

【００２４】加算データＡＤ０〜ＡＤ７は鉄芯型モータ
の位相ずれを調整するための位相ずれ量を示す。図５お
よび図６に示した例では，加算データＡＤ０〜ＡＤ７と
して〔０００００１１０〕＝６（１０進数）を設定し
た。このときの位相ずれ量は，

【数１】３６０度ｘ６／（６ｘ３２）＝１１．２５度（進み位
相）である。加算データＡＤ６は１２０度，加算データＡＤ
７は２４０度の位相ずれ量となる。第６のフルアダー回
路ＦＡ５〜第８のフルアダー回路ＦＡ７の出力は第２の
復号回路８３に印加される。第２の復号回路８３は第８
のフルアダー回路ＦＡ７の桁上げを処理するとともに，
第６のフルアダー回路ＦＡ５〜第８のフルアダー回路Ｆ
Ａ７の出力を第１の復号回路８１に入力される前と同じ
形態の，メモリデータを圧縮する信号に復号する。この
ように，復号回路・加算回路８において上位アドレスＡ
７〜Ａ５および下位アドレスＡ４〜Ａ０に位相ずれを示
す加算データＡＤ０〜ＡＤ７が加算された加算上位アド
レスＡＳ７〜ＡＳ５および加算下位アドレスＡＳ４〜Ａ
Ｓ０が出力され，メモリ９に印加される。以上の動作タ
イミングを図６に示す。

【００２５】これらの加算上位アドレスＡＳ７〜ＡＳ５
および加算下位アドレスＡＳ４〜ＡＳ０はそれぞれ，メ
モリ９の上位アドレス，下位アドレスとしてメモリ９に
印加される。メモリ９はＲＯＭで構成され，このメモリ
９にはモータの駆動制御データが記憶されている。メモ
リ９からのこれらの加算上位アドレスＡＳ７〜ＡＳ５お
よび加算下位アドレスＡＳ４〜ＡＳ０で決定されるアド
レスに記憶されているモータ駆動制御データが出力され
る。図６に，比較のため，加算データＡＤ０〜ＡＤ７＝
０の時にメモリ９から読み出されるモータ駆動制御デー
タの波形（図６（ｌ）〜（ｎ））と，加算データＡＤ０
〜ＡＤ７＝６（１０進）である値のときのメモリ９から
読み出されるモータ駆動制御データの波形（図６（ｏ）
〜（ｑ））を示す。これらの波形から明らかなように，
メモリ９からは加算データＡＤ０〜ＡＤ７で指定した位
相だけずれた駆動制御データが読み出される。つまり，
メモリ９に記憶させたモータ駆動制御データは固定のま
までも，鉄芯型モータの位相ずれに応じて加算データＡ
Ｄ０〜ＡＤ７を設定して復号回路・加算回路８に印加す
るだけで，位相ずれを調整したモータ駆動制御データが
得られる。図７に図１に示したブラシレスモータ駆動回
路におけるメモリ９におけるアドレスとメモリ記憶デー
タとの関係を示す。図８に図７に示したグラフと，加算
データＡＤ０〜ＡＤ７を加算したときのメモリ９から出
力されるメモリデータ，つまり，モータ駆動信号波形を
示す。

【００２６】このように位相調整されてメモリ９から出
力された，それぞれ，Ｕ相制御ディジタル信号Ｓ９Ｕ，
Ｖ相制御ディジタル信号Ｓ９Ｖ，Ｗ相制御ディジタル信
号Ｓ９Ｗは，Ｕ相Ｄ／Ａ変換回路１１，Ｖ相Ｄ／Ａ変換
回路１２，Ｗ相Ｄ／Ａ変換回路１３においてアナログ信
号に変換されて，対応するＵ相増幅回路２１，Ｖ相増幅
回路２２，Ｗ相増幅回路２３を介して，Ｕ相コイルＬ
Ｕ，Ｖ相コイルＬＶ，Ｗ相コイルＬＷに印加される。こ
れにより，鉄芯型モータの位相ずれを補正した正確な鉄
芯型モータの駆動制御が可能となる。鉄芯型モータの種
類に応じて位相ずれ量は変化する。その場合，位相ずれ
に応じて加算データＡＤ０〜ＡＤ７を設定すればよい。
この設定は非常に容易であり，たとえば，鉄芯型モータ
をある装置に組み込んだ後でも容易に設定できる。

【００２７】本発明のモータ駆動回路の第２の実施例に
ついて述べる。上述した位相ずれ調整可能なモータ駆動
回路を用いると，メモリ９に１相分のモータ駆動制御デ
ータを記憶させただけで，その他２相分の駆動制御デー
タを得ることができる。たとえば，Ｕ相のコイルの駆動
制御データのみをメモリ９に記憶させておく。Ｖ相，Ｗ
相はＵ相に対して，それぞれ１２０度，２４０度位相ず
れの関係にある。したがって，Ｖ相の駆動制御データは
Ｕ相に対して１２０度位相ずれを示す加算データＡＤ６
＝１，Ｖ相の駆動制御データはＵ相に対して２４０度位
相ずれを示す加算データＡＤ７＝１とした加算データＡ
Ｄ０〜ＡＤ７を設定するのみで，Ｕ相の駆動制御データ
のみを記憶させたメモリ９から，それぞれ，Ｖ相駆動制
御データ，Ｗ相駆動制御データを得ることができる。こ
のように，加算データＡＤ０〜ＡＤ７を用いた位相ずれ
調整機能を用いると，メモリ９の記憶容量を減少させる
ことができる。

【００２８】本発明のモータ駆動回路の第３の実施例に
ついて述べる。モータを可変速度制御する場合，通常，
モータに印加する駆動信号の周波数を変化させる。モー
タの駆動波形が周波数に応じて変化すると，その位相ず
れも異なる。モータの速度制御を正確に行うには，周波
数の変化に応じて変化する位相ずれも補正することが好
ましい。そのため，加算データＡＤ０〜ＡＤ７として，
そのときのモータの駆動周波数に応じた位相ずれ量を復
号回路・加算回路８に設定していく。その結果，正確な
モータの可変速度制御が可能になる。

【００２９】図１に示した回路構成は，モータとしてブ
ラシレスモータを例示して述べたが，上述した実施例か
らも明らかなように，本発明のモータ駆動回路はブラシ
レスモータに限定的に適用されるだけでなく，種々のモ
ータの駆動制御に適用できる。また本発明のモータ駆動
回路における加算データＡＤ０〜ＡＤ７を用いた位相ず
れ調整機能は，上述した例示，つまり，鉄芯型モータに
おける位相ずれ補正，モータの可変速度制御における位
相ずれ補正，モータ駆動制御データの記憶容量の削減が
限らず，さらにその他の用途に適用できる。

【００３０】本発明のモータ駆動回路の第４実施例につ
いて述べる。図９は本発明のモータ駆動回路の第４実施
例としてのセンサレスモータの駆動回路を示し，図１０
は図９におけるウインドー回路の回路構成を示し，図１
１は図９におけるドライバ回路を有する増幅回路を示
し，図１２〜図１４に図９に示したセンサレスモータ駆
動回路の動作タイミングを示す。

【００３１】図９に示したセンサレスモータ駆動回路
は，図１に示したブラシレスモータ駆動回路に類似して
いるが，比較回路３と排他的論理和回路４および復号回
路・加算回路８との間に基本アドレス信号阻止回路とし
てのウインドー回路３０が付加され，モータ駆動制御デ
ータのみを記憶しているメモリ９に代えてモータ駆動制
御データに加えてキックバック電圧発生タイミング信号
を記憶しているメモリ４０が設けられ，増幅回路２０に
代えて増幅回路５０が設けられている。つまり，図９に
示したセンサレスモータ駆動回路は，Ｕ相比較回路３
１，Ｖ相比較回路３２，Ｗ相比較回路３３からなる比較
回路３，ウインドー回路３０，排他的論理和回路４，ク
ロック発生回路５，エッジ抽出回路６，アドレスカウン
タ７，復号回路・加算回路８，メモリ４０，Ｕ相Ｄ／Ａ
変換回路１１，Ｖ相Ｄ／Ａ変換回路１２，Ｗ相Ｄ／Ａ変
換回路１３からなるＤ／Ａ変換回路１０，および増幅回
路５０で構成されている。比較回路３，排他的論理和回
路４，クロック発生回路５，エッジ抽出回路６，アドレ
スカウンタ７および復号回路・加算回路８の動作は上述
した図１における動作と同様である。

【００３２】ウインドー回路３０はＵ相ウインドー回路
３０Ｕ，Ｖ相ウインドー回路３０Ｖ，Ｗ相ウインドー回
路３０Ｗからなり，これらの回路構成を図１０に示す。
たとえば，Ｕ相ウインドー回路３０Ｕは，インバータ３
０１，第１および第２のＡＮＤゲート３０２，３０３，
および，ＯＲゲート３０４が図示のごとく接続されてい
る。インバータ３０１および第１のＡＮＤゲート３０２
の第２の入力端子には，後述するメモリ４０からＵ相キ
ックバック電圧出力禁止信号Ｓ４０１が印加され，第１
のＡＮＤゲート３０２の第１の入力端子にはＵ相比較回
路３１からのＵ相比較回路出力信号Ｓ３Ｕが印加されて
いる。Ｕ相キックバック電圧出力禁止信号Ｓ４０１がハ
イレベルのときはＵ相比較回路出力信号Ｓ３ＵはＡＮＤ
ゲート３０２からＯＲゲート３０４に出力され，Ｕ相出
力信号Ｓ３０Ｕとして出力される。しかしながら，Ｕ相
キックバック電圧出力禁止信号Ｓ４０１がローレベルの
ときはＵ相比較回路出力信号Ｓ３ＵはＡＮＤゲート３０
２にからＯＲゲート３０４には出力されない。このとき
はＵ相キックバック電圧出力禁止信号Ｓ４０１がハイレ
ベルからローレベルに切り換わるときのＯＲゲート３０
４の出力が第２のＡＮＤゲート３０３を介して，ＯＲゲ
ート３０４から出力される。つまり，Ｕ相ウインドー回
路３０Ｕはメモリ４０から出力されるＵ相キックバック
電圧出力禁止信号Ｓ４０１がハイレベルのときは，Ｕ相
比較回路３１から出力されるＵ相比較回路出力信号Ｓ３
Ｕをそのまま出力するが，逆起電圧にキックバック電圧
が重畳されている期間を示すメモリ４０からのＵ相キッ
クバック電圧出力禁止信号Ｓ４０１がローレベルの間
は，Ｕ相キックバック電圧出力禁止信号Ｓ４０１がロー
レベルになった直前のＵ相比較回路出力信号Ｓ３Ｕの出
力を出力し続ける。すなわち，Ｕ相比較回路出力信号Ｓ
３Ｕとして，逆起電圧にキックバック電圧が重畳されて
いても，Ｕ相ウインドー回路３０Ｕからそのキックバッ
ク電圧は出力されない。その結果，キックバック電圧に
起因する誤動作が防止できる。

【００３３】Ｖ相ウインドー回路３０ＶおよびＷ相ウイ
ンドー回路３０Ｗの動作も上記，Ｕ相ウインドー回路３
０Ｕと同様である。したがって，ウインドー回路３０か
らはキックバック電圧は出力されず，コイルに発生する
逆起電圧のみが出力される。

【００３４】メモリ４０は，図１２（ｌ）〜（ｎ），
（ｏ）〜（ｑ），（ｒ）〜（ｔ），図１３（ｌ）〜
（ｎ），（ｏ）〜（ｑ），（ｒ）〜（ｔ），および，図
１４に示すように，Ｕ相，Ｖ相，Ｗ相についてそれぞれ
のＵ相Ｄ／Ａ変換回路１１，Ｖ相Ｄ／Ａ変換回路１２，
Ｗ相Ｄ／Ａ変換回路１３に出力する駆動制御データＳ４
０Ｕ，Ｓ４０Ｖ，Ｓ４０Ｗ，Ｕ相ウインドー回路３０
Ｕ，Ｖ相ウインドー回路３０Ｖ，Ｗ相ウインドー回路３
０Ｗに出力するＵ相キックバック電圧出力禁止信号Ｓ４
０１，Ｖ相キックバック電圧出力禁止信号Ｓ４０２，Ｗ
相キックバック電圧出力禁止信号Ｓ４０３，Ｕ相増幅回
路５０Ｕ，Ｖ相増幅回路５０Ｖ，Ｗ相増幅回路５０Ｗに
出力するＵ相出力制御信号Ｕｃｏｎｔ，Ｖ相出力制御信
号Ｖｃｏｎｔ，Ｗ相出力制御信号Ｖｃｏｎｔを記憶して
いる。Ｕ相について例示すると，Ｕ相駆動制御データＳ
４０Ｕは図１を参照して述べた第１実施例におけるメモ
リ９に記憶させている駆動制御データと同じである。こ
の駆動制御データＳ４０Ｕの波形に対応させて，センサ
レスモータにおけるコイルに流す電流をオフにしたとき
に逆起電圧に重畳されるキックバック電圧が発生する期
間を示す，論理「０」（データ「０」）のＵ相キックバ
ック電圧出力禁止信号Ｓ４０１および論理「１」（デー
タ「１」）のＵ相出力制御信号Ｕｃｏｎｔがメモリ４０
に記憶されている。復号回路・加算回路８から加算上位
アドレスＡＳ７〜ＡＳ５および加算下位アドレスＡＳ４
〜ＡＳ０がメモリ４０に印加されると，上記駆動制御デ
ータ，Ｕ相キックバック電圧出力禁止信号Ｓ４０１，Ｕ
相出力制御信号Ｕｃｏｎｔがメモリ４０から出力され
る。Ｖ相，Ｗ相についてもＵ相と同様に，駆動制御デー
タＳ４０Ｖ，Ｓ４０Ｗ，Ｖ相，Ｗ相キックバック電圧出
力禁止信号Ｓ４０２，Ｓ４０３，および，Ｖ相，Ｗ相出
力制御信号Ｖｃｏｎｔ，Ｗｃｏｎｔが出力される。

【００３５】モータ駆動制御データＳ４０Ｕ，Ｓ４０
Ｖ，Ｓ４０Ｗはそれぞれ，Ｕ相Ｄ／Ａ変換回路１１，Ｖ
相Ｄ／Ａ変換回路１２，Ｗ相Ｄ／Ａ変換回路１３におい
て，アナログ信号に変換される。Ｕ相Ｄ／Ａ変換回路１
１，Ｖ相Ｄ／Ａ変換回路１２，Ｗ相Ｄ／Ａ変換回路１３
からの出力信号Ｓ１１，Ｓ１２，Ｓ１３はそれぞれ増幅
回路５０内のＵ相増幅回路５０Ｕ，Ｖ相増幅回路５０
Ｖ，Ｗ相増幅回路５０Ｗにおいて増幅されてＵ相コイル
ＬＵ，Ｖ相コイルＬＶ，Ｗ相コイルＬＷに印加される。

【００３６】図１１にＵ相増幅回路５０Ｕ，Ｖ相増幅回
路５０Ｖ，Ｗ相増幅回路５０Ｗの回路構成を示す。Ｕ相
増幅回路５０Ｕを例示する。Ｕ相増幅回路５０Ｕは，増
幅回路５１１，スイッチ回路５１２，トランジスタが直
列接続されたドライバ回路５１３を有する。増幅回路５
１１はＵ相Ｄ／Ａ変換回路１１からのＵ相ディジタル制
御信号Ｓ１１を所定の利得で増幅する。スイッチ回路５
１２はメモリ４０からのＵ相出力制御信号Ｕｃｏｎｔが
ハイレベルのときはクローズし増幅回路５１１において
増幅された信号をドライバ回路５１３を介してＵ相コイ
ルＬＵに印加する。一方，メモリ４０からのＵ相出力制
御信号Ｕｃｏｎｔがハイレベルのときはスイッチ回路５
１２はオープンとなり，ドライバ回路５１３の入力端子
をハイインピーダンス状態にする。つまり，キックバッ
ク電圧が発生しないときはＵ相出力制御信号Ｕｃｏｎｔ
はハイレベルであるから，Ｕ相ディジタル制御信号Ｓ１
１からの信号は増幅回路５１１において増幅された駆動
信号がＵ相コイルＬＵに印加されるが，Ｕ相出力制御信
号Ｕｃｏｎｔがハイレベルのキックバック電圧が発生す
る期間にはドライバ回路５１３の入力端子はハイインピ
ーダンスになる。

【００３７】位相差はあるが，Ｖ相，Ｗ相増幅回路５０
Ｖ，５０Ｗについても，上記Ｕ相増幅回路５０Ｕと同様
に動作する。したがって，キックバック電圧が発生する
ときは，それぞれＵ相増幅回路５０Ｕ，Ｖ相増幅回路５
０Ｖ，Ｗ相増幅回路５０Ｗはハイインピーダンスとな
り，Ｕ相コイルＬＵ，Ｖ相コイルＬＶ，Ｗ相コイルＬＷ
に発生するキックバック電圧の影響を受けない。図１２
〜図１４に図９に示したセンサレスモータ駆動回路の動
作タイミングを示す。

【００３８】図９には，図１に示した復号回路・加算回
路８を有するブラシレスモータ駆動回路にウインドー回
路３０を付加し，メモリ９をメモリ４０に代えて，増幅
回路２０に代えて，図１１に示したようにＵ相出力制御
信号Ｕｃｏｎｔなどでハイインピーダンスとなる回路構
成のＵ相増幅回路５０Ｕ，Ｖ相増幅回路５０Ｖ，Ｗ相増
幅回路５０Ｗからなる増幅回路５０を設けた回路構成を
示したが，加算データＡＤ０〜ＡＤ７を用いた位相ずれ
補正が必要ないときは，図９に示した復号回路・加算回
路８を除去することができる。

【００３９】一方，図９に示した復号回路・加算回路８
を有するモータ駆動回路においては，上述したキックバ
ック電圧調整機能に加えて，上記第１〜第３実施例とし
て示した，位相調整機能を用いた種々の機能を行うこと
ができる。

【００４０】

【発明の効果】本発明のモータ駆動回路によれば，セン
サレスモータにおけるキックバック電圧の影響を受けな
い，正確な駆動制御が可能となる。また本発明のモータ
駆動回路によれば，メモリに記憶させたモータ駆動制御
データを位相ずれを考慮した状態で提供できる。またこ
の位相ずれ調整機能を用いると，メモリに記憶させる駆
動制御データの記憶容量を減少させることができる。

【図面の簡単な説明】

【図１】本発明のモータ駆動回路の第１実施例としての
ブラシレスモータ駆動回路の回路構成図である。

【図２】図１に示したクロック発生回路の回路図であ
る。

【図３】図１に示した復号回路・加算回路の回路図であ
る。

【図４】図３に示した加算回路の回路図である。

【図５】図１に示したブラシレスモータ駆動回路の第１
の動作タイミング図である。

【図６】図１に示したブラシレスモータ駆動回路の第２
の動作タイミング図である。

【図７】図１に示したブラシレスモータ駆動回路におけ
るアドレスとメモリ内データとの関係を示すグラフであ
る。

【図８】図１に示したブラシレスモータ駆動回路におけ
るメモリ内データとアクセスデータとの関係を示すタイ
ミング図である。

【図９】本発明のモータ駆動回路のタイミング実施例と
してのセンサレスモータ駆動回路の回路構成図である。

【図１０】図９に示したウインドー回路の回路構成図で
ある。

【図１１】図９に示した増幅回路の回路構成図である。

【図１２】図９に示したセンサレスモータ駆動回路の第
１の動作タイミング図である。

【図１３】図９に示したセンサレスモータ駆動回路の第
２の動作タイミング図である。

【図１４】図９に示したセンサレスモータ駆動回路にお
けるメモリ内データとアクセスデータとの関係を示すタ
イミング図である。

【図１５】先行技術としてのブラシレスモータ駆動回路
の回路構成図である。

【図１６】図１５に示したブラシレスモータ駆動回路の
動作タイミング図である。

【符号の説明】３・・比較回路４・・排他的論理和回路５・・クロック発生回路６・・エッジ抽出回路７・・アドレスカウンタ８・・復号回路・加算回路９・・メモリ１０・・Ｄ／Ａ変換回路１１，１２，１３・・Ｕ相，Ｖ相，Ｗ相Ｄ／Ａ変換回路２０・・増幅回路２１，２２，２３・・Ｕ相，Ｖ相，Ｗ相増幅回路３１，３２，３３・・Ｕ相，Ｖ相，Ｗ相比較回路３０・・ウインドー回路３０Ｕ，３０Ｖ，３０Ｗ・・Ｕ相，Ｖ相，Ｗ相ウインド
ー回路４０・・メモリ５０・・増幅回路５０Ｕ，５０Ｖ，５０Ｗ・・Ｕ相，Ｖ相，Ｗ相増幅回路５１・・エッジ抽出回路５２・・オシレータ５３・・分周回路５５・・第１のカウンタ５６・・レジスタ５７・・比較回路５８・・第２のカウンタ５９・・ＡＮＤゲート８１・・第１の復号回路８２・・加算回路８３・・第２の復号回路８２１・・排他的論理和回路８２２〜８２４・・ＮＡＮＤゲート８２５・・ＮＯＲゲートＬＵ，ＬＶ，ＬＷ・・Ｕ相，Ｖ相，Ｗ相コイルＦＡ０〜ＦＡ７・・第１〜第８のフルアダー回路

Claims

【特許請求の範囲】

【請求項１】モータのコイルに発生する逆起電圧に重畳
されるキックバック電圧が発生する期間，センサレスモ
ータの回転検出信号の入力を禁止し，上記コイルに駆動
制御信号を印加するドライバ回路をハイインピーダンス
にすることを特徴とするモータ駆動方法。
【請求項２】回転位置信号に所定の値を加算し，その加算結果をアドレスとして予めメモリに記憶された
モータの駆動制御データを読みだし，読み出された駆動制御データを用いてモータを駆動する
請求項１記載のモータ駆動方法。
【請求項３】前記メモリには１相分のモータ駆動制御デ
ータのみを記憶させ，２相以降の上記１相に対する位相ずれを前記所定の値と
して前記回転位置信号に加算し，２相以降のモータ駆動
制御データを前記メモリから読み出す請求項２記載のモ
ータ駆動方法。
【請求項４】上記所定の値として，上記モータの回転数
を変化させる駆動周波数に応じて規定される位相ずれ量
として前記回転位置信号に加算する請求項２記載のモー
タ駆動方法。
【請求項５】モータの回転位置検出信号をアドレスとし
て，モータ駆動制御データを記憶するとともに，そのモ
ータの逆起電圧に重畳されるキックバック電圧の期間を
データとして記憶しているメモリと，モータの回転位置を検出するセンサからの信号に基づい
て前記メモリからモータ駆動制御データを読み出す基本
アドレスを生成する回路と，この基本アドレス生成回路の後段に設けられ，前記メモ
リからキックバック電圧期間データが出力されている期
間上記基本アドレスの出力を阻止するアドレス信号阻止
回路と，上記メモリの後段に設けられ，該メモリから出力された
モータ駆動制御データを上記モータのコイルに印加する
ドライバ回路であって，上記メモリからキックバック電
圧期間データが出力されている間，ハイインピーダンス
にされるドライバ回路を有するモータ駆動回路。
【請求項６】このメモリの前段に設けられ，上記モータ
位置検出信号に所定の値を加算し，この加算結果を新た
なアドレスとして前記メモリに印加するアドレス変化手
段をさらに有する請求項５記載のモータ駆動回路。