JPH0654580A

JPH0654580A - モータ駆動方法とその回路

Info

Publication number: JPH0654580A
Application number: JP4219769A
Authority: JP
Inventors: Masaji Tanina; 正次谷名
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-07-27
Filing date: 1992-07-27
Publication date: 1994-02-25

Abstract

(57)【要約】【目的】駆動制御データを変更せずに鉄芯型モータな
どの位相ずれ量を補正可能なモータ駆動回路を提供す
る。【構成】モータ駆動回路は，モータの駆動制御データ
を記憶しているメモリ９，モータの回転位置を検出する
ホール素子ＨＥ１〜ＨＥ３の出力に基づいて上位アドレ
スＡ７〜Ａ５，および，下位アドレスＡ４〜Ａ０を算出
する比較回路３，排他的論理和回路４，クロック発生回
路５，エッジ抽出回路６，アドレスカウンタ７を有す
る。復号回路・加算回路８において，上位アドレスＡ７
〜Ａ５および下位アドレスＡ４〜Ａ０に対して，位相ず
れ量を示す加算データＡＤ０〜ＡＤ７が加算されてメモ
リ９にアドレスとして印加される。したがって，メモリ
９の制御データを変更することなく，鉄芯型モータの位
相ずれに応じた駆動制御データがメモリ９から読み出さ
れる。読み出された駆動制御データはＤ／Ａ変換回路１
０でアナログ信号に変換され，増幅回路２０を介してＵ
相コイルＬＵ，Ｖ相コイルＬＶ，Ｗ相コイルＬＷに印加
される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はモータを駆動する回路に
関するものであり，特に，鉄芯型モータのコイルインダ
クタンス成分に起因する位相ずれ（位相シフト）などを
調整可能なモータ駆動回路に関する。

【０００２】

【従来の技術】図９にモータ駆動回路の１例としてのブ
ラシレスモータ駆動回路を示す。このブラシレスモータ
駆動回路は，比較回路３，排他的論理和（Exclusive O
R）回路４，クロック発生回路５，エッジ抽出回路６，
アドレスカウンタ７，メモリ９，Ｄ／Ａ変換回路１０，
および，増幅回路２０を有する。ブラシレスモータは，
周波数発生器（ＦＧ）またはパルス発生器（ＰＧ）を用
いない構造の簡単なモータである（たとえば，特開平１
−１２６１９１号公報，参照）。

【０００３】Ｕ相コイルＬＵ，Ｖ相コイルＬＶ，およ
び，Ｗ相コイルＬＷが３相ブラシレスモータの３相のコ
イルであり，このブラシレスモータのロータの回転位置
を検出するため，第１のホール素子ＨＥ１，第２のホー
ル素子ＨＥ２，および，第３のホール素子ＨＥ３からな
る回転検出器１が設けられている。ブラシレスモータの
駆動用主磁界を検出する検出素子としての第１のホール
素子ＨＥ１〜第３のホール素子ＨＥ３による回転位置検
出信号を上位アドレスＡ７〜Ａ５とする。さらに，排他
的論理和回路４，クロック発生回路５，エッジ抽出回路
６およびアドレスカウンタ７において，ホール素子によ
る回転位置検出信号より周波数が高いパルスを生成し，
下位アドレスＡ４〜Ａ０とする。

【０００４】メモリ９はリードオンリーメモリ（ＲＯ
Ｍ）で構成され，このメモリ９には予め３相ブラシレス
モータの各相の駆動制御データ（信号）が記憶されてい
る。メモリ９には，モータの回転位置に対応した上位ア
ドレスＡ７〜Ａ５と下位アドレスＡ４〜Ａ０とが印加さ
れ，その回転位置に対応したモータ駆動信号がメモリ９
から読み出される。図１０に図９に示したブラシレスモ
ータ駆動回路におけるメモリ９に印加される上位アドレ
スＡ７〜Ａ５と下位アドレスＡ４〜Ａ０とよって，メモ
リ９から読み出される１相分（Ｕ相分）のブラシレスモ
ータ駆動データを示す。図示していないが，２相，３相
（Ｖ相，Ｗ相）の駆動データはそれぞれ，１２０度ずれ
た駆動制御データとして出力される。

【０００５】Ｄ／Ａ変換回路１０においてメモリ９から
読み出されたモータ駆動信号をアナログ信号に変換して
増幅回路２０を介して３相ブラシレスモータのＵ相コイ
ルＬＵ，Ｖ相コイルＬＶ，Ｗ相コイルＬＷに印加して，
これらのコイルを付勢してロータを回転させる。

【０００６】

【発明が解決しようとする課題】最近，鉄芯型モータを
高速で動作させる場合が多い。この場合，鉄芯型モータ
のコイルインダクタンスによる駆動電流の遅延が問題に
なる。図９に示したブラシレスモータ駆動回路を用いて
鉄芯型モータを駆動する場合，回転検出位置信号に対し
てメモリ９の読みだしデータの位相を変化させる必要が
ある。しかしながら，メモリ９はＲＯＭで構成され，回
転位置検出信号，つまり，アドレスとメモリデータの読
みだし位相が固定されているため，鉄芯型モータの位相
変化に対応できない。鉄芯型モータの位相ずれに対応さ
せるとすれば，アドレスに対するメモリ９内のデータを
位相ずれ分だけずらしてモータ駆動データをＲＯＭに記
憶しなければならず，鉄芯型モータによって固有のイン
ダクタンス成分を補償するには，個別にＲＯＭを製造せ
ざるを得ず，標準化できず，価格が高くなる。

【０００７】メモリ９としてＲＯＭを用いないで，たと
えば，書換え可能なメモリを用いて構成することも可能
であるが，上記位相ずれがモータ運転中に変動するよう
な場合，たとえば，モータを可変速度制御する場合には
モータに印加する信号の周波数の変化に応じて位相ずれ
が生じ，その位相ずれを変化させなければならないが，
このような場合，書換え可能なメモリを用いたとして
も，その位相変化に応じた対応ができない。

【０００８】上述した諸問題は，ブラシレスモータ，鉄
芯型モータを例示して述べたが，その他のモータにおい
ても，上記同様の問題が起こる。本発明は上述した問題
を解決し，容易に位相変化または位相ずれ（位相シフ
ト）に対応が可能なモータ駆動回路を提供することを目
的とする。

【０００９】

【課題を解決するための手段】上記問題を解決し，上述
した目的を達成するため，本発明の第１の観点によれ
ば，モータの回転位置信号に所定の値を加算し，その加
算結果をアドレスとして予めメモリに記憶されたモータ
の駆動制御データを読みだし，その読み出されたデータ
を用いてモータを駆動制御するモータ駆動方法が提供さ
れる。好適には，前記メモリには１相分のモータ駆動制
御データのみを記憶させ，２相以降の上記１相に対する
位相ずれを前記所定の値として前記回転位置信号に加算
し，２相以降のモータ駆動信号を前記メモリから読み出
す。また特定的には，上記所定の値として，上記モータ
の回転数を変化させる駆動周波数に応じて規定される位
相ずれ量として前記回転位置信号に加算する。

【００１０】また本発明によれば，上記モータ駆動方法
を実施する回路が提供される。すなわち，本発明によれ
ば，モータの回転位置検出信号をアドレスとして，モー
タ駆動制御データを記憶しているメモリと，このメモリ
の前段に設けられ，上記モータ位置検出信号に所定の値
を加算し，この加算結果を新たなアドレスとして前記メ
モリに印加するアドレス変化手段と，上記メモリから出
力されたモータ駆動制御ディジタルデータをアナログ信
号に変換し，前記モータを駆動制御する回路とを有する
モータ駆動回路が提供される。好適には，前記メモリは
１相分のモータ駆動制御データのみを記憶し，前記アド
レス変化手段に，前記所定の値として２相以降の上記１
相に対する位相ずれを設定し，前記メモリから２相以降
のモータ駆動信号を前記メモリに記憶されたモータ駆動
制御データの位相ずれ補正駆動制御データとして出力す
る。特定的には，上記所定の値として，上記モータの回
転数を変化させる駆動周波数に応じて規定される位相ず
れ量として前記回転位置信号に加算する。

【００１１】より特定的には，前記モータは鉄芯型モー
タであり，前記所定の値をその鉄芯型モータのインダク
タンス成分に応じて規定する。

【００１２】

【作用】メモリには固定のモータ駆動制御データを記憶
しておく。モータの回転位置に応じて規定されるアドレ
スによってメモリからモータ駆動制御データが読み出さ
れ，この制御データによってモータが駆動制御される。
鉄芯型モータにこのモータ駆動回路を使用する場合を例
示する。鉄芯型モータの位相ずれを調整するには，上記
回転位置に応じて規定されるアドレスに位相ずれ量に対
応する補正アドレスを加算してメモリに印加する。メモ
リから読み出されたモータ駆動制御データは，みかけ
上，位相ずれを補正したモータ駆動制御データとなる。
このモータ駆動制御データを用いてモータを駆動制御す
れば，位相ずれが調整（補正）できる。このように，メ
モリに記憶させたモータ駆動制御データは位相ずれに依
存せず，固定にしておくことができる。位相ずれを調整
するときは，その位相ずれに応じた補正アドレスを加算
させればよいから，モータの位相ずれ量に応じて容易に
対応できる。

【００１３】この位相ずれ調整機能を利用する他の例に
ついて述べる。たとえば，３相モータについて，コイル
１相分の駆動制御データのみをメモリに記憶させてお
く。２相コイル，３相コイルの駆動制御データは，１相
の駆動制御データに対しての１２０度位相ずれ制御デー
タとして規定されるから，２相コイル，３相コイルへの
駆動制御データは，上記位相ずれを示す補正アドレスと
してメモリに印加する。これにより，メモリには，１相
分の駆動制御データを記憶するのみで，３相モータの駆
動制御が可能になる。

【００１４】モータに印加する周波数を変化させてモー
タを可変速制御する場合，変化するその時の周波数に応
じて，位相ずれ量が変化する。この位相ずれを補正する
には，周波数の値に応じて位相ずれを規定し，そのとき
の位相ずれに対応した補正アドレスをモータの回転位置
によって規定されるアドレスに加算させる。これによ
り，モータを可変速制御する場合でも，メモリの内容を
変化させることなく，かつ，位相ずれを調整した駆動制
御が可能になる。

【００１５】

【実施例】図１に本発明のモータ駆動回路の実施例とし
てのブラシレスモータ駆動回路を示す。このブラシレス
モータ駆動回路は，図９に示したブラシレスモータ駆動
回路に類似しているが，図１に示したブラシレスモータ
駆動回路には，メモリ９の前段に復号回路・加算回路８
が設けられている。つまり，図１に示したブラシレスモ
ータ駆動回路は，比較回路３，排他的論理和回路４，ク
ロック発生回路５，エッジ抽出回路６，アドレスカウン
タ７，復号回路・加算回路８，メモリ９，Ｄ／Ａ変換回
路１０，増幅回路２０を有する。比較回路３はＵ相比較
回路３１，Ｖ相比較回路３２，Ｗ相比較回路３３からな
る。これらの比較回路に第１のホール素子ＨＥ１，第２
のホール素子ＨＥ２，第３のホール素子ＨＥ３からの回
転位置検出信号が印加されている。Ｄ／Ａ変換回路１０
はＵ相Ｄ／Ａ変換回路１１，Ｖ相Ｄ／Ａ変換回路１２，
Ｗ相Ｄ／Ａ変換回路１３からなる。増幅回路２０はＵ相
増幅回路２１，Ｖ相増幅回路２２，Ｗ相増幅回路２３か
らなり，これらの増幅回路がブラシレスモータのＵ相コ
イルＬＵ，Ｖ相コイルＬＶ，Ｗ相コイルＬＷに接続され
ている。

【００１６】図２にクロック発生回路５の回路を示す。
図３に復号回路・加算回路８の回路を示す。図４に加算
回路８２内の１つ，第２のフルアダー回路ＦＡ１の回路
を示す。図５および図６に図１に示したブラシレスモー
タ駆動回路の動作タイミングを示す。図７および図８に
メモリ９に対する上位アドレスＡ７〜Ａ５および下位ア
ドレスＡ４〜Ａ０とメモリ９から読み出されるデータを
示す。

【００１７】以下，これらの図面を参照して図１に示し
たブラシレスモータ駆動回路の動作を述べる。まず，メ
モリ９に印加する上位アドレスＡ７〜Ａ５および下位ア
ドレスＡ４〜Ａ０の生成（発生）について述べる。第１
のホール素子ＨＥ１，第２のホール素子ＨＥ２，第３の
ホール素子ＨＥ３によって検出される回転位置検出信
号，第１のホール素子検出信号ＳＨＥ１，第２のホール
素子検出信号ＳＨＥ２，第３のホール素子検出信号ＳＨ
Ｅ３はロータの回転に応じた連続的な正弦波をしてい
る。これら第１のホール素子検出信号ＳＨＥ１，第２の
ホール素子検出信号ＳＨＥ２，第３のホール素子検出信
号ＳＨＥ３がそれぞれＵ相比較回路３１，Ｖ相比較回路
３２，Ｗ相比較回路３３に印加されて，これらの比較回
路から，図５に示すように，それぞれ，１２０度ずつ位
相がずれた矩形（パルス）信号，Ｕ相比較回路出力信号
Ｓ３Ｕ，Ｖ相比較回路出力信号Ｓ３Ｖ，Ｗ相比較回路出
力信号Ｓ３Ｗが出力される。

【００１８】これらＵ相比較回路出力信号Ｓ３Ｕ，Ｖ相
比較回路出力信号Ｓ３Ｖ，Ｗ相比較回路出力信号Ｓ３Ｗ
を排他的論理和回路４において排他的論理和をとると，
図５に示す，ロータ１回転を３分割した１２０度周期の
パルス信号，排他的論理和信号Ｓ４が生成される。エッ
ジ抽出回路６は，図５に示すように，排他的論理和信号
Ｓ４のエッジ，つまり，立ち上がりおよび立ち下がりを
抽出してリセット信号ＲＥＳＥＴを発生し，このリセッ
ト信号ＲＥＳＥＴをアドレスカウンタ７に出力して，１
２０度周期でアドレスカウンタ７をリセットする。アド
レスカウンタ７はエッジ抽出回路６からのリセット信号
ＲＥＳＥＴに応じてリセットされ，このリセットされる
期間，クロック発生回路５からのクロックＣＬＯＣＫを
計数する。

【００１９】クロック発生回路５は，排他的論理和信号
Ｓ４に基づいて下位アドレスＡ４〜Ａ０を規定するクロ
ックＣＬＯＣＫを生成する。クロック発生回路５は図２
に示すように，エッジ抽出回路５１，オシレータ５２，
分周回路５３，第１のカウンタ５５，レジスタ５６，比
較回路５７，第２のカウンタ５８，および，ＡＮＤゲー
ト５９を有する。オシレータ５２は排他的論理和信号Ｓ
４の周波数に比べて非常に高い周波数で発振している。
このオシレータ５２の発振信号を分周回路５３において
分周率１／Ｎで分周し，オシレータ５２の発振信号をそ
のまま第２のカウンタ５８が計数する。分周回路５３で
分周したパルス信号が第１のカウンタ５５で計数され
る。第１のカウンタ５５の計数値がレジスタ５６に出力
される。エッジ抽出回路５１はエッジ抽出回路６と同
様，排他的論理和信号Ｓ４のエッジ，つまり，変化点を
検出し，この検出タイミングで分周回路５３，第１のカ
ウンタ５５，および，第２のカウンタ５８をリセット
し，レジスタ５６に第１のカウンタ５５の計数値ｍを保
持させる。第２のカウンタ５８は第１のカウンタ５５の
Ｎ倍のパルスを計数しており，第１のカウンタ５５が計
数値ｍだけ計数する時間の１／Ｎの時間でｍを計数す
る。比較回路５７はレジスタ５６の保持値と第２のカウ
ンタ５８の計数値が一致したとき，ハイレベルの信号を
ＡＮＤゲート５９および第２のカウンタ５８のリセット
端子に出力する。これにより，第２のカウンタ５８はリ
セットされ，ＡＮＤゲート５９からオシレータ５２のパ
ルス信号が，図５に示すクロックＣＬＯＣＫとして出力
される。エッジ抽出回路５１に入力された排他的論理和
信号Ｓ４はブラシレスモータのロータの実際の回転を示
している。したがって，排他的論理和信号Ｓ４を用いて
クロックＣＬＯＣＫを生成させていることは，単に下位
アドレスＡ４〜Ａ０に対応するクロックＣＬＯＣＫを生
成するだけでなく，実際のモータのロータの回転に同期
させたクロックＣＬＯＣＫを生成させていること意味し
ている。また，計数値ｍを用いて正確な内部クロックＣ
ＬＯＣＫを生成している。なお，この例においては，下
位アドレスＡ４〜Ａ０を５ビットととしているので，ク
ロックＣＬＯＣＫは排他的論理和信号Ｓ４の周波数の２
ｘ２⁵＝６４倍である。換言すれば，クロックＣＬＯＣ
Ｋは排他的論理和信号Ｓ４の半周期に２⁵＝３２クロッ
クを内挿していることになる。

【００２０】アドレスカウンタ７はエッジ抽出回路６か
らのリセット信号ＲＥＳＥＴによってリセットされ，ク
ロック発生回路５からのクロックＣＬＯＣＫを計数し
て，図５に示すように，下位アドレスＡ４〜Ａ０を出力
する。この下位アドレスＡ４〜Ａ０がメモリ９における
メモリアドレスの一部となる。一方，比較回路３から出
力されたＵ相比較回路出力信号Ｓ３Ｕ，Ｖ相比較回路出
力信号Ｓ３Ｖ，Ｗ相比較回路出力信号Ｓ３Ｗはそのま
ま，上位アドレスＡ７〜Ａ５として使用される。

【００２１】復号回路・加算回路８には，上位アドレス
Ａ７〜Ａ５，下位アドレスＡ４〜Ａ０，および，位相ず
れを示す加算データＡＤ０〜ＡＤ７が印加される。復号
回路・加算回路８は図３に示したように，第１の復号回
路８１，加算回路８２および第２の復号回路８３から構
成されている。第１の復号回路８１は加算回路８２にお
いて加算データＡＤ０〜ＡＤ７との加算を可能にするた
め，一旦，加算データＡＤ０〜ＡＤ７と同じ形態の連続
アドレスに復号する。加算回路８２において，第１の復
号回路８１の復号アドレスと，下位アドレスＡ４〜Ａ０
とに８ビットの加算データＡＤ０〜ＡＤ７が加算され
る。加算回路８２は第１のフルアダー回路ＦＡ０〜第８
のフルアダー回路ＦＡ７が順次，桁上げ可能に接続され
ている。たとえば，第２のフルアダー回路ＦＡ１は，図
４に示すように，入力端子Ｘに下位アドレスＡ１，入力
端子Ｙに加算データＡＤ１，桁上げ入力端子Ｃinに第１
のフルアダー回路ＦＡ０の桁上げ信号が印加されてい
る。排他的論理和回路８２１でこれらの信号の和をと
り，ＮＡＮＤゲート８２２〜８２４とＮＯＲゲート８２
５で桁上げ信号を発生させる。

【００２２】加算データＡＤ０〜ＡＤ７は鉄芯型モータ
の位相ずれを調整するための位相ずれ量を示す。図５お
よび図６に示した例では，加算データＡＤ０〜ＡＤ７と
して〔０００００１１０〕＝６（１０進数）を設定し
た。このときの位相ずれ量は，３６０度ｘ６／（６ｘ３２）＝１１．２５度（進み位
相）である。加算データＡＤ６は１２０度，加算データＡＤ
７は２４０度の位相ずれ量となる。第６のフルアダー回
路ＦＡ５〜第８のフルアダー回路ＦＡ７の出力は第２の
復号回路８３に印加される。第２の復号回路８３は第８
のフルアダー回路ＦＡ７の桁上げを処理するとともに，
第６のフルアダー回路ＦＡ５〜第８のフルアダー回路Ｆ
Ａ７の出力を第１の復号回路８１に入力される前と同じ
形態の，メモリデータを圧縮する信号に復号する。この
ように，復号回路・加算回路８において上位アドレスＡ
７〜Ａ５および下位アドレスＡ４〜Ａ０に位相ずれを示
す加算データＡＤ０〜ＡＤ７が加算された加算上位アド
レスＡＳ７〜ＡＳ５および加算下位アドレスＡＳ４〜Ａ
Ｓ０が出力され，メモリ９に印加される。以上の動作タ
イミングを図６に示す。

【００２３】これらの加算上位アドレスＡＳ７〜ＡＳ５
および加算下位アドレスＡＳ４〜ＡＳ０はそれぞれ，メ
モリ９の上位アドレス，下位アドレスとしてメモリ９に
印加される。メモリ９はＲＯＭで構成され，このメモリ
９にはモータの駆動制御データが記憶されている。メモ
リ９からのこれらの加算上位アドレスＡＳ７〜ＡＳ５お
よび加算下位アドレスＡＳ４〜ＡＳ０で決定されるアド
レスに記憶されているモータ駆動制御データが出力され
る。図６に，比較のため，加算データＡＤ０〜ＡＤ７＝
０の時にメモリ９から読み出されるモータ駆動制御デー
タの波形（図６（ｌ）〜（ｎ））と，加算データＡＤ０
〜ＡＤ７＝６（１０進）である値のときのメモリ９から
読み出されるモータ駆動制御データの波形（図６（ｏ）
〜（ｑ））を示す。これらの波形から明らかなように，
メモリ９からは加算データＡＤ０〜ＡＤ７で指定した位
相だけずれた駆動制御データが読み出される。つまり，
メモリ９に記憶させたモータ駆動制御データは固定のま
までも，鉄芯型モータの位相ずれに応じて加算データＡ
Ｄ０〜ＡＤ７を設定して復号回路・加算回路８に印加す
るだけで，位相ずれを調整したモータ駆動制御データが
得られる。図７に図１に示したブラシレスモータ駆動回
路におけるメモリ９におけるアドレスとメモリ記憶デー
タとの関係を示す。図８に図７に示したグラフと，加算
データＡＤ０〜ＡＤ７を加算したときのメモリ９から出
力されるメモリデータ，つまり，モータ駆動信号波形を
示す。

【００２４】このように位相調整されてメモリ９から出
力された，それぞれ，Ｕ相制御ディジタル信号Ｓ９Ｕ，
Ｖ相制御ディジタル信号Ｓ９Ｖ，Ｗ相制御ディジタル信
号Ｓ９Ｗは，Ｕ相Ｄ／Ａ変換回路１１，Ｖ相Ｄ／Ａ変換
回路１２，Ｗ相Ｄ／Ａ変換回路１３においてアナログ信
号に変換されて，対応するＵ相増幅回路２１，Ｖ相増幅
回路２２，Ｗ相増幅回路２３を介して，Ｕ相コイルＬ
Ｕ，Ｖ相コイルＬＶ，Ｗ相コイルＬＷに印加される。こ
れにより，鉄芯型モータの位相ずれを補正した正確な鉄
芯型モータの駆動制御が可能となる。鉄芯型モータの種
類に応じて位相ずれ量は変化する。その場合，位相ずれ
に応じて加算データＡＤ０〜ＡＤ７を設定すればよい。
この設定は非常に容易であり，たとえば，鉄芯型モータ
をある装置に組み込んだ後でも容易に設定できる。

【００２５】本発明のモータ駆動回路の第２の実施例に
ついて述べる。上述した位相ずれ調整可能なモータ駆動
回路を用いると，メモリ９に１相分のモータ駆動制御デ
ータを記憶させただけで，その他２相分の駆動制御デー
タを得ることができる。たとえば，Ｕ相のコイルの駆動
制御データのみをメモリ９に記憶させておく。Ｖ相，Ｗ
相はＵ相に対して，それぞれ１２０度，２４０度位相ず
れの関係にある。したがって，Ｖ相の駆動制御データは
Ｕ相に対して１２０度位相ずれを示す加算データＡＤ６
＝１，Ｖ相の駆動制御データはＵ相に対して２４０度位
相ずれを示す加算データＡＤ７＝１とした加算データＡ
Ｄ０〜ＡＤ７を設定するのみで，Ｕ相の駆動制御データ
のみを記憶させたメモリ９から，それぞれ，Ｖ相駆動制
御データ，Ｗ相駆動制御データを得ることができる。こ
のように，加算データＡＤ０〜ＡＤ７を用いた位相ずれ
調整機能を用いると，メモリ９の記憶容量を減少させる
ことができる。

【００２６】本発明のモータ駆動回路の第３の実施例に
ついて述べる。モータを可変速度制御する場合，通常，
モータに印加する駆動信号の周波数を変化させる。モー
タの駆動波形が周波数に応じて変化すると，その位相ず
れも異なる。モータの速度制御を正確に行うには，周波
数の変化に応じて変化する位相ずれも補正することが好
ましい。そのため，加算データＡＤ０〜ＡＤ７として，
そのときのモータの駆動周波数に応じた位相ずれ量を復
号回路・加算回路８に設定していく。その結果，正確な
モータの可変速度制御が可能になる。

【００２７】図１に示した回路構成は，モータとしてブ
ラシレスモータを例示して述べたが，上述した実施例か
らも明らかなように，本発明のモータ駆動回路はブラシ
レスモータに限定的に適用されるだけでなく，種々のモ
ータの駆動制御に適用できる。また本発明のモータ駆動
回路における加算データＡＤ０〜ＡＤ７を用いた位相ず
れ調整機能は，上述した例示，つまり，鉄芯型モータに
おける位相ずれ補正，モータの可変速度制御における位
相ずれ補正，モータ駆動制御データの記憶容量の削減に
限らず，さらにその他の用途に適用できる。

【００２８】

【発明の効果】本発明のモータ駆動回路によれば，メモ
リに記憶させたモータ駆動制御データを位相ずれを考慮
した状態で提供できる。またこの位相ずれ調整機能を用
いると，メモリに記憶させる駆動制御データの容量を減
少させることができる。

【図面の簡単な説明】

【図１】本発明のモータ駆動回路の実施例としてのブラ
シレスモータ駆動回路の回路構成図である。

【図２】図１に示したクロック発生回路の回路図であ
る。

【図３】図１に示した復号回路・加算回路の回路図であ
る。

【図４】図３に示した加算回路の回路図である。

【図５】図１に示したブラシレスモータ駆動回路の第１
の動作タイミング図である。

【図６】図１に示したブラシレスモータ駆動回路の第２
の動作タイミング図である。

【図７】図１に示したブラシレスモータ駆動回路におけ
るアドレスとメモリ内データとの関係を示すグラフであ
る。

【図８】図１に示したブラシレスモータ駆動回路におけ
るメモリ内データとアクセスデータとの関係を示すタイ
ミング図である。

【図９】先行技術としてのブラシレスモータ駆動回路の
回路構成図である。

【図１０】図９に示したブラシレスモータ駆動回路の動
作タイミング図である。

【符号の説明】

１・・回転検出器３・・比較回路４・・排他的論理和回路５・・クロック発生回路６・・エッジ抽出回路７・・アドレスカウンタ８・・復号回路・加算回路９・・モータ駆動制御データ記憶メモリ１０・・Ｄ／Ａ変換回路１１・・Ｕ相Ｄ／Ａ変換回路１２・・Ｖ相Ｄ／Ａ変換回路１３・・Ｗ相Ｄ／Ａ変換回路２０・・増幅回路２１・・Ｕ相増幅回路２２・・Ｖ相増幅回路２３・・Ｗ相増幅回路３１・・Ｕ相比較回路３２・・Ｖ相比較回路３３・・Ｗ相比較回路５１・・エッジ抽出回路５２・・オシレータ５３・・分周回路５５・・第１のカウンタ５６・・レジスタ５７・・比較回路５８・・第２のカウンタ５９・・ＡＮＤゲート８１・・第１の復号回路８２・・加算回路８３・・第２の復号回路ＦＡ０〜ＦＡ７・・フルアダー回路ＨＥ１〜ＨＥ３・・ホール素子ＬＵ・・Ｕ相コイルＬＶ・・Ｖ相コイルＬＷ・・Ｗ相コイル

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【手続補正書】

【提出日】平成４年１１月１０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００３

【補正方法】変更

【補正内容】

【０００３】Ｕ相コイルＬＵ，Ｖ相コイルＬＶ，およ
び，Ｗ相コイルＬＷが３相ブラシレスモータの３相のコ
イルであり，このブラシレスモータのロータの回転位置
を検出するため，第１のホール素子ＨＥ１，第２のホー
ル素子ＨＥ２，および，第３のホール素子ＨＥ３からな
る回転検出器１が設けられている。また，ホール素子の
代わりに逆起電圧を用いてもよい。ブラシレスモータの
駆動用主磁界を検出する検出素子としての第１のホール
素子ＨＥ１〜第３のホール素子ＨＥ３による回転位置検
出信号を上位アドレスＡ７〜Ａ５とする。さらに，排他
的論理和回路４，クロック発生回路５，エッジ抽出回路
６およびアドレスカウンタ７において，ホール素子によ
る回転位置検出信号より周波数が高いパルスを生成し，
下位アドレスＡ４〜Ａ０とする。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】変更

【補正内容】

【００１５】

【実施例】図１に本発明のモータ駆動回路の実施例とし
てのブラシレスモータ駆動回路を示す。このブラシレス
モータ駆動回路は，図９に示したブラシレスモータ駆動
回路に類似しているが，図１に示したブラシレスモータ
駆動回路には，メモリ９の前段に復号回路・加算回路８
が設けられている。つまり，図１に示したブラシレスモ
ータ駆動回路は，比較回路３，排他的論理和回路４，ク
ロック発生回路５，エッジ抽出回路６，アドレスカウン
タ７，復号回路・加算回路８，メモリ９，Ｄ／Ａ変換回
路１０，増幅回路２０を有する。比較回路３はＵ相比較
回路３１，Ｖ相比較回路３２，Ｗ相比較回路３３からな
る。これらの比較回路に第１のホール素子ＨＥ１，第２
のホール素子ＨＥ２，第３のホール素子ＨＥ３からの回
転位置検出信号が印加されている。また，ホール素子の
代わりに逆起電圧を用いてもよい。Ｄ／Ａ変換回路１０
はＵ相Ｄ／Ａ変換回路１１，Ｖ相Ｄ／Ａ変換回路１２，
Ｗ相Ｄ／Ａ変換回路１３からなる。増幅回路２０はＵ相
増幅回路２１，Ｖ相増幅回路２２，Ｗ相増幅回路２３か
らなり，これらの増幅回路がブラシレスモータのＵ相コ
イルＬＵ，Ｖ相コイルＬＶ，Ｗ相コイルＬＷに接続され
ている。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正内容】

【００１８】これらＵ相比較回路出力信号Ｓ３Ｕ，Ｖ相
比較回路出力信号Ｓ３Ｖ，Ｗ相比較回路出力信号Ｓ３Ｗ
を排他的論理和回路４において排他的論理和をとると，
図５に示す，ローター着磁１周期を３分割した１２０度
周期のパルス信号，排他的論理和信号Ｓ４が生成され
る。エッジ抽出回路６は，図５に示すように，排他的論
理和信号Ｓ４のエッジ，つまり，立ち上がりおよび立ち
下がりを抽出してリセット信号ＲＥＳＥＴを発生し，こ
のリセット信号ＲＥＳＥＴをアドレスカウンタ７に出力
して，６０度周期でアドレスカウンタ７をリセットす
る。アドレスカウンタ７はエッジ抽出回路６からのリセ
ット信号ＲＥＳＥＴに応じてリセットされ，このリセッ
トされる期間，クロック発生回路５からのクロックＣＬ
ＯＣＫを計数する。

Claims

【特許請求の範囲】

【請求項１】モータの回転位置信号に所定の値を加算
し，その加算結果をアドレスとして予めメモリに記憶された
モータの駆動制御データを読み出し，読み出された駆動制御データを用いてモータを駆動する
モータ駆動方法。
【請求項２】前記メモリには１相分のモータ駆動制御デ
ータのみを記憶させ，２相以降の上記１相に対する位相ずれを前記所定の値と
して前記回転位置信号に加算し，２相以降のモータ駆動
制御データを前記メモリから読み出す請求項１記載のモ
ータ駆動方法。
【請求項３】上記所定の値として，上記モータの回転数
を変化させる駆動周波数に応じて規定される位相ずれ量
として前記回転位置信号に加算する請求項１記載のモー
タ駆動方法。
【請求項４】モータの回転位置検出信号をアドレスとし
て，モータ駆動制御データを記憶しているメモリと，このメモリの前段に設けられ，上記モータ位置検出信号
に所定の値を加算し，この加算結果を新たなアドレスと
して前記メモリに印加するアドレス変化手段と，上記メモリから出力されたモータ駆動制御ディジタルデ
ータをアナログ信号に変換し，前記モータを駆動制御す
る回路とを有するモータ駆動回路。
【請求項５】前記メモリは１相分のモータ駆動制御デー
タのみを記憶し，前記アドレス変化手段に，前記所定の値として２相以降
の上記１相に対する位相ずれ量を設定し，前記メモリから２相以降のモータ駆動制御データを前記
メモリに記憶されたモータ駆動制御データの位相ずれ駆
動制御データとして読み出す請求項４記載のモータ駆動
回路。
【請求項６】上記所定の値として，上記モータの回転数
を変化させる駆動周波数に応じて規定される位相ずれ量
として前記回転位置信号に加算する請求項１記載のモー
タ駆動回路。
【請求項７】前記モータは鉄芯型モータであり，前記所定の値をその鉄芯型モータのインダクタンス成分
に応じて規定する請求項５記載のモータ駆動回路。