JPH0758892B2 - ディジタルパルス幅変調回路 - Google Patents
ディジタルパルス幅変調回路Info
- Publication number
- JPH0758892B2 JPH0758892B2 JP16861388A JP16861388A JPH0758892B2 JP H0758892 B2 JPH0758892 B2 JP H0758892B2 JP 16861388 A JP16861388 A JP 16861388A JP 16861388 A JP16861388 A JP 16861388A JP H0758892 B2 JPH0758892 B2 JP H0758892B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pulse width
- width modulation
- carrier
- modulation circuit
- Prior art date
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- Analogue/Digital Conversion (AREA)
Description
この発明は、ディジタルパルス幅変調回路に関し、特に
中央演算処理装置（CPU）により容易にキャリア信号の
変更が行えるディジタルパルス変調回路に関するもので
ある。
中央演算処理装置（CPU）により容易にキャリア信号の
変更が行えるディジタルパルス変調回路に関するもので
ある。
第３図は従来のパルス幅変調回路を示す回路図であり、
（１）はアナログコンパレータであって、その負極入力
端には第４図（ａ）に示す変調信号Ｘが供給され、また
正極入力端には第４図（ａ）に示すアナログ三角波信号
Ｙが供給される。 このように構成されたパルス幅変調回路において、第４
図（ａ）に示す変調信号Ｘとアナログ三角波信号Ｙが供
給されると、アナログコンパレータ（１）は、正極入力
端に供給されるアナログ三角波信号Ｙのレベルが、負極
入力端に供給される変調信号Ｘのレベルよりも高くなる
期間においてのみ“L"となる第４図（ｂ）に示すパルス
幅変調信号PWMが出力される。 しかしながら、近年においてはキャリア周波数の高速
化、アナログ信号がドリフトすることによる問題発生お
よびディジタル部品の低価格化等によって、ディジタル
構成によるパルス幅変調回路が使用される傾向になって
来た。 第５図は上記従来のディジタルパルス幅変調回路を示す
回路図であって、（４）は変調信号を演算処理によって
発生する中央演算処理装置（以下、CPUと称す）、
（５）はバスを介してCPU（４）に接続された読出し専
用記憶装置（以下、ROMと称す）であって、CPU（４）に
おいて使用されるプログラムおよび各種の固定データが
格納されている。（６）はバスを介してCPU（４）に接
続された随時読出し書込み用記憶装置（以下、RAMと称
す）であって、各種変更データの一時的な格納に使用さ
れる。（７）はバスを介してCPU（４）に接続されたレ
ジスタであって、CPU（４）において演算処理により発
生された前記変調信号を保持する。（８）はレジスタ
（７）の出力と可逆カウンタ（９）の出力を比較するデ
ィジタルコンパレータである。 次に動作について説明する。可逆カウンタ（９）は三角
波発生用であって、ビット数を８ビットとすると、第６
図（ｂ）に示すクロック信号CLKが供給される毎に計数
されて、00H−01H−02H−03H…FEH−FFH−FEH−FDH…02
H−01H−00H−01Hのように変化するディジタル値を出力
する。従って、この可逆カウンタ（９）から出力される
ディジタル信号に重み付けた波形変化は、第６図（ａ）
に波形Ｂとして示すようになり、これがディジタルパル
ス幅変調回路におけるキャリア周波数となる。 従って、パルス幅変調信号を得るためには、CPU（４）
において演算によって発生されて、レジスタ（７）に格
納されている変調信号と可逆カウンタ（９）から出力さ
れる信号とを、ディジタルコンパレータ（８）において
比較することにより、第６図（ｃ）に示すパルス幅変調
信号PWMが得られることになる。
（１）はアナログコンパレータであって、その負極入力
端には第４図（ａ）に示す変調信号Ｘが供給され、また
正極入力端には第４図（ａ）に示すアナログ三角波信号
Ｙが供給される。 このように構成されたパルス幅変調回路において、第４
図（ａ）に示す変調信号Ｘとアナログ三角波信号Ｙが供
給されると、アナログコンパレータ（１）は、正極入力
端に供給されるアナログ三角波信号Ｙのレベルが、負極
入力端に供給される変調信号Ｘのレベルよりも高くなる
期間においてのみ“L"となる第４図（ｂ）に示すパルス
幅変調信号PWMが出力される。 しかしながら、近年においてはキャリア周波数の高速
化、アナログ信号がドリフトすることによる問題発生お
よびディジタル部品の低価格化等によって、ディジタル
構成によるパルス幅変調回路が使用される傾向になって
来た。 第５図は上記従来のディジタルパルス幅変調回路を示す
回路図であって、（４）は変調信号を演算処理によって
発生する中央演算処理装置（以下、CPUと称す）、
（５）はバスを介してCPU（４）に接続された読出し専
用記憶装置（以下、ROMと称す）であって、CPU（４）に
おいて使用されるプログラムおよび各種の固定データが
格納されている。（６）はバスを介してCPU（４）に接
続された随時読出し書込み用記憶装置（以下、RAMと称
す）であって、各種変更データの一時的な格納に使用さ
れる。（７）はバスを介してCPU（４）に接続されたレ
ジスタであって、CPU（４）において演算処理により発
生された前記変調信号を保持する。（８）はレジスタ
（７）の出力と可逆カウンタ（９）の出力を比較するデ
ィジタルコンパレータである。 次に動作について説明する。可逆カウンタ（９）は三角
波発生用であって、ビット数を８ビットとすると、第６
図（ｂ）に示すクロック信号CLKが供給される毎に計数
されて、00H−01H−02H−03H…FEH−FFH−FEH−FDH…02
H−01H−00H−01Hのように変化するディジタル値を出力
する。従って、この可逆カウンタ（９）から出力される
ディジタル信号に重み付けた波形変化は、第６図（ａ）
に波形Ｂとして示すようになり、これがディジタルパル
ス幅変調回路におけるキャリア周波数となる。 従って、パルス幅変調信号を得るためには、CPU（４）
において演算によって発生されて、レジスタ（７）に格
納されている変調信号と可逆カウンタ（９）から出力さ
れる信号とを、ディジタルコンパレータ（８）において
比較することにより、第６図（ｃ）に示すパルス幅変調
信号PWMが得られることになる。
従来のディジタルパルス幅変調回路は以上のように構成
されているので、全信号を並列に計算することになり、
これに伴ってハードウエアーの素子数が多くなると共
に、キャリア周波数が高くなると、これに伴ってクロッ
ク周波数が非常に高くなってしまう。例えば、キャリア
周波数を20KHzとすると、クロック信号の周波数は、 20KHz×256×２＝10240KHz＝10.24MHz と、非常に高速となってしまう、この結果、ディジタル
パルス幅変調回路が３組必要とするモータ駆動回路や、
可変キャリアが必要となる用途には、その使用が困難に
なる問題点を有している。 この発明は上記のような問題点を解消するためになされ
たもので、ハードウエアーの低価格化と、キャリア変更
が容易に行えるディジタルパルス幅変調回路を得ること
を目的とする。
されているので、全信号を並列に計算することになり、
これに伴ってハードウエアーの素子数が多くなると共
に、キャリア周波数が高くなると、これに伴ってクロッ
ク周波数が非常に高くなってしまう。例えば、キャリア
周波数を20KHzとすると、クロック信号の周波数は、 20KHz×256×２＝10240KHz＝10.24MHz と、非常に高速となってしまう、この結果、ディジタル
パルス幅変調回路が３組必要とするモータ駆動回路や、
可変キャリアが必要となる用途には、その使用が困難に
なる問題点を有している。 この発明は上記のような問題点を解消するためになされ
たもので、ハードウエアーの低価格化と、キャリア変更
が容易に行えるディジタルパルス幅変調回路を得ること
を目的とする。
この発明に係るディジタルパルス幅変調回路は、ROM中
に、各変調信号レベルである第１信号レベルと、これに
対応する第２信号レベルとの変換テーブルをキャリア信
号周波数の所要変化数分予め格納しておき、CPUによる
制御が可能なカウンタタイマによってキャリア信号fcを
発生させると共に、CPUにより演算される変調信号レベ
ル値が置数され、上記キャリア信号fcの第１の変化点か
らクロック信号のカウントを開始して減算する第１の減
算カウンタと、ROMに予め格納されたテーブルから読出
された上記変調信号レベル値に対応した第２の信号レベ
ル値が置数され、上記第１の減算カウンタのカウントア
ップ時点からクロック信号のカウントを開始して減算す
る第２の減算カウンタとを備え、上記第２の減算カウン
タのカウント開始からカウントアップ迄の出力をパルス
幅変調信号として出力するようにしたものである。
に、各変調信号レベルである第１信号レベルと、これに
対応する第２信号レベルとの変換テーブルをキャリア信
号周波数の所要変化数分予め格納しておき、CPUによる
制御が可能なカウンタタイマによってキャリア信号fcを
発生させると共に、CPUにより演算される変調信号レベ
ル値が置数され、上記キャリア信号fcの第１の変化点か
らクロック信号のカウントを開始して減算する第１の減
算カウンタと、ROMに予め格納されたテーブルから読出
された上記変調信号レベル値に対応した第２の信号レベ
ル値が置数され、上記第１の減算カウンタのカウントア
ップ時点からクロック信号のカウントを開始して減算す
る第２の減算カウンタとを備え、上記第２の減算カウン
タのカウント開始からカウントアップ迄の出力をパルス
幅変調信号として出力するようにしたものである。
この発明におけるディジタルパルス幅変調回路は、キャ
リア信号fcをCPUによって容易に可変制御することが可
能になると共に、一般に市販されているディジタル構成
素子の使用が可能となって、ディジタルパルス幅変調回
路が安価なものとなる。
リア信号fcをCPUによって容易に可変制御することが可
能になると共に、一般に市販されているディジタル構成
素子の使用が可能となって、ディジタルパルス幅変調回
路が安価なものとなる。
以下、この発明の一実施例を図について説明する。第１
図において、（10）はバスを介してCPU（４）に接続さ
れたタイマーカウンタであって、CPU（４）により制御
されると共に、クロック信号CLKを計数することによっ
て、キャリア信号fcを出力する。（11）は第１の減算カ
ウンタであって、CPU（４）により制御され、これらの
演算処理により発生された変調信号の瞬時レベルのデジ
タル値が置数されると共に、タイマーカウンタ（10）か
ら出力されるキャリア信号fcをゲート入力として、それ
のＨへの立上り時点からクロック信号CLKを計数して上
記変調信号の瞬時レベル値から減算することにより、時
間t1期間に渡って“L"となる信号を出力する。（12）は
第２の減算カウンタであって、CPU（４）により制御さ
れると共に、第１の減算カウンタ（11）から出力される
信号をゲート信号として、それらのＨへの立上り時点か
らクロック信号CLKを計数して、ROM（５）に予め記憶さ
れているテーブル（後述する）から読出された所定値か
ら減算することにより、時間t2期間に渡って“L"となる
信号をパルス幅変調信号PWMとして出力する。（13）は
タイマーカウンタ（10）から出力されるキャリア信号fc
を反転してCPU（４）に供給するインバータである。 次に動作について説明する。第２図（ａ）に仮想キャリ
ア三角波信号Ｙを示す。ここで、仮想キャリア三角波信
号ＹにおけるＡ−Ｃ−Ｅ−Ｇ−Ｉ−Ｋ−Ｍ−Ｏは、実際
には存在せず、実際には第２図（ｂ）に示すキャリア信
号fcが存在するだけである。 ここで、通常は正弦波信号が多い変調信号を第２図
（ａ）に示す信号Ｘとすれば、キャリア信号fcの第１の
基準点Ａ、Ｅ、Ｉ、Ｍから変調信号Ｘとの第１の交点
Ｂ、Ｆ、Ｊ、Ｎまでの各計測時間をt1とすれば、パルス
幅変調信号幅BD、FH、JLの時間t2は一義的に決定され
る。即ち、変調信号周波数はキャリア信号周波数に比べ
て遥かに低く、キャリア信号の１周期中における変調信
号Ｘのレベル変化は殆どないと考えられるので、第２図
において、Ａ′Ｂ′≒Ｄ′Ｅ′、Ｂ′Ｃ′≒Ｃ′Ｄ′
で、キャリア信号周波数fcが決まればＡ′Ｃ′＝Ｃ′
Ｅ′＝一定値なので、Ａ′Ｂ′＝t1が決まれば、t2＝
Ｂ′Ｄ′＝2B′Ｃ′＝２（Ａ′Ｃ′−Ａ′Ｂ′）は一義
的に決定される。従って、ROM（５）に、各変調信号レ
ベルに対応する第１の信号レベル値とt1パルス数との変
換テーブルと、このt1パルス数によってきまるt2パルス
数とこれに対応する第２の信号レベル値との変換テーブ
ルとを、各キャリア信号周波数毎に収納記憶しておく。 それで、第１の減算カウンタ（11）にCPU（４）におい
て演算処理して発生した変調信号レベルのディジタル値
を置数し、ROM（５）に格納された上記変換テーブルか
らこの変調信号レベルと等しい第１の信号レベル値に対
応する第２の信号レベル値を読出して第２の減算カウン
タ（12）に置数する。この状態で、各キャリア信号fcの
Ｈ→Ｌレベルへの変化点、即ち仮想キャリア信号の三角
波形部分における頂点Ａ、Ｅ、Ｉ、Ｍにおいて、第１の
減算カウンタ（11）が動作を開始し、それに置数された
変調信号レベルと等しい第１の信号レベル値からの減算
が行なわれ、t1時間後にカウントアップする。 第１の減算カウンタ（11）がカウントアップすると、第
２の減算カウンタ（12）が動作を開始し、その出力信号
“L"となり、それに置数された変調信号レベルに対応す
る第２の信号レベル値からの減算が行なわれ、t2時間後
にカウントアップしてその出力信号が“H"となる。そし
て、この第２の減算カウンタ（12）から出力される出力
信号がパルス幅変調信号となる。 このように構成されたディジタルパルス幅変調回路にお
いては、タイマーカウンタ（10）によりキャリア信号fc
をCPU（４）によって容易に変更することが可能にな
る。そして、この場合における第１の信号レベル、第２
の信号レベル及びこれらに対応するt1、t2の値を、近年
大容量化が急速に進んで安価となって来ているROMに、
変化させる必要の数だけ、第１の変調信号レベル対t1パ
ルス数としての第１の変換データテーブルおよび第２の
変調信号レベル対t2パルス数としての第２の変換データ
テーブルとして格納しておくことにより、切り替えによ
って簡単に選択することが可能になる。例えば、第１、
第２の変調信号レベルを８ビットとし、減算カウンタの
ビット数を16ビットとすれば、１キャリア周波数に対し
て第１の変換データテーブルは512バイトとなり、また
第２の変換データテーブルは512バイトとなる。従っ
て、総合計として1Kバイトのメモリ要領が必要になる
が、近年においては64KバイトのROMも一般的となって来
ており、10キャリア周波数分のデータに対しても、10K
バイトのROMを使用することによって容易に構成するこ
とが可能になる。また、処理時間の速い高速CPUを使用
すれば、時間t1におけるパルス数および時間t2における
パルス数はデータテーブルを利用しなくとも、CPU
（４）による演算によって容易に発生することが可能に
なる。 更に、三相誘導電動機駆動インバータ制御用の三相正弦
波パルス幅変調信号の発生も、第１の減算カウンタ（1
1）および第２の減算カウンタ（12）を３回路設けるこ
とによって、容易に構成することが可能になる。また、
時間t1、t2におけるデータのセットタイミングを仮想三
角波キャリアにおけるＣ、Ｇ、Ｋ、Ｏ点において、CPU
（４）に割り込みを加えることによって、Ｃ−Ｅ、Ｇ−
Ｉ、Ｋ−Ｍ間において三相データをセットすれば、デー
タはＡ、Ｅ、Ｉ、Ｍ点でしかデータが更新されないため
に、三相データがずれる心配がなくなることになる。
図において、（10）はバスを介してCPU（４）に接続さ
れたタイマーカウンタであって、CPU（４）により制御
されると共に、クロック信号CLKを計数することによっ
て、キャリア信号fcを出力する。（11）は第１の減算カ
ウンタであって、CPU（４）により制御され、これらの
演算処理により発生された変調信号の瞬時レベルのデジ
タル値が置数されると共に、タイマーカウンタ（10）か
ら出力されるキャリア信号fcをゲート入力として、それ
のＨへの立上り時点からクロック信号CLKを計数して上
記変調信号の瞬時レベル値から減算することにより、時
間t1期間に渡って“L"となる信号を出力する。（12）は
第２の減算カウンタであって、CPU（４）により制御さ
れると共に、第１の減算カウンタ（11）から出力される
信号をゲート信号として、それらのＨへの立上り時点か
らクロック信号CLKを計数して、ROM（５）に予め記憶さ
れているテーブル（後述する）から読出された所定値か
ら減算することにより、時間t2期間に渡って“L"となる
信号をパルス幅変調信号PWMとして出力する。（13）は
タイマーカウンタ（10）から出力されるキャリア信号fc
を反転してCPU（４）に供給するインバータである。 次に動作について説明する。第２図（ａ）に仮想キャリ
ア三角波信号Ｙを示す。ここで、仮想キャリア三角波信
号ＹにおけるＡ−Ｃ−Ｅ−Ｇ−Ｉ−Ｋ−Ｍ−Ｏは、実際
には存在せず、実際には第２図（ｂ）に示すキャリア信
号fcが存在するだけである。 ここで、通常は正弦波信号が多い変調信号を第２図
（ａ）に示す信号Ｘとすれば、キャリア信号fcの第１の
基準点Ａ、Ｅ、Ｉ、Ｍから変調信号Ｘとの第１の交点
Ｂ、Ｆ、Ｊ、Ｎまでの各計測時間をt1とすれば、パルス
幅変調信号幅BD、FH、JLの時間t2は一義的に決定され
る。即ち、変調信号周波数はキャリア信号周波数に比べ
て遥かに低く、キャリア信号の１周期中における変調信
号Ｘのレベル変化は殆どないと考えられるので、第２図
において、Ａ′Ｂ′≒Ｄ′Ｅ′、Ｂ′Ｃ′≒Ｃ′Ｄ′
で、キャリア信号周波数fcが決まればＡ′Ｃ′＝Ｃ′
Ｅ′＝一定値なので、Ａ′Ｂ′＝t1が決まれば、t2＝
Ｂ′Ｄ′＝2B′Ｃ′＝２（Ａ′Ｃ′−Ａ′Ｂ′）は一義
的に決定される。従って、ROM（５）に、各変調信号レ
ベルに対応する第１の信号レベル値とt1パルス数との変
換テーブルと、このt1パルス数によってきまるt2パルス
数とこれに対応する第２の信号レベル値との変換テーブ
ルとを、各キャリア信号周波数毎に収納記憶しておく。 それで、第１の減算カウンタ（11）にCPU（４）におい
て演算処理して発生した変調信号レベルのディジタル値
を置数し、ROM（５）に格納された上記変換テーブルか
らこの変調信号レベルと等しい第１の信号レベル値に対
応する第２の信号レベル値を読出して第２の減算カウン
タ（12）に置数する。この状態で、各キャリア信号fcの
Ｈ→Ｌレベルへの変化点、即ち仮想キャリア信号の三角
波形部分における頂点Ａ、Ｅ、Ｉ、Ｍにおいて、第１の
減算カウンタ（11）が動作を開始し、それに置数された
変調信号レベルと等しい第１の信号レベル値からの減算
が行なわれ、t1時間後にカウントアップする。 第１の減算カウンタ（11）がカウントアップすると、第
２の減算カウンタ（12）が動作を開始し、その出力信号
“L"となり、それに置数された変調信号レベルに対応す
る第２の信号レベル値からの減算が行なわれ、t2時間後
にカウントアップしてその出力信号が“H"となる。そし
て、この第２の減算カウンタ（12）から出力される出力
信号がパルス幅変調信号となる。 このように構成されたディジタルパルス幅変調回路にお
いては、タイマーカウンタ（10）によりキャリア信号fc
をCPU（４）によって容易に変更することが可能にな
る。そして、この場合における第１の信号レベル、第２
の信号レベル及びこれらに対応するt1、t2の値を、近年
大容量化が急速に進んで安価となって来ているROMに、
変化させる必要の数だけ、第１の変調信号レベル対t1パ
ルス数としての第１の変換データテーブルおよび第２の
変調信号レベル対t2パルス数としての第２の変換データ
テーブルとして格納しておくことにより、切り替えによ
って簡単に選択することが可能になる。例えば、第１、
第２の変調信号レベルを８ビットとし、減算カウンタの
ビット数を16ビットとすれば、１キャリア周波数に対し
て第１の変換データテーブルは512バイトとなり、また
第２の変換データテーブルは512バイトとなる。従っ
て、総合計として1Kバイトのメモリ要領が必要になる
が、近年においては64KバイトのROMも一般的となって来
ており、10キャリア周波数分のデータに対しても、10K
バイトのROMを使用することによって容易に構成するこ
とが可能になる。また、処理時間の速い高速CPUを使用
すれば、時間t1におけるパルス数および時間t2における
パルス数はデータテーブルを利用しなくとも、CPU
（４）による演算によって容易に発生することが可能に
なる。 更に、三相誘導電動機駆動インバータ制御用の三相正弦
波パルス幅変調信号の発生も、第１の減算カウンタ（1
1）および第２の減算カウンタ（12）を３回路設けるこ
とによって、容易に構成することが可能になる。また、
時間t1、t2におけるデータのセットタイミングを仮想三
角波キャリアにおけるＣ、Ｇ、Ｋ、Ｏ点において、CPU
（４）に割り込みを加えることによって、Ｃ−Ｅ、Ｇ−
Ｉ、Ｋ−Ｍ間において三相データをセットすれば、デー
タはＡ、Ｅ、Ｉ、Ｍ点でしかデータが更新されないため
に、三相データがずれる心配がなくなることになる。
以上のように、この発明によればキャリア周波数の変更
が容易に行えると共に、全ディジタル構成によるディジ
タルパルス幅変調回路が安価に得られる等の種々優れた
効果を有する。
が容易に行えると共に、全ディジタル構成によるディジ
タルパルス幅変調回路が安価に得られる等の種々優れた
効果を有する。
第１図はこの発明の一実施例によるディジタルパルス幅
変調回路を示す回路図、第２図は第１図に示すディジタ
ルパルス幅変調回路の各部波形図、第３図はアナログ構
成による従来のパルス幅変調回路を示す回路図、第４図
は第３図に示すパルス幅変調回路の各部波形図、第５図
はディジタル構成による従来のパルス幅変調回路を示す
回路図、第６図は第５図に示すパルス幅変調回路の各部
波形図である。 図において、（４）はCPU、（５）はROM、（６）はRA
M、（10）はタイマーカウンタ、（11）は第１の減算カ
ウンタ、（12）は第２の減算カウンタ、（13）はインバ
ータである。 なお、図中、同一符号は同一、又は相当部分を示す。
変調回路を示す回路図、第２図は第１図に示すディジタ
ルパルス幅変調回路の各部波形図、第３図はアナログ構
成による従来のパルス幅変調回路を示す回路図、第４図
は第３図に示すパルス幅変調回路の各部波形図、第５図
はディジタル構成による従来のパルス幅変調回路を示す
回路図、第６図は第５図に示すパルス幅変調回路の各部
波形図である。 図において、（４）はCPU、（５）はROM、（６）はRA
M、（10）はタイマーカウンタ、（11）は第１の減算カ
ウンタ、（12）は第２の減算カウンタ、（13）はインバ
ータである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】変調信号に三角波を使用してパルス幅変調
を行なうパルス幅変調回路において、中央演算装置によ
りパルス幅変調用の方形波状をなしたキャリア信号を発
生させるタイマーカウンタと、各変調信号レベルである
第１信号レベルと、これに対応する第２信号レベルとの
変換テーブルが、キャリア信号周波数の所要変化数分格
納された記憶装置と、上記中央演算装置により演算され
る変調信号レベル値が置数され、上記キャリア信号の第
１の変化点からクロック信号のカウントを開始して減算
する第１の減算カウンタと、上記記憶装置に予め格納さ
れた変換テーブルから読出された上記キャリア信号周波
数における上記変調信号レベル値に対応した第２の信号
レベル値が置数され、上記第１の減算カウンタのカウン
トアップ時点からクロック信号のカウントを開始して減
算する第２の減算カウンタとを備え、上記第２の減算カ
ウンタのカウント開始からカウントアップ迄の出力をパ
ルス幅変調信号として出力するよう構成されたことを特
徴とするデイジタルパルス幅変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16861388A JPH0758892B2 (ja) | 1988-07-06 | 1988-07-06 | ディジタルパルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16861388A JPH0758892B2 (ja) | 1988-07-06 | 1988-07-06 | ディジタルパルス幅変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0219021A JPH0219021A (ja) | 1990-01-23 |
| JPH0758892B2 true JPH0758892B2 (ja) | 1995-06-21 |
Family
ID=15871306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16861388A Expired - Lifetime JPH0758892B2 (ja) | 1988-07-06 | 1988-07-06 | ディジタルパルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758892B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5805261A (en) * | 1995-04-04 | 1998-09-08 | Oakley, Inc. | Biased eyeglass frames |
| US5675609A (en) * | 1995-05-26 | 1997-10-07 | Dakota Research, Inc. | Sinusoidal pulse and pulse train signaling apparatus |
| AU2009266816B2 (en) | 2008-07-03 | 2014-09-18 | Oakley, Inc. | Floating lens mounting system |
| WO2014036274A2 (en) | 2012-08-31 | 2014-03-06 | Oakley, Inc. | Eyewear having multiple ventilation states |
| AU2015235947B2 (en) | 2014-03-27 | 2017-12-07 | Oakley, Inc. | Mounting mechanism for eyewear |
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-
1988
- 1988-07-06 JP JP16861388A patent/JPH0758892B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0219021A (ja) | 1990-01-23 |
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