JPS6268077A - Ｐｗｍ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はＰＷＭインバータの制御装置に関し、特にイン
バータの出力電圧を制御するＰＷＭ信号を生成するＰＷ
Ｍ制御回路に関する。

〔発明の技術的背景とその問題点〕

ＰＷＭインバータの制御方法については、上山直音「ニ
ュードライブエレクトロニクス」　（昭和５７．７．２
５　　電気書院Ｐ７０）で述べられているように、キャ
リア周波数をインバータの運転周波数に同期して変える
同期式とキャリア周波数固定の非同期式とがある。非同
期式はキャリア周波数を高くすることにより容易に低騒
音化できるが、インバータ周波数が高くなるとキャリア
周波数との間でうなりを生じ、電圧が変動するという欠
点を有する。高い周波数でインバータを運転する場合に
は波形の安定性にすぐれた同期式の方が適している。こ
のためインバータの運転周波数範囲が広い場合には非同
期式ＰＷＭ制御回路と同期式ＰＷＭ制御回路とを切り換
えて用いねばならず、複雑な回路となってしまう。

〔発明の目的〕

本発明は簡単なディジタル回路で同期式、非同期式、い
ずれのＰＷＭも可能とし、インバータの運転周波数範囲
を拡大出来るＰＷＭ制御回路を提供することを目的とす
る。

〔発明の概要〕

本発明はＲＯＭ　ｌ＝非同期式ＰＷＭ用の基準波形パタ
ーンと、同期式ＰＷＭ用のパルスパターンとを収納し−
Ｃ１にき、非同期式ＰＷＭ時はＲＯＭから与えられる基
準波形パターンをＰＷＭして出力し、同期式ＰＷＭ時は
几ＯＭから与えられるＰＷＭパターンをそのまま出力す
るＰＷＭ制御回路により、同期式、非同期式いずれのＰ
ＷＭをも可能とするものである。

〔発明の実施例〕

第５図に本発明を用いたＰＷＭインバータの制御装置の
実施例をボす。図にｋいて１は周波数指令器、２は周波
数指令器１の出力電圧に比例した周波数のパルスを発生
するＶＦコンバータ、３はＶＦコンバータ２の出力パル
スを積算して、積算値θを出力するカウンタ、４は周波
数指令器の出力電圧をディジタル値に変換するムロコン
バータ、５は周波数指令器の出力電圧が所定値以下であ
れば＠ｏ”　（非同期モード）、所定値以上であれば”
１″（同期モード）の論理信号を出力するモード判別器
、６はデジタルＰＷＭの動作速度の基準となるクロック
パルスを発生する基準周波数発生器である。７ａｅ　７
ｂ、　７ｃはＲＯＭで同期モード用のＰＷＭパターンと
非同期モード用の基準波形パターンが書き込まれている
。３ａ、　ｓｂ、　３ｃは変調器で非同期モードでは、
ＲＯＭから出力される基準波形パターンをＰＷＭＬ、て
出力し、同期モードではＲＯＭから出力されるＰＷＭパ
ターンをそのまま出力するよう動作する。

９は変調器８ａ、　８ｂ、　８ｃが上記動作をするよう
コントロールする変調制卸回路である。、　１．Ｏａ、
　１０ｂ＋１０ｃはＮＯＴ回路で変調器８ａ＋　８ｈ＊
　８ｃの出力するＰＷＭ信号を反転して出力する１、ｊ
ｌはインバータで変調器８ａ、　８ｂ、　８ｃ　、によ
びＮＯＴ回路ＩＱａ、１０ｂ。

１０ｅの出力するＰＷＭにＪ号により対応するスイッチ
のオン／オフを制御され、直流電源１２から与えられる
直流電圧を３相父流′踵圧と変換して、誘導電動機１３
に供給する。以上の構成にｋいて本発明の主要部分であ
るＲＯＭ　７ａ、　７ｂ、　７ｃ　、変調器８１゜８ｂ
、　８ｃ　、変調制御回路９についてさらに詳しく説明
する。変調器８ａ、　８ｂ、　８ｃは全て同じであり几
０Ｍ７ａ、７ｂ、７ｃも出力ＰＷ］’ｖｌ信号を対称３
相信号とするため角度を１２０度分づつずらしであるだ
けだから、１相分についてのみ説明する。

第１図にｋいて２０は基準周波数発生器６より与えられ
るクロックパルスＣＩ）　、　２１はモード判別器５よ
り与えられる同期／非同期モード切換信号Ｓ／Ａ８，２
２はカウンタ３の出力する計数値で電気角θに相当する
。２３は入Ｄコンバータ５の出力するディジタル値で電
圧基準いに相当する。、ＲＯＭ７は８ビットのＲＯＭで
あり電圧基準Ｖ＊と電気角θとによって７ドレスされる
番地にＶ＊３１ｎθに相当する値がデータのＯ〜６ビッ
トに書き込まれている。したがって、電圧基準Ｖ＊が一
定であると、電気角θが進むにつれて、ＲＯＭ７の出力
するディジタル量は第２図（ん）のように正弦波状に変
化する。

もちろん実際には７ビットのバイナリ数で出ノＪされて
いるのであり、その数値の大きさが第２図（４）のよう
に変化しているのである。いっぽう几ＯＭ７のデータの
最上位ビットには第２　＋’Ｋ　（＋１）のように、θ
が進むとともに、ＶｓｉｎθをＰＷＭＬ、た波形が出力
されるようにパルスパターンが書き込まれている。変調
器８は切換スイッチ２４と８ビットの１ツブダウンカウ
ンタ５からなり、ＲＯＭ７のデータ出力の下位Ｏピット
ル６ビットの信号線は、アツプダウンカウンタ２５のプ
リセット入力端子の下位６ビット〜Ｏビットに直接、接
続される。切換スイング−２４には几ＯＭ７のデータ出
力の最上位７ビット目の信号と６ビット目の信号とが入
力されて潜り、モード切換信号８／、ｌによって出力を
選択する。切換スイッチ２４の出力は！ツブダウンカウ
ンタ冴のプリセット入力端子の７ビット目、すなわち最
上位ビットに接続される。これにより！ツブダウンカウ
ンタ２５のプリセット入力端子の最上位ビットには非同
期モードでは、基準波形パターンの６ビット目（符号ビ
ット）と同じ信号が入力され、同期モードではパルスパ
ターンが入力される。

アップダウンカウンタ２５はプリセット入力信号のロー
ド、ｒツブダウン切換などカウンタの制御のすべてがク
ロックパルスに同期しておこなわれる完全同期式のカウ
ンタである。変調制御回路９はアップダウンカウンタ２
５のロード、ｒツブダウン切換、カウントイネーブルの
制御入力信号を制御してアップダウンカウンタ２５を変
調器として動作させるものであり、分周器２６，４進カ
クンタ２７　：＃６よび、アンド回路路、２９．ＮＯＴ
回路３０，３１１オア回路３２から成っている。分周器
２６の分周比は７ツブダウンカウンタ２５のビット数を
Ｎとしたとき１／（２Ｎ−２−１）でなければならない
１．今アップダウンカウンタは８ビットであるから分周
比は１／６３となる。、すなわちクロックパルスを６３
カウントするごとに、１”のパルスを１タロツク分だけ
出力するものである。

４進カウンタ２７は分周器２６の出力が′″ｌ”のとき
のみ状態を進める。４進カウンタ２７のカウント値出力
２ビットのうち上位ヒツト信号はとツブダウンカウンタ
２５のｒラブダ１クン切換端子碕よびアンド回路２９に
入力される。下位ビットはアンド回路２８１＝５よびＮ
ＯＴ回路３０に入力される。アンド回路２８には分周器
２６の出力パルスも入力されてｋす、２つの信号のアン
ドをとる。ＮＯＴ回路３１はアンド回路あの出力信号を
反転し、ｒツブダウンカウンタ２５０カウントイネーブ
ル端子に入力する、アンド回路２９は前記４進カウンタ
の上位ビット出力信号と、ＮＯＴ回路３０の出力信号に
よび分周器２６の出力信号の３つの信号のアンドをとる
。オア回路３２はこの信号と同期／非同期モード切換（
１−Ｓ号Ｓ／【１とのオアをとり、アップダウンカウン
タ２５のロード端子；二人力する。

まず非同期モードについて説、明する。動作波形図（第
３図）をわかりやすくするためアップダウンカウンタ２
５のビット数を５ビットとして説明する。基準波形パタ
ーン信号は４ビットであり、その最上位（符号）ビット
が、アップダウンカウンタの５ビット目にも入力される
。基準波形パターンは又部波形であり、正負にわたって
変化するから０に対して対称な波形とするため、基準波
形パターンのとり得る値は＋７から−７までとし、−８
は用いない。分局器の分局比は７　（＝　２”　−１）
である。

第３図に、にいて、ａはクロックパルスであり、分周器
あはこのクロックパルスを７カウントする毎にｌクロッ
２分の鴨のパルスなりのように出力する。４進カウンタ
２７は分周器拠の出力が′″１”であるときにのみクロ
ックパルスをカウントし、ｃ、ｄのようにカウント値を
出力する。Ｃが下位ビット、ｄが上位ビット出力信号で
ある。アンド回路２９は、４進カウンタ２７の上位ビッ
ト出力信号ｄと下位ビット出力信号ＣがＮＯＴ回路３０
により否定論理をとられた信号と、分周器２６の出力信
号とのアンドをとる。オア回路３２はこの信号とモード
切換信号とのオアなとるが、非同期モードではモード切
換信号はＯ″であるから、オア回路３２の出力はアンド
回路２９の出力と同じ信号ｅとなる。

オア回路３２の出力は７ツプダウンカウンタ２５のロー
ド端子に入力されているから、７ツプダウンカウンタ５
は信号ｅが１”になったクロックパルスの次のクロック
パルスの立ち上り、タイミングＴ１で３０Ｍ　７　、ス
イッチ冴からプリセット入力端子に与えられる５ビット
のデータをカウンタにセットする。ＮＯＴ回路３１には
分周器２６の出力信号すと４進カウソタ訂の下位ビット
出力信号Ｃとのアンド信号が入力されているから、４進
カクンタ２７のカウント値が１ｔたは３のときに、分局
器５がパルスを出力したときにのみそのパルスの反転信
号ｆを出力する。この信号ｆはアップダウンカウンタ５
のカウントイネーブル端子に入力される。

これらの信号ｄ、ａ、ｆによりアップダウンカウンタ５
はコントロールされ、変調器として動作する。信号ｄ、
ｅ、ｆは、分周器２６の出力と４進カウンタｎのカウン
ト値出力との論理合成によりつくうれるから、クロック
パルスの２８（＝７Ｘ４）カウントを周期とする信号と
なる。こ周期はＰＷＭの変調周波数の１周期に和尚する
。ロード端子には信号ｅが人力されているから、この信
号が＠１”であるときにクロックパルスが立ち上がるＴ
１のタイミングで、アップダウンカウンタ２５はプリセ
ット端子に与えられている基準信号Ｖ〜上セツトる。カ
ウントイネーブル端子には信号ｆが入力されているから
、この信号が“０″であるときにクロックパルスがたち
あがるＴ２．＃よびＴ４のタイミングではアップダウン
カウンタδはカウント動作を行なわない、、またアップ
ダウン切り換え端子には信号ｄが入力されているから、
Ｔ２からＴ′４のタイミングまではダウンカウント動作
、Ｔ４から、つざのナイクルのＴ２まではアップカウン
ト動作をする。

いま、基準信号ｖ１がＯであるとする。基準信号は４ビ
ットで与えるから、バイナリで表わすと（ｏｏｏｏ）で
ある。アップダウンカウンタ５は５ヒツトで、そのプリ
セット端子の最上位ビットには、基準信号の最上位ビッ
トと、枯なじ信号が与えられるから（ｏｏｏｏｏ）が与
えられている。Ｔ１のタイミングでこの値がアップダウ
ンカウンタ２５にセットされ、この値からアップカウン
ト動作を、＃になう。アップダウンカウンタ５のカウン
ト値を階段波形にて、ｇの夏にしめす、Ｔ２のひとつ前
のクロックパルスにてカウント値は６となる。

この値はバイナリでは（ＯＯｌｌｏ）であるから、アッ
プダウンカウンタ２５の最上位ビットには”Ｏ”が出力
されている。Ｔ２のタイミングでアップダウン切り換え
信号が０′″となる。このタイミングではカウントイネ
ーブル端子に“０′″が与えられているからカウント動
作を一時停止し、そのつぎのクロックパルスから７ツブ
ダクンカクンタ５はダウンカウントモードでカウントを
再開する。

Ｔ３のタイミングでカウント値は０から−１となる。−
１をバイナリで表わすと（１１１１１）であり、アップ
ダウンカウンタ５の出力最上位ビットはこのタイミング
で＠Ｏ″から＠１”に変化する。

この後、アップダウンカウンタ５はダウンカウントを続
け、Ｔ４のひとつ前のクロックパルスにてカウント値は
−７となる。この値はノ（イナリで（１１００１）であ
る。Ｔ４のタイミングでカウントを一時停止した後、Ｔ
５までアップカウント動作をする。タイミングＴ５はつ
ぎのサイクルの始まりＴ１でもあるから、ふたたびプリ
セット入力をカウンタにセットして同様な動作を繰り返
す。基準信号■が新しい値に変わっていない場合にはち
ょうど、Ｔ５のタイミングでカウント値はＯに戻ってお
り、基準信号Ｖの値と一致している。このＴ１からＴ５
まで、すなわち変調周波数の１周期間のアップダウンカ
ウンタ邪のカウント値の最上位ビットの状態をｂ　Ｑ′
）　Ｉに示す。変調周波数のＩＪｔｌｒ期はクロックツ
くルスの四カウント分の時間であり、そのうち出力ＰＷ
Ｍ信号が１０”であるのはクロックパルス１４カウント
分の時間であるから、デユーブイは７／１４　（＝１４
／２８　）である。

ｇにぶいてＩ−Ｖは、様々な値の基準信号の場合のカウ
ント値を表わして健り、ｈの■〜Ｖはそれぞれの場合の
出力ｐｗＭ１ｇ号を示している。その何れも、カウント
値はＴ２で最大値を、Ｔ４で最小値をとる。

■は基準信号Ｖが最大値７の場合であり、そのときカウ
ント値の最大値は１３．最小値は０となる。

５ビットのアップダウンカウンタを使用したから基準信
号が最大値のときに取り得る最大のカウント値１３のと
きにもオーバフローで最上位ビットが変化してしまうこ
とがない１、バイナリでは（００１１１，）、（０１１
０１）、（０００００）であり、最上位ビット出力が′
Ｏ″であるデユーティは１（＝２８／２８　）である。

Ｉは基準信号Ｖが４の場合で、カウント値の最大値は１
０、最小値は−３となる。バイナリでは（００１００）
、（０１０１０）、（１１１０１）だから、最上位ビッ
トは変化している。ｇの■から最上位ビットが１０”で
あるのはクロックパルスで２２力ウント分の時間である
、デユーティは１１／１４　（＝２２／２８　）である
。

■は基準信号Ｖ＊が−４の場合で、カウント値の最大値
は２、最小値は−１１、バイナリでは（１１１００）、
（０００１０）、（１０１０１）である。

最上位ビットが”０”であるデユーティは３／１４（＝
　６　／２８　）である。

■は基準信号が−７の場合でカクント値の最大値は−１
，最小値は−１４、バイナリでは（１１００１）。

（１１１１１）、（１００１０）となり、最上位ビット
が１０″であるデユーティはＯ（＝０／２８）となる。

このときも負の数からダウンカウントするときオーバフ
ローを生じないのはアップダウンカウンタ１３に５ビッ
トのものを使用したからである。

基準信号Ｖ＊を７から−７まで変えたとき、出力ＰＷＭ
信号のデユーティは１から０まで１／１４刻みで変化し
、最大値から最小値まで完全に基準信号に比１；＋１　
した巾のｐｗＪｆｆ１号を得ることができる。

以上、説明及び図面の簡単化のため、アップダウンカウ
ンタを５ビットとし、基準信号を４ビットとして説明し
た。第１図ｅよび第５図では、アップターランカウンタ
２５は８ヒツトのものを使用し、基準信号Ｖは７ビット
で与える。これにより７ビット分解能の非同期ｐｗｒｖ
が可能となる。第５図Ｅ、１．ｒいてカウンタ３がｖＦ
コンバータ２の出力パルスをカウントし、ＲＯＭ　７ａ
、　７ｂ、　７ｃに与えるθの値を進めていくことによ
り変調器８ａ、　８ｂ、　ｇｃの出力するＰＷＭ信号は
第２図（４）の様な正弦波をＰＷＭしたものとなる。

次に同期モードについて説明する。第１図にｋいて同期
モードではオア回路３２の一方の入力であるモード切換
信号が１１”となるので出力信号は第４図ｅのように常
に１となる。このため、アップダウンカウンタ２５はク
ロックパルスａの立上り毎に、プリセット入力端子に入
力されている信号をカウンタにセットする。同期モード
ではスイッチ冴はＲＯＭ７の最上位ビット信号をアップ
ダウンカウンタ怒の最上位ビットと接続する。几ＯＭ７
の最上位ビットには既にＰＷＭされたパルスパターンが
書き込まれているから、ＲＯＭ　７に与えられるθが進
むにつれて第４図ｊのような（４号がアップダウンカウ
ンタ２５のプリセット入力端子の最上位ビットに入力さ
れる。したがって、アップダウンカウンタ５は第４図ｊ
の信号をクロックパルスの立ち上り毎にラッテして第４
図りの信号な出力する。したがって、第５図にぶいて、
カウンタ３がＶＦコンバータ２の出力パルスをカウント
しＲＯＭ　７ａ、　７ｂ、　７ｅに与えるθの値を進め
ていくことにより変調器８　ａ　ｅ　ｓ　ｂ　ｅ　ｓ　
ｃは第２図但）のようなパルスパターンを出カスる。

したがって第５図にぶいて、運転周波数が低い場合モー
ド判別器５はθ″と出力するから変調器８ｍ、　８ｂ、
　８ｃはＲＯＭ　７ｍ、　７ｂ、　７ｃのθ〜６ビット
から出力する基準波形パターンをＰＷＭして出力する１
、また運転周波数が高くなるとモード判別器は”１”を
出力するから変調器８ａ、８ｂ、８ｃの７ビット目から
出力されるパルスパターンをそのまま出力する。

〔発明の効果〕

本発明によれば、簡単なディジタル回路で、同期式、非
同期式いずれのＰＷＭをも可能となる。同期式の場合、
メモリに書き込まれたパルスパターンをそのまま出力す
るから、一般的な三角波との比較によって求めるパター
ンのみでなく、特定の低次高調波を除去すべくあらかじ
め演算して得たパルスパターンなど任意のパルス波形を
出力できる。したがって、低周波から高周波まで広い周
波数範囲でインバータを運転できる。また、変調器カ単
なるアップダウンカウンタであるから、高速動作が可能
・であり非同期の場合７ビット分解能にぷいて５０ＫＨ
ｇ程度の変調周波数も容易となり、現在進んでいるイン
バータの高周波化に充分耐え得るＰＷＭ制御回路を得る
ことができる。また、カウンタ類は通常４ビット、或い
は８ビットなどを単位としたビット数のものが多く、Ｒ
ＯＭもそうである。本方式の非同期式ＰＷＭの場合、８
ビットのカウンタを用いて７ビット分解能のＰＷＭをｅ
こなうので、ＲＯＭの場合１ビット分の余裕がある。こ
の１ビット分を同期式ＰＷＭ用として用いるのでＲＯＭ
の記憶容量を有効に活用できる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は本発明で
用いるＲＯＭの内容の説明図、第３図は非同期モードに
、緒ける本発明の動作説明図、第４図は同期モードに、
ｐ６ける本発明の動作説明図、第５図は本発明を用いた
ＰＷＭインバータの制御装置の構成図である。 １：周波数指令器　２：ＶＦコンバータ３：カウンタ　
　　４：人りコンバータ５：モード判別器　６：基準周
波数発生器７、’ＩＲ〜７ｃ　：　ＲＯＭ　　８．８ａ
〜８ｃ　：変調器９：変調制御回路　１０ａ　〜１０ｃ
　：　ＮＯＴ回路１１：インバータ　　−２：直流電源 ］３：誘導電動機ｚｏ：クロックバルス２１：モード切
換信号　２２：電気角θ＊ ２３　：　′ＩＩＬ圧基準Ｖ　　　　２４　：　切換ス
−ｆ　ッ’Ｐ２５ニアツブダウンカウンタ　２６：分周
器２７：４進カウンタ　　邦、２９・；・アンド回路３
０、３１　：　Ｎ０ＴＯＯ１４！Ｘ３２　：オア回路代
理人　弁理士　　則　近　憲　装 置　　三俣弘文 を 第１図 第２図 第３図

Claims (1)

【特許請求の範囲】
1. 電圧基準信号と電気角信号とによつてアドレスされ、Ｎ
   ビットのデータ出力信号のうちの１ビットには前記電圧
   基準信号に応じた基本波成分を有するパルスパターンが
   前記電気角信号に応じて出力され、残る（Ｎ−１）ビッ
   トには前記電圧基準信号に応じた振幅の基準波形パター
   ンが前記電気角信号に応じて出力されるようにデータを
   書き込まれたメモリと、前記パルスパターン、基準波形
   パターンおよび同期／非同期モード切換信号を入力とし
   、ＰＷＭ信号を出力する変調器と、同期／非同期モード
   切換信号を入力とし同期モードでは前記メモリの出力す
   るパルスパターンが変調器から出力され、非同期モード
   では変調器から前記基準波形パターンをＰＷＭした信号
   がＰＷＭ信号として出力されるよう前記変調器を制御す
   る変調制御回路とから成ることを特徴とするＰＷＭ制御
   回路。