JPH0559672B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は同期式パルス幅変調を行なうインバー
タに係り、特に低周波域における出力電圧のリツ
プルを低減した電圧形インバータに関する。

従来、同期式パルス幅変調を行なうインバータ
は低周波域で出力電流リツプルが大きくなる欠点
があり、この対策として低周波域で変調周波数を
高くしてリツプルの増加を抑える事が一般に知ら
れている。従来アナログ制御技術を用いて構成さ
れている同期式パルス幅変調インバータにおいて
変調周波数を切換えるタイミングについて各種の
方法が試みられているが、変調周波数切換時に出
力電圧と出力周波数の関係がくずれ、誘導電動機
に過大電流、過大トルクが発生し、異常振動の原
因となつていた。

このために第１図に示すような制御回路により
変調周波数の切換タイミングをデジタル的に制御
するものが考えられている。第１図において１は
所望のインバータ出力の周波数に応じた電圧を設
定する周波数設定器、２は周波数設定器１の出力
電圧を予め設定された時限カーブで出力し始動電
流を抑える加減速制限回路である。そして３は加
減速制限回路２の出力電圧をその値に比例した周
波数に変換する電圧−周波数変換器、４は後述す
る関数メモリのアドレス線に対応するビツト数の
シフトレジスタで上記電圧−周波数変換器３の出
力周波数をカウントし、このカウント値を並列に
出力する。なお５はカウンタ４が所定のカウント
値に達するとその内容をクリヤし、再びカウント
動作を行なうように制御するゲートである。そし
て６，７，８は３相交流Ｕ，Ｖ，Ｗの各相の出力
波形に対応する函数を記憶したROM（リードオ
ンリメモリ）からなる関数発生器でこのアドレス
線には上記カウンタ４のカウント出力が並列に与
えられる。そしてこの関数発生器６，７，８では
１サイクル、すなわち電気角360゜あるいは1/2サ
イクル、すなわち電気角180゜をｍ等分（ｍは整
数）して各々の分割した関数波形の面積値（時間
積算値）に比例した数値を０番地から（ｍ−１）
番地までに順次にデータとして記憶する。また上
記面積値（時間積算値）の数値は各関数発生器
６，７，８のデータビツトの下位複数ビツトを用
い上位の適宜なビツトをインバータの出力スイツ
チの点弧選択用の指令ビツトとして用いる。一方
９はパルス発信器、１０は時間積算カウンタでこ
のカウント値を比較器１１，１２，１３の一方の
比較入力に並列に与える。またこの比較器１１，
１２，１３の他方の比較入力には各関数発生器
６，７，８の出力を与える。

そして関数発生器６，７，８では出力データ＞
時間積算カウンタの値の場合は“１”レベルと
し、出力データ≦時間積算カウンタの値の場合は
比較出力は“０”レベルとしている。そして各比
較出力をそれぞれ排他的論理和（EXCLUSIVE
−OR）ゲート１４，１５，１６の一方の入力へ
与える。またこの排他的論理和ゲート（以下EX
−ORと略称する）１４，１５，１６の他方の入
力には各々対応する関数発生器６，７，８のイン
バータの出力スイツチの点弧選択用指令ビツトの
信号が入力される。そしてこのEX−OR１４，
１５，１６の各出力はインバータ１７，１８，１
９を介してNANDゲート２０，２１，２２の各
一方の入力へ、また直接NANDゲート２３，２
４，２５の各一方の入力へ与える。

一方、電圧−周波数変換器３の出力信号をワン
シヨツト回路２６を介してその立上りで１〜数
μsecの“０”レベルのパルス信号を得、これを時
間積算カウンタ１０へクリヤ信号として与え、ま
た上記各ゲート２０，２１，２２，２３，２４，
２５の他方の入力へ与える。そして各ゲート２
０，２１，２２，２３，２４，２５の出力をイン
バータ２７，２８，２９，３０，３１，３２を介
してベースドライブ回路３３，３４，３５，３
６，３７，３８へ与え、この出力により３相交流
の各相Ｕ，Ｖ，Ｗに対応するトランジスタ３９，
４０，４１，４２，４３，４４を順次にスイツチ
ング制御するようにしている。なお、４５，４
６，４７，４８，４９，５０は各トランジスタ３
９，４０，４１，４２，４３，４４のコレクタ、
エミツタ間に介挿した保護ダイオード、５１は直
流電源、５２は３相負荷、すなわち３相誘導電動
機である。

このような構成であれば周波数設定器１の設定
電圧に応じた周波数のパルスが電圧−周波数変換
器３から出力される。そしてこの出力パルスはシ
フトレジスタ４でカウントされ、関数発生器６，
７，８のアドレスを若番地から老番地へ順次にア
クセスする。そして関数発生器６，７，８からは
予め記憶した関数波形のデータが出力される。こ
のデータは比較器１１，１２，１３の一方の入力
へ与えられこの他方の入力へ与えられる時間積算
カウンタ１０のカウント値と比較して一方の入力
が他方の入力より大なる条件でのみ関数発生器
６，７，８の出力を有効にするようにゲート１
４，１５，１６を制御する。しかしてこのゲート
１４，１５，１６の出力によつて、各トランジス
タ３９，４０，４１，４２，４３，４４をスイツ
チング制御して負荷５２を駆動する。

しかしながらこのようなものではデイジタル的
な制御を行なうものの、低周波域で出力電圧リツ
プルが大きくなる欠点がある。

本発明は上記の事情に鑑みてなされたものでデ
イジタル的に変調周波数の切換を行なうことによ
り変調周波数切換タイミングの問題を解決し、誘
導電動機に大きな振動を発生させることなく、滑
らかな運転を行なえ、かつ低周波域において変調
周波数を高くしてリツプルの増加を抑えることが
できる電圧形インバータを提供することを目的と
するものである。

以下本発明の一実施例を第２図に示す制御回路
のブロツク図を参照して詳細に説明する。なお第
１図と同一部分には同一符号を付与してその説明
を省略する。すなわち第２図の制御回路は第１図
に示す制御回路に加えて変調周波数の切換機能を
有するものである。したがつて第２図において、
５３は跳躍増幅器で周波数設定、すなわちインバ
ータ出力周波数に対して変調周波数の選択を判別
し、かつ周波数設定に対してヒステリシスを有
し、境界におけるバタツキを防止している。そし
て５４はＪ−Ｋフリツプフロツプでイニシヤルリ
セツト回路５４ＡによつてＱ出力は“０”レベ
ル、出力は“１”レベルにセツトされる。そし
て上記跳躍増幅器５３の出力はフリツプフロツプ
５４のＪ入力へ直接、Ｋ入力へインバータ５５を
介して与えられる。なお、、５４Ａはフリツプフ
ロツプ５４をクリアするためのクリア信号発生回
路である。また５６は電圧−周波数変換器３の出
力をｍ／ｎ比に分周する分周回路でこの入力およ
び出力をナンドゲート５７，５８の各一方の入力
へ与える。またこのナンドゲート５７，５８の他
方の入力にはフリツプフロツプ５４の出力およ
びＱ出力がそれぞれ与えられ各出力をナンドゲー
ト５９を介してアドレス用カウンタ４のCP入力
およびワンシヨツト回路２６へ与える。またフリ
ツプフロツプ５４のＱ出力および出力を３入力
のナンドゲート６０，６１の一方の入力へ与えこ
の他方の入力へはアドレス用カウンタ４の所定ビ
ツトの出力を与えこのナンドゲート６０，６１の
出力をナンドゲート６２およびインバータ６３を
介して該アドレス用カウンタ４のクリヤ入力へ与
える。また上記ナンドゲート６２の出力をフリツ
プフロツプ５４のCP入力へ与える。また６４，
６５，６６は３相交流出力の波形を所定電気角に
分割して記憶する関数発生器で１サイクル（電気
角360゜）あるいは1/2サイクル（電気角180゜）を
ｍ等分（ｍは整数）して各々の分割した関数波形
の面積値（時間積算値）に比例した数値を０番地
から（ｍ−１）番地までに順次データとして記憶
する。またこの関数発生器６４，６５，６６では
１サイクル（電気角360゜）あるいは1/2サイクル
（電気角180゜）をｎ等分し、かつｎは上記ｍの整
数倍とし、各各の分割した関数波形の面積値（時
間積算値）に比例した数値を空領域の適宜なＡ番
地から（Ａ＋ｎ−１）番地までに記憶する。この
場合、ｎをｍの整数倍としているのは出力電圧の
高調波成分の変化が少なく、また切換回路が簡単
な構造にできるためである。

すなわち、ｎをｍの整数倍にすることにより、
より正弦波に近い波形を得ようとしている。

例えば、極端に言うと、４個のパルスを基に正
弦波形を生成するよりは、16個のパルスを基に正
弦波形を生成した方がより正弦波に近い波形が生
成されるということである。

従つて、正弦波に近い波形が生成されれば、当
然高調波成分は少なくなり、スイツチング切換時
の電流リツプルが低減できる。なお、このＡ番地
は、たとえばｍ番地以降の最初の桁上げの番地と
する。さらに関数発生器６４の内容に対して関数
発生器６５，６６の内容はそれぞれ電気的な位相
を120゜および240゜ずらして記憶している。また上
記面積値（時間積算値）の数値は各関数発生器６
４，６５，６６のデータビツトの下位複数ビツト
を用い上位の適宜なビツトをインバータの出力ス
イツチの点弧選択用の指令ビツトとして用いる。

このような構成において低周波域では跳躍増幅
器５３の出力は“０”レベルでフリツプフロツプ
５４のＪ入力は“０”レベル、Ｋ入力は“１”レ
ベルで、Ｑ出力は“０”レベル、は“１”レベ
ルで、この場合にはNANDゲート６０の出力は
常に“１”レベルになつている為、NANDゲー
ト６１，６２、インバータ６３を介して与えられ
るクリヤ信号によりアドレス用カウンタ４はｎ進
カウンタ、たとえば第２図図示の例では48進カウ
ンタとして動作する。また、この場合NANDゲ
ート５８の出力も常に“１”レベルになるため、
電圧−周波数変換器３の出力パルスはNANDゲ
ート５７を介して、アドレス用カウンタ４のCP
入力へクロツクパルスとして入る。そして、アド
レス用カウンタ４はゼロから（ｎ−１）の計数値
を順次に出力し、たとえば第２図図示の例ではゼ
ロから47を計数し、ｎ番目すなわち48番目のクロ
ツクパルスで該カウンタ４をクリヤーし、計数出
力をゼロにし、以下同様の計数サイクルをくり返
す。そしてフリツプフロツプ５４の反転出力が
“１”レベルであるから関数発生器６４，６５，
６６の指定番地はＡ番地すなわち64番地から（Ａ
＋ｎ−１）番地すなわち111番地となり、これら
の番地の内容が関数波形として使用される。

次に、低い周波数域から高い周波数域に周波数
設定を変化した場合について第３図に示す各部の
波形のタイムチヤートを参照して説明する。

周波数設定器１の設定値を第３図イの様に変化
させたとすると加減速制限回路２の出力は第３図
ロの様に変化し、同図のａ点のレベルが跳躍増幅
器５３の動作レベルとすれば、跳躍増幅器５３の
出力は第３図ヘに示すように“０”レベルから
“１”レベルに変化する。しかし、この時点では
フリツプ・フロツプ５４の出力パルスの立上りま
では変化がない。従つて高い周波数域に入つて
も、フリツプ・フロツプ５４の出力が反転するま
では、アドレス用カウンタはｎ進カウンタすなわ
ち48進カウンタとして動作し、そのクロツク・パ
ルスはＶ／Ｆ変換器３→NANDゲート５７→
NANDゲート５９を介して与えられる。第３図
ホのｂで示した領域がこの部分に相当する。そし
て、アドレス用カウンタ４がカウントアツプし、
NANDゲート６２の出力に“１”レベルのパル
スを出力するとこのパルスはフリツプ・フロツプ
５４にクロツクパルスとして入り、その出力が変
化し、第３図リ，ヌのようにＱ出力は“１”レベ
ルに、出力は“０”レベルとなる。NANDゲ
ート５７の出力は“１”レベルとなり、Ｖ／Ｆ変
換器３の出力パルスは分周回路５６→NANDゲ
ート５８→NANDゲート５９を介して、第３図
ホに示すパルス出力によりｍ／ｎ比に分周されす
なわち1/2に分周され、アドレス用カウンタ４に
クロツクパルスとして入る。そして、NANDゲ
ート６２の“１”レベルのパルスはインバータ・
ゲート６３を介してアドレス用カウンタ４の計数
出力をゼロにクリヤーし、且つアドレス用カウン
タ４はフリツプ・フロツプ５４の出力が“０”
レベルでNANDゲート６１の出力が常に“１”
レベルになつている為、NANDゲート６０，６
２、インバータ・ゲート６３を介して与えられる
信号によりｍ進カウンタとして動作し、第３図ホ
ｃ部分のようにゼロから（ｍ−１）すなわちゼロ
から23の計数を出力し、ｍ番目すなわち24番目の
クロツクパルスでアドレス用カウンタ４をクリヤ
ーし、計測出力をゼロにし、以下、同様のサイク
ルをくり返す。

そしてフリツプ・フロツプ５４の出力が
“０”レベルとなり、アドレス用カウンタ４の計
数出力が関数発生器６４，６５，６６のアドレス
指定となり、０番地から（ｍ−１）番地、すなわ
ち０番地から23番地の内容が関数波形として使用
される。

また、フリツプ・フロツプ５４の反転出力が
“１”レベルから“０”レベルに変化した瞬間に
関数発生器６４，６５，６６に対する指定番地は
第３図オのｄ部分に示すようにＡ＋ｎ−１番地す
なわち111番地からゼロ番地に移るが、変化前と
変化後の関数波形即ちインバータ出力波形の位相
関係には変化がなく、波形の分割数がｎ（48）か
らｍ（24）に変るのみで出力電圧と出力周波数と
の関係は変化しない。そして第３図ワに示す様に
インバータの出力波形Ｕ−Ｖ間、Ｖ−Ｗ間、Ｗ−
Ｕ間は変調周波数すなわちアドレス用カウンタの
クロツクパルスはこの切換時においてもスムーズ
に変化し、誘導電動機５２に過大電流、過大トル
クを発生することがないようにしている。ここ
で、インバータ出力周波数を低い周波数域から高
い周波数域に周波数設定値を切換えた時にＶ／Ｆ
変換器出力のクロツクパルスが高周波となり、各
トランジスタを制御するパルス間隔が第３図ホの
ｂに示すように短くなつても、これらのトランジ
スタに与えられる信号は第２図に示すようにEX
−ORゲート１４の出力信号であり、例えばトラ
ンジスタ４０側は反転ゲート１７にて逆極性の信
号に必ず変換されるので、トランジスタ３９，４
０に与えられる信号は全く反転した極性の信号で
あり、同時に導通することはない。

次に高い周波数域から低い周波数域に切替えた
場合について第４図に示す各部の波形のタイムチ
ヤートを参照して説明する。周波数設定器１の設
定が第４図イの様に変化し、加減速制限回路２の
出力が第４図ロの様に変化し、同図のa′点のレベ
ルが跳躍増幅器５３の動作点をすれば、跳躍増幅
器５３の出力は第４図ヘに示すように“１”レベ
ルから“０”レベルに変化する。しかし、この時
点ではフリツプ・フロツプ５４の入力内容は反転
するが、その出力Ｑ及の内容は、NANDゲー
ト６２の出力パルスが立ち上るまで変化がない。
従つて低い周波数域になつても、フリツプ・フロ
ツプ５４の出力が反転するまでは、アドレス用カ
ウンタ４はｍ進カウンタすなわち24進カウンタと
して動作し、そのクロツクパルスはＶ／Ｆ変換器
３→分周回路５６→NANDゲート５８→NAND
ゲート５９を介してｍ／ｎ比すなわち1/2分周に
分周して与えられる。そしてアドレス用カウンタ
４がカウントアツプし、NANDゲート６２の出
力に“１”レベルのパルスを出力するとフリツ
プ・フロツプ５４にクロツクパルスとして入り、
その出力が第４図リ，ヌに示すように変化し、Ｑ
出力は“０”レベルに、出力は“１”レベルと
なる。そしてNAND用ゲート５８の出力は“１”
レベルとなり、Ｖ／Ｆ変換器３の出力パルスは
NANDゲート５７→NANDゲート５９を介し
て、アドレス用カウンタ４にクロツクパルスとし
て入る。そしてNANDゲート６２の“１”レベ
ルのパルスはインバータゲート６３を介して、ア
ドレス用カウンタ４の計数出力をゼロにクリヤー
する。そしてアドレス用カウンタ４はフリツプ・
フロツプ５４のＱ出力が“０”レベルでNAND
ゲート６０の出力が常に“１”レベルになつてい
る為、NANDゲート６１，６２を介して、イン
バータゲート６３から与えられるクリヤー信号に
よりｎ進カウンタとして動作し、第４図ホc′部分
のようにゼロから（ｎ−１）すなわちゼロから47
の計数を出力し、ｎ番目すなわち48番目のクロツ
クパルスでアドレス用カウンタ４をクリヤーし、
計数出力をゼロにし、以下同様のサイクルをくり
返す。

そしてフリツプ・フロツプ５４の出力は
“１”レベルとなり、アドレス用カウンタ４の計
数出力により関数発生器６４，６５，６６のアド
レス番地指定がなされ、Ａ番地すなわち64番地か
ら（Ａ＋ｎ−１）番地すなわち111番地の内容が、
関数波形として使用される。

またフリツプ・フロツプ５４の出力が“０”
レベルから“１”レベルに変化した瞬間には関数
発生器６４，６５，６６指定番地は第４図オの
d′部分に示すように（ｍ−１）番地すなわち23番
地からＡ番地すなわち64番地に移るが、変化前と
変化後の関数波形即ちインバータの出力波形の位
相関係には変化がなく、波形の分割数がｍ（24）
からｎ（48）に変るのみで出力電圧と出力周波数
との関係は変化ない。したがつて第４図ワに示す
様にインバータの出力波形Ｕ−Ｖ間、Ｖ−Ｗ間、
Ｗ−Ｕ間はアドレス用カウンタ４のクロツクパル
ス、すなわち切換時においても、スムーズに変化
し誘導電動機５２に過大電流、過大トルクを発生
するような事は生じない。

次に関数発生器６４，６５，６６の出力以降の
説明をする。

今ROMの出力データ＞時間積算カウンタの計
数出力値の条件では、比較器の出力は“１”レベ
ルでありROMの出力データ≦時間積算カウンタ
の計数出力値の条件では、比較器の出力は“０”
レベルとなる。

１４，１５，１６は排他的論理和
（EXCLUSIVE−OR）ゲートで比較器１１，１
２，１３の出力信号と関数発生器６４，６５，６
６に記憶されたデータのうちインバータに対する
出力スイツチの点弧選択用指令ビツトの信号が入
力される。点弧選択指令ビツトが“０”レベルの
とき、インバータの出力スイツチの上側のトラン
ジスタ３９，４１，４３が指定され、“１”レベ
ルのときは下側のトランジスタ４０，４２，４４
が指定されるようにしている。

ここでＵ相のトランジスタ３９，４０について
動作を説明すると比較器１１の出力が“１”レベ
ルで関数発生器６４の点弧選択指令ビツトが
“１”レベルであるとすれば、排他的論理和１４
の出力は“０”レベルでNANDゲート２３の出
力は“１”レベル、インバータゲート２８の出力
は“０”レベルとなり、ベースドライブ回路３４
は作動せず、従つてトランジスタ３９はOFFの
ままである。一方インバータゲート１７の出力は
“１”レベルになるのでNANDゲート２０の出力
は“０”レベル、インバータゲート２７の出力は
“１”レベルとなり、ベースドライブ回路３３は
作動し、下側のトランジスタ４０すなわち該スイ
ツチはONする。そして時間積算カウンタ２４が
逐時積算され比較器１１の出力が“１”レベルか
ら“０”レベルに変化するとトランジスタ３９は
ONし、トランジスタ４０はOFFする。

次に比較器１１の出力が“１”レベルで関数発
生器６４の点弧選択指令ビツトが“０”レベルで
あるとすれば、排他的論理和ゲート１４の出力は
“１”レベルでNANDゲート２３の出力は“０”
レベル、インバータゲート２８の出力は“１”レ
ベルとなり、ベースドライブ回路３４が作動し、
上側のトランジスタ３９をONさせる。一方イン
バータゲート１７の出力は“０”レベルとなり、
NANDゲート２８の出力は“１”レベル、イン
バータゲート２７は“０”レベルとなり、ベース
ドライブ回路３３は作動せず、下側のトランジス
タ４０はOFFしている。時間積算カウンタ１０
が逐時積算し、比較器１１の出力が“１”レベル
から“０”レベルに変化するとトランジスタ３９
はOFFし、トランジスタ４０はONする。

以上はＵ相のみについて説明したが、同様なこ
とがＶ相、Ｗ相においても行われる。

アドレス用カウンタ４は低い周波数域ではｎ回
すなわち48回、高い周波数域ではｍ回すなわち24
回、それぞれ関数発生器６４，６５，６６に記入
した関数波形の分割数だけカウントすると自動的
にクリヤーされ、再度はじめのアドレスから指定
するように動作する。そして、低い周波数域から
高い周波数域に、あるいは高い周波数域から低い
周波数域に移行する際には移行直前まで使用して
いた一方の関数波形の最後のデータ番地の処理が
完了してから、他方の関数波形の最初のデータ番
地に移ることにより、変調周波数の切換をスムー
ズに行なうことができる。

したがつて第１図に示す制御回路では第５図ａ
に示すように出力電流波形の電流リツプルが大き
いのに比して第２図に示す制御回路では第５図ｂ
に示すように大幅に電流リツプルを低減すること
ができる。

なお本発明は上記実施例に限定されるものでは
なく、分周器５６の分周比、アドレス用カウンタ
４の出力桁数等を適宜に設定し、あるいは関数発
生器６４，６５，６６の記憶容量に応じて関数波
形の分割数ｍ，ｎを適宜に設定することができる
ことは勿論である。

たとえば第６図はｍ＝24、ｎ＝72に設定したも
の、第７図はｍ＝36、ｎ＝72に設定したもの、第
８図はｍ＝36、ｎ＝108に設定したものである。
また変調周波数の切換も２種類だけでなく、３種
類あるいはそれ以上に切換えるようにしてもよ
い。

以上詳述したように本発明によれば制御回路を
デイジタル化した事により簡単な回路構成で出力
電圧と出力周波数の関係に変化を与えずに変調周
波数を切換える事が可能となり、インバータの出
力電流リツプルを低減し、誘導電動機の過大電
流、過大トルクによる異常振動を防止すると共
に、インバータの主回路素子の過大電流による破
壊防止に効果を発揮することができる電圧形イン
バータを提供できる。

【図面の簡単な説明】

第１図は従来考えられた電圧形インバータの一
例を示すブロツク図、第２図は本発明の一実施例
の電圧形インバータのブロツク図、第３図、第４
図は上記実施例の動作を説明する波形図、第５図
ａ，ｂは第１図、第２図に示す電圧形インバータ
の出力電流波形を比較して示す図。第６図乃至第
８図は本発明の各別の他の実施例を示すブロツク
図である。 ４……アドレス用カウンタ、１０……時間積算
カウンタ、１１，１２，１３……比較器、３９，
４０，４１，４２，４３，４４……トランジスタ
（スイツチ）、５４……フリツプ・フロツプ、６
４，６５，６６……関数発生器。

Claims (1)

1. 【特許請求の範囲】 １ スイツチをON，OFF制御して直流電源から
   交流電圧を得る電圧形インバータにおいて、 出力したい交流電圧の波形を一定幅の電気角に
   ｍ分割およびｎ分割し、それぞれの電気角毎にそ
   の間の出力電圧波形の時間積算値に比例した信号
   および点弧すべきスイツチを指示する信号が記憶
   された関数発生手段と、 点弧を指示されたスイツチがONの期間、その
   時間を積算する時間積算値手段と、 前記各電気角時間毎に前記関数発生手段の出力
   信号を前記時間積算手段との内容を比較して、指
   示されたスイツチのONまたはOFFを決定する比
   較手段と、 前記関数発生手段から予め記憶したデータを順
   次に読み出すようにｎ進カウンタあるいはｍ進カ
   ウンタとして動作し関数発生手段に対する指定ア
   ドレスを制御するアドレス指定手段と、 前記交流電圧の周波数を設定する周波数設定手
   段の設定周波数が予め定められた低周波数領域で
   は前記関数発生手段からｎ分割したデータを読み
   出し、予め定められた高周波数領域ではｍ分割し
   たデータを読みだすようにアドレス指定手段のフ
   ルカウント値を制御するとともに、この切換動作
   をカウント値がフルカウントに達して行なわれる
   クリア動作とともに行なう切換手段とを具備する
   ことを特徴とする電圧形インバータ。