KR920004905B1 - Pwm 제어장치 - Google Patents

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KR920004905B1
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가쓰미 마에가와
다쓰아끼 암보
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가부시끼가이샤 도시바
아오이 죠이찌
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Abstract

내용 없음.

Description

PWM 제어장치
제 1 도는 본 발명에 의한 PWM 제어장치의 제 1 실시예의 개통도.
제 2 도는 본 발명에 의한 동기 및 비동기 PWM 제어에 사용하는 PWM 신호를 생성하기 위한 신호파형도.
제 3 도는 제 1 도의 PWM 제어장치에서 동기 PWM 제어의 동작을 행하기 위한 신호파형도.
제 4 도는 제 1 도의 PWM 제어장치에서 비동기 PWM 제어의 동작을 수행하기 위한 신호파형도.
제 5 및 6 도는 제 1 도의 PWM 제어장치에서 비동기 PWM 제어시 비정규 펄스들의 발생을 설명하기 위한 메모리의 출력신호도.
제 7 도는 본 발명에 의한 PWM 제어장치의 제 2 실시예의 개통도.
제 8 도는 본 발명애 의한 PWM 제어장치의 제 3 실시예의 개통도.
제 9 도는 제 8 도에 보인 제어장치의 제 3 실시예의 챠터링 스토퍼(Chattering stopper)의 개통도.
제 10 도는 제 9 도에 보인 챠터링 스토퍼내의 신호파형도.
제 11 도는 본 발명에 의한 PWM 제어장치와 더불어 널리 사용되는 인버터의 개략개통도.
본 발명은 메모리로부터 PWM 패턴 데이타를 독출하여 PWM 인버터를 제어하기 위한 PWM 제어신호를 형성하는 인버터용 PWM 제어장치에 관한 것이다.
종래의 펄스폭 변조(PWM) 인버터용 제어장치에서는 1987년 3월 31일 전기학회 반도체 전력변환 방식 조사 전문위원회편 "반도체 전력 변환호로에"에 개재된 바와 같이 소정의 제어 패턴 테이타가 오프라인으로 계산되어 메모리내에 사전에 기억되며, 또한 제어패턴 데이타는 PWM 인버터를 제어하도록 온라인으로 지령을 따라 메로리로부터 독출된다.
이 시스템에서, 소정의 제어패턴 데이타는 오프라인으로 산출되기 때문에 저차원 고조파 제거 PWM 제어, 토오크 리플 감소제어, 고조파 손실 감소제어등의 제어를 온라인으로 다른 PWM 제어에서는 수행하기 어렵지만 그러한 제어를 쉽게 행할 수 있다.
그러나, 메모리를 갖는 종래의 PWM 장치에서는 PWM 주파수가 인버터 주파수에 비례하는 동기형만 사용된다. 동작주파수가 낮을 때, 토오크 리플은 증가하므로, 최소 주파수에서 제한이 있다. 즉, 메모리는 전압지령 V*과 전기각지령 θ*에 따라 어드레스되어 이 두 지령들 V*와 θ*에 대응하는 PWM 제어 신호를 출력한다.
지령 θ*가 n비트로 주어질 때 θ*가 취할 수 있는 값은 2n개(θ0 *, θ1 *,θ2 *, …θk *……θ2n-2*, θ2n-1*)이고 주파수가 낮아질 때, θk *(k=01∼2n-1)에서 신호의 정체 시간이 길어진다. 즉, 위상분해능이 동작주파수와 무관하게 일정하기 때문에 동작 주파수가 낮아질 때 단위시간당 분해능도 함께 감소된다. 그러므로, 전류와 토오크 리플이 증가하여, 메모리의 용량에 의해 결정되는 어떤 주파수 이하에서는 과전류로 인해 동작을 수행할 수 없게 되므로 그의 응용이 제한된다.
공작기계등에서 널리 사용되는 인버터에서 동작주파수가 넓은 것이 바람직하며 또한 비동기 PWM 제어는 저속영역에서 사용되어야 한다. 그러나, 두 제어장치, 즉, 메모리를 사용하는 PWM 제어장치와 비동기 PWM 제어장치를 구비하는 것은 제조비용을 증가시킨다.
따라서 본 발명의 목적은 종래의 전술한 단점을 제거하는 한편 메모리를 사용하여 동기 및 비동기 PWM 제어들을 넓은 동작주파수 범위내에서 모두 수행할 수 있는 PWM 인버터용 PWM 제어장치를 제공하는데 있다.
본 발명의 한 태양에 의하면, 위상신호를 출력시키도록 제어될 인버터의 주파수에 비례하는 주파수를 갖는 동기펄스들을 계수하기 위한 위상카운터수단과, 어드레스들을 갖는 적어도 2PWM 패턴 데이타를 기억하고 또한 그 PWM 패턴 데이타를 패턴 선택신호와 위상신호를 사용하여 어드레스함으로서 독출하는 메모리 수단과, 인버터를 제어하기 위한 PWM 신호들을 출력시키도록 위상신호의 상부 비트를 사용하여 메모리수단으로부터 독출된 WPM 패턴 데이타를 분배하기 위한 분배기 수단과, 그리고 메모리수단에 계수된 값을 출력시키도록 어떤 주파수를 갖는 동기 펄수들과 비동기 펄스들중 하나를 계수하기 위한 변조 카운터 수단으로 구성되며, 상기 동기 및 비동기 펄스들중 하나는 모드신호에 의해 선택되며, 변조 카운터 수단의 계수된 값은 동기 및 비동기 PWM 제어들중 하나의 PWM 신호들을 선택적으로 출력시키도록 위상신호의 하위 비트 대신 사용되는 PWM 제어장치가 제공된다.
본 발명의 상술한 목적 및 기타 목적, 특징 및 장점들을 첨부도면들을 참조하여 상세히 설명하면 다음과 같다.
도면들을 참조하면, 전체도면에서 동일 부분은 동일참조번호를 부여한다. 제 1 도에는 본 발명에 의한 PWM 제어장치의 제 1 실시예를 나타낸다.
도면에서, 다수의 PWM 패턴 데이타는 PWM 패턴 ROM2내에 기억 또는 독출되며 또한 기준전압 V*은 어떤 전압의 PWM 패턴 어드레스영역을 어드레스하도록 패턴선택신호로서 RPM2 에입력된다. 저, 중간 및 고 비트들에 대한 제1, 제2, 제 3 위상카운터들 4,5 및 6은 종속으로 연결되어 있으며 또한 위상 신호들 또는 계수된 갑들 θL *, θM *및 θH *를 각각 출력시키도록 동기 펄스들 P1의 수를 계수한다. 동기 펄스들 P1의 계수값을 사용함으로서 다수의 PWM 패턴 데이타가 ROM2로부터 독출되며 그와 동시에 예정된 전기각을 갖는 PWM 패턴 데이타가 어드레스 된다. 이 실시예에서, 본 발명의 PWM 제어장치가 적용되는 인버터의 동작주파수에 비례하는 주파수를 갖는 펄스신호는 상세히 후술되는 바와 같이 동기펄스 P1으로서 제1위상 카운터 4에 제공된다.
이 실시예에서, 예를들어 제1, 제2 및 제 3 위상 카운터들 4,5 및 6의 기준전압 V*와 계수된 값들 θL*, θM* 및 θH*이 각각 7비트, 6비트, 2비트 및 3비트인 경우에 대하여 설명한다.
위상카운터 6은 6진 카운터로서 0∼5와 같은 6개의 값들 θH *를 출력한다. 다른 카운터들 4와 5는 0-63과 같은 4개값들 θL*과 0-3과 같은 4개값들 θM *을 출력시키도록 비트수들 내에서 전부 계수한다. 이후 기재되는 비동기 PWM 제어에 사용하기 위한 어떤 주파수를 갖는 클록펄스들이 비동기 펄스 P2로서 동기 펄스 P1과 더불어 선택기 7내로 공급되면, 선택기 7은 선택기 7에 공급될 모드신호인 동기/비동기 변경신호 MS에 따라 동기펄스 P1 또는 비동기 펄스 P2를 선택하여 선택된 펄스들 P1또는 P2를 변조카운터 10으로 출력시킨다. 변조카운터 10은 펄스들 P1또는 P2의 수를 계수하여 그 계수된 값 6비트의 θL *'을 ROM 2로 보낸다. 변조카운터 10의 계수값 θL *의 비트수 6은 제 1 위상카운터 4의 것과 동일하다. 모드신호 MS는 AND 회로 11에 공급되면, 이경우 모드신호 MS가 동기펄스 P1을 선택할 때 그의 게이트는 변조 카운터 10의 캐리 CRY를 제 1 위상카운터 4로 통과시키도록 개방되며, 또한 캐리 CRY는 제 1 위상카운터 4내의 계수값을 0으로 클리어한다. 제2위상 카운터 5는 계수된 값 θM'을 ROM 2에 출력시킨다.
ROM 2는 15비트의 코드 즉, 기준전압 V*, 변조카운터 10의 계수값 QL *'및 제2위상 카운터 5의 계수값 θM *에 의해서 어드레스 되어 기억된 PWM 패턴 데이타를 6비트의 신호들 Qout로서 분배기 12로 출력시킨다. 참고로 인터코오포레이숀의 RPOMi-27256(상표명)과 교환될 수 있는 장치는 8비트 데이타라인을 갖고 있는데 그중 6비트는 ROM 2용으로 사용될 수 있다.
6-비트 PWM 데이타Qout는 ROM 2로부터 분배기 12로 공급되며, 또한 분배기 12는 3-비트 데이타를 6-비트 PWM 데이타 Qout로부터 선택하여 3-상 인버터의 3상에 대한 PWM 제어신호들 Pout로서 선택된 3-비트 PWM 패턴 데이타를 출력시킨다. 3-비트 계수값 θH *는 또한 상기 데이타 분배동작을 지령하기 위해 제3의 위상카운터 6으로부터 분배기 12로 입력된다.
ROM 2로부터 동시에 출력되는 6-비트 PWM 데이타 Qout는 그의 주기적 함수의 한 주기를 6개의 동일 부분들로 분할함으로서 얻은 60°의 주기와 60°의 위상차를 갖는 6개의 데이타를 포함한다. 주기적 기능이 정현파로 나타난다고 가정하고 PWM 데이타를 제 2 도와 관련하여 설명하겠다.
제 2a 도는 진폭 *를 갖는 정현판 e1과 일정한 진폭을 갖는 삼각파 e2를 나타내며, 제 2b 도는 이 두 신호들 e1과 e2를 비교하여 얻은 PWM 신호를 나타낸다. 3각파 e2의 주파수는 정현파 e1의주파수의 24배로 세트되며, 이 24라는 수는 예를들어 6×4=24에 의해 결정된 것으로, 여기서 6은 ROM 2의 출력데이타 Qout의 6비트를 나타내며, 또한 4는 제 2 위상카운터 5의 2비트의 4변수를 뜻한다, 삼각파 E2의 주파수는 정수배 예를들어 24의 2,3 또는 4배로 결정될 수 있다.
제 2b 도에 보인 PWM 신호의 논리값에 관해, 진폭 V*를 갖는 정현파 PWM 신호는 인버터 브리지의 양 및 음축 소자들의 주기들을 "1"과 "0" 각각으로 연속적으로 세팅해줌으로서 얻어진다.
제 2b 도에 보인 PWM 신호의 한 사이클은 60°의 주기로 6등분된 다음 결국 ROM 2의 0-비트, 1-비트, 2-비트, 3-비트, 4-비트 및 5-비트내에 주기들 0-60°, 60-120°, 120-180°, 180-240°, 240-300° 및 300-360°를 갖는 6개 PWM패턴 데이타로서 기억된다. 그에 따라서, 서로간에 60°의 위상차를 갖는 6개 PWM 패턴 데이타가 제 1 위상카운터 4의 계수값 θL *과 제 2 위상카운터 5의 계수값 θM *에 위해 ROM 2로부터 동시 반복적으로 독출되며, 분배기 12는 PWM 제어신호들 Qout로서 PWM 패턴 데이타의 한 사이클을 출력시키도록 제3의 위상카운터 6의 계수값 θH *에 의해 매 60°주기마다 그 비트들을 연속적으로 변동시킨다.
제 2b 도의 PWM 패턴 데이타를 제 3 위상카운터 6의 계수값 θH *를 사용하여 ROM 2의 0-비트, 1-비트, 2-비트, 3-비트, 4-비트 및 5-비트를 연속적으로 변동시켜 줌으로서 얻어진다. 이 실시예에서 삼각파 e2의 주파수는 정현파 e1의 것의 24배이기 때문에, 제 1 위상카운터 4의 계수값 θL*의 주기는 삼각파 e2의 것과 동일하다.
그 다음, 본 발명애 의한 동기 PWM 제어의 동작을 제 3 도를 참조하여 설명한다.
제1, 제2 및 제3의 위상카운터들은 항상 동기펄스들 P1을 계수하며 또한 그들의 계수값들 θL*, θM* 및 θH*간의 관계를 제 3 도에 나타낸다. 동기 PWM 제어에서, 동기/비동기 변경신호 MS가 "1"이 되면, 선택기 7은 동기펄스 P1을 선택한다. 그러므로 변조 카운터 10의 계수값 θL *은 제 1 위상카운터 4의 계수값 θL *과 동일해진다.
계수값 θL *이 계수값 θL *'과 임시로 달라진다 할지라도, 변조카운터 10은 캐리 CRY를 AND 회로 11로 출력시키며, 또한 제1위상키운터 4는 AND 회로 11을 통과하는 캐리 CRY에 의해 클리어된다. 그다음 제 1 위상카운터 4와 변조카운터 10의 계수값도 그다음 동기펄스들 P1에 의해 동시에 0으로 클리어되고, 그후, 두 카운터들 4와 10의 계수값들 θL *과 θL *'은 동일해진다.
ROM 2는 기준전압 V*와 변조카운터 10과 제 2 위상카운터 5의 계수값 θM *과 θL *'에 의해 어드레스되는 어드레스내에 기억된 S 6-비트 PWM 패턴 데이타를 Qout신호로서 분배기 12로 출력시킨다. 제 3 위상카운터 6의 계수값 θH*θ는 0→1→2→3→4→5→0과 같이 매주기마다 변동되기 때문에 분배기 12는 PWM 데이타를 선택적으로 출력시키도록 6-비트 PWM Qout를 예를 들어 U-상에 대해 e0→e1→e2→e3→e4→e5→e0, V-상에 대하 e4→e5→e0→e1→e2→e3→e4또는 W-상에 대해 e2→e3→e4→e5→e0→e1→e2를 변경 시킨다. U-, V- 및 W-상들에 대한 출력데이타 Pout120°위상치를 제외하고 제 2b 도에 보인 PWM 패턴 데이타와 동일한 정현파를 가지므로 대칭의 3개 위상 PWM 신호들이 사용될 수 있다.
그다음 본 발명에 의한 비동기 PWM 제어의 동작을 제 4 도를 참조하여 설명하겠다.
이 경우, 동기/비동기 변경신호 MS는 "0"으로 세트되며, 선택기 7은 비동기 펄스 P2를 선택한다. 따라서, 변조카운터 10의 계수값θL *는 비동기펄스 P2만큼 앞서며, 제1, 제2 및 제 3 위상카운터들 4,5 및 6의 계수값들 θL *, θM *및 θH *는 동기 펄스들 P1만큼 처진다. 또한 동기/비동기 변경신호 MS 는 "0"이 되기 때문에, 변조카운터 이 캐리 CRY를 출력시킬 때조차 제 1 위상카운터 4는 클리어되지 않는다. 즉, 이 실시예에서 변조카운터 10은 제1, 제2 및 제 3 위상카운터 4,5 및 6으로부터 동작에 있어 완전히 분리된다.
제 4 도에서 비동기 펄스들 P2의 주파수 f2는 동기펄스들 P1의 주파수의 약 1.4배로 한 경우이다. 따라서, 이 경우에 , 변조카운터 10의 계수값 θL *의 1주기 또는 사이클(t0-t1)은 제1이상카운터 4의 계수값 θL *'의 1주기(t0-t2)의 1/1.4(약 70%)이다, 그러므로 ROM 2의 출력패턴 데이타 Qout에 대한 위상폭은 제 3 도에 보인 것에 비해 약 70%로 압축된다. 변조카운터 10의 계수값 θL *'는 시간 t1에서 "0"으로 리세트되며, 변조카운터 10은 펄스들을 계수하도록 다시 시작한다. 그러나, 제2펄스 카운터 5의 계수값 θM *이 그 주기(t1-t2)에서 변동되지 않는다 할지라도 그 패턴 데이타는 주기(t0-t1)에서 ROM2로부터 다시 출력한다.
이제 f2/f1이 n으로 한정될 때, 주기(t0-t1)내의 패턴 데이타는 n번 반복적으로 출력된다. f2/f1이 제 4 도의 실시예에서 1.4이기 때문에 주기 (t0-t1)내의 패턴 데이타의 전반부 40%에 대응하는 주기 (t1-t2)내에서 패턴 데이타가 출력된다.
동기펄스들 P1의 수를 계수하기 위한 제 1 위상카운터 4의 계수값 θL *은 시간 t2로 넘어가므로 변조카운터 10이 독립하여 비동기 펄스 P2를 연석 계수하는 동안 제2위상 카운터 5의계수값 θM *을 "0"으로부터 "1"로 전진시킨다.
따라서, 주기(t2-t3)에서 ROM 2로부터 출력된 패턴 데이타는 제 3 도에 보인 패턴 데이타의 거의 60%에 상당하는 것으로, 이는 동기 PWM 모드시 θH *=0-θM *=1의 주기동안 ROM 2로부터 출력되는 반면 출력패턴 데이타의 위상폭은 제 4 도에 보인 데이타 e0-e5와 같은 동일 시간에 제 3 도의 패턴 데이타의 거의 70%로 압축된다.
상술한 바와 같이 제 4 도에서 주기(t1-t3)에서 ROM 2로부터 출력된 패턴 데이타 e0-e5는 주기 θH *=0∼θM *=0동안 제 3 도의 패턴 데이타와 주기 θH *=0∼θM *=1동안 제 3 도의 패턴 데이타의 약 4 : 6의 비의 조합이 되며, 또한 패턴 데이타 e0-e5의 위상폭은 제 3 도에 보인 것들의 약 70%로 압축된다.
그다음, 제 4 도에 보인 e0-e5의 패턴 데이타는 상술한 바와 같은 동일한 방식으로 ROM 2로부터 독출되며 또한 분배기 12는 상술한 동기 PWM 모드와 동일한 방식으로 제 3 위상카운터 6의 계수값 θH *에 의해 U-, V- 및 W- 위상들에 대한 3-상 PWM 신호들을 출력시킨다. 제 4 도에 보인 바와 같이 PWM 신호들 각각은 변조카운터 10의 계수값 θL *'의 한사이클당 상이한 폭을 갖는 펄스를 포함하며 또한 펄스폭 변조주파수는 비동기 펄스들 P2의 주파수 f2에 의해 결정될 수 있는 비동기 PWM 제어신호들로서 작용한다.
상술한 바와 같이 동기 PWM 제어 및 비동기 PWM 제어는 동기/비동기 변경신호 MS를 "1" 또는 "0"으로 세팅함으로서 전환되며 또한 ROM 2내에 기억될 PWM 패턴 데이타는 비동기 PWM 제어시에 좁은 폭을 갖는 과잉 및 비정규 펄스를 발생시키지 않도록 하기 위해 제 2 도에 보인 바와 같이 제 2 위상카운터 5의 계수값 θM *의 한사이클당 펄스들의 정수를 포함하는 동기/비동기 공용 패턴 데이타이어야 한다. 그러나, 동기 PWM 제어만이 수행되는 고전압 및 고주파수 영역에서는 각종 PWM 패턴 데이타가 ROM 2내에 임의대로 기억될 수 있다. 그러므로 동기/비동기 공용 패턴 데이타는 비동기 PWM 제어영역내에서만 사용될 수 있다.
변조카운터 10으로부터 캐리 CRY가 출력되는 순간 비동기 PWM 제어로부터 동기 PWM 제어로 변동할 시에 변조카운터 10의 계수값 θL *'이 제 1 위상카운터 4의 계수값 θL *과 다를때조차, 제 1 위상카운터 4는 그 다음 동기 펄스 P1에 의해 클리어되므로 결국 제 1 위상카운터 4의 계수값 θL *은 변조카운터 10의 계수값 θL *과 동일해진다. 즉, 제 1 위상카운터 4는 한 펄스의출력이 완료된 후에만 동기펄스 P1에 의해 클리어되므로 비동기 PWM 제어가 동기 PWM 제어로 변경될 때 비정규 펄스는 발생되지 않는다. 또한 이 비동기의 동기로의 변동시간에 제1위상 카운터 4의 대부분의 1사이클의 전압위상은 점프된다.
비록 제 1 위상카운터 4의 한 사이클이 이 실시예에서 15°로 결정된다 할지라도, 제 1 위상카운터 4와 변조 카운터 10의 비트수는 1사이클을 예를 들어 7.5 또는 8.75로 줄이기 위해 감소되는 반면 제 2 위상카운터 5의 비트수가 확대될 때 비동기 PWM 제어의 동기 PWM 제어로이 변동시 점프량은 스므스한 변동동작을 얻기위해 감소된다. 또한 비록 정현파의 1사이클의 PWM 패턴 데이타가 이 실시예에서 ROM 2내에 모두 기억된다 할지라도 파형들의 대칭특성을 이용하여, PWM 패턴 데이타의 1/4주기(0-90°)만이 ROM 2내에 기억될 수 있고, 또한 PWM 패턴 데이타는 ROM 2로부터 반복적으로 독출되어 PWM 패턴 데이타의 1사이클을 발생시킨다.
이 실시예에서, 동기 PWM 제어로부터 비동기 PWM 제어로의 변동은 제 1 위상카운터 4와 변조카운터 10의 계수값들이 변동하는 순간에 동일하기 때문에 곤란성없이 쉽고도 스므스하게 수행될 수 있다.
이제 비동기 PWM 제어시의 비정규 펄스의 발생을 설명한다.
제 5 도는 동기 PWM 제어시의 ROM 2로부터 출력된 PWM 패턴신호 Qout를 나타내며, 또한 제 6 도는 제1 및 제 2 위상카운터 4 및 5와 변조카운터 10의 계수값 θL *, θM *및, θL *에 대한 비동기 PWM 제어시에 그내의 비종규 펄스들을 갖는 또다른 PWM 패턴신호 Qout를 나타내며, 여기서 제 1 위상카운터 4와 변조 카운터 10은 설명을 간략히 하기 위해 3비트인 것으로 한다.
동기 PWM 제어시에, 제 5 도에 도시된 바와 같이 변조카운터 10의 계수값 θL *'은 제 1 위상카운터 4의 계수값 θL *과 동일해지며, 또한 ROM 2내의 기억된 PWM 패턴 데이타는 출력 PWM 패턴 데이타 Qout로서 ROM 2로부터 독출된다. 그다음 비동기 PWM 제어시에 제 6도에 보인 바와 같이 비동기 펄스 P2의 주파수 f2는 어느정도 동기펄스 P1의 f1보다 더 높으며 또한 변조카운터 10의 계수값 θL *'은 제 1 위상카운터 4의 θL *보다 어느정도 더 빠르게 계수된다.
즉, 변조카운터 10은 주기(T0-T1)내에서 전체 계수를 카운트엎하고 또한 제 5 도에서 계수값 θM *=n의 시간동안 PWM 패턴 데이타에 대응하는 PWM 패턴 데이타의 1사이클이 ROM 2로부터 출력되며, 또한 ROM 2는 위상카운터 5의 계수값 θM *이 시간 t3에서 n+1이 될때가지 동일한 PWM 패턴테이타를 반복적으로 송출한다. 따라서, ROM 2의 출력 Qout는 변조카운터 10의 계수값 θL *이 "1"이 될 때 시간 t2에서 "0"이 된다. 제 2 이상 카운터 5의 계수값 θM *이 시간 t3에서 n+1로 변동될 때, ROM 2는 계수값 θM *'=1의 위상으로부터 PWM 패턴 데이타의 그다음 주기를 출력시키고 또한 ROM 2의 출력 Qout는 "1"이 된다. 그 다음 ROM 2가 주기(t3-t8)내에서 변조카운터 10의 계수값 θL *'에 따라 제 5 도내의 계수값 θM *=n+1의 시간동안 PWM 패턴 데이타에 상당하는 PWM 패턴 데이타의 제 2 사이클을 반복적으로 출력시킨다. 그 때문에 ROM 2의 출력 Qout는 변조카운터 10의 계수값 θL *'이 "2가 될 때 시간 t4에서 "0"과 같이, 계수값 θL *가 "6"일 때 시간 t5에서 "1"과 같이, 그리고 계수값 θL *'이 "2"일 때 시간 t7에서 "0"가 같이 변동한다. 그다음 PWM 패턴 데이타는 상술한 것과 동일한 방법으로 비동기 펄스들 P2에 따라 ROM 2로부터 출력된다.
제 6 도에 보인 바와 같이 주기(t1-t6)에서 변조카운터에 10의 1주기당 2펄스들을 갖는 비동기 PWM 패턴 데이타는 제 5 도의 것에 관한 비정규 펄스파를 갖는다. 제 6 도의 주기(t1-t6)에서 비동기 PWM 패턴 데이타 Qout동작주기는 제 5 도의 θM=n+1의 주기들내의 동기 PWM 패턴 데이타와 동작주기들간의 중간으로서 전자보다 오히려 후자에 더 가깝고 또한 주기(t1-t6)내의 비동기 PWM 패턴 데이타의 파형은 올바른 파형인 것으로 생각될 수 있다. 그러므로 동작속도가 아주 빠르고 또한 손질이 아주 작은 등의 우수한 특성을 갖는 스위칭 소자들이 사용될 때 이 비동기 PWM 패턴 데이타는 사실상 그대로 사용될 수 있다. 그러나, 실제적으로 스위칭소자들의 동작속도가 증가될 때, 변조는 통상적으로 더 높은 주파수로 수행되므로, 결국 제 6 도에 보인 PWM 패턴 데이타를 사용하여 스위칭 횟수를 어떤 횟수이상으로 증가시키는 것은 좋지 못하다.
제 7 도에는 본 발명에 의한 PWM 제어기의 제 2 실시예가 도시되어 있다. 이 제어기는 상술한 제 1 실시예와 비정규 펄스들의 발생을 방지할 수 있다.
이 실시예에서, PWM 제어기는 선택기 7로부터 출력된 펄스에 의해 분배기 12로부터 출력된 PWM 제어기 신호들을 한번 랫칭하기 위한 랫치회로 13이외에 제 1 실시예의 것과 동일한 구성을 갖는다. 즉, 비동기 PWM 제어에서, 제 6 도에 보인 출력데이타 Qout는 분배기 12로부터 PWM 신호로서 출력될 때, 변조 카운터 10이 개수값 θL *'이 비동기 펄스 P2만큼 전진하여 랫치회로 13에서 랫치되기 직전의 출력데이타인 PWM 패턴 데이타가 그로부터 출력된다. 그때문에, 제 6 도에 보인 출력데이타 Qout의 "0"주기(t2-t3)와 (t7-t3)은 생략될 수 있다. 그러나, 이 실시예에서, 그러한 "0"주기 생략은 제 2 위상카운터 5의 인접한 두계수값들 θM *내의 PWM 패턴 데이타의 전진 및 후발 어드레스들(계수값들 θL *)간의 차가 "1" 또는 "0"일때만 행해질 수 있으며, 또한 전진 및 후발 어드레스들간의 차가 "1"이상일때, 비정규 펄스들은 제 6 도에 보인 바와 같이 발생될 수 있다. 3-상 정현파 PWM 패턴 데이타에서, 출력데이타는 연속적으로 변동될 수 있으며 또한 제1 및 제 2 위상카운터들 4 및 5와 변조카운터 10의 비트수들은 상술한 "0"주기 생략조건을 만족시키도록 선택될 수 있다.
제 8 도는, 본 발명에 의한 PWM 제어기의 제 3 실시예를 나타내고 있는 것으로, 이 제어기는 제 1 실시예의 비정규 펄스들의 발생을 방지할 수 있다.
이 실시예에서, 비정규 펄스들의 발생을 방지하기 위한 챠터링 스토퍼 14는 제 1 실시예에 비해 ROM 2와 분배기 12간에 추가로 제공된다. 챠터링 스토퍼 14는 변조카운터 10의 계수값 θL *의 최상위 비트 S에 따라 ROM 2로부터 출력된 RWM, 패턴 데이타Qout에서 비정규 펄스들을 제한다. 챠터링 스토퍼 14의 일실시예는 제 9 도에 나타낸다.
제 9 도에서, 챠터링 스토퍼 14는 2비트에 대한 6개 펄스 재형성회로들 20a-20f와 NOT 회로 21을 포함한다. 동일한 구성과 기능을 갖는 펄스재형성 회로들 20a-20f 각각은 NOT 회로 22, 4개 AND 회로 23, 24, 27 및 28, OR 회로 25 그리고 플립플롭회로 26을 포함한다. 펄스재형성회로 20a-20f는 변조카운터 10의 계수값 θL *의 최상위비트 S를 사용하여 PWM 패턴 데이타 e0-e5를 재형성하여 그 재형성된 데이타 PS0-PS5를 각각 분배기 12로 출력한다. 따라서 펄스재형성회로들 20a-20f중 하나의 동작을 제 10 도를 참조하여 상세히 설명한다.
제 10 도에서, ROM 2 로부터 출력된 비정규펄스들을 포함하는 하나의 PWM 패턴 데이타 e0는 다음과 같이 변조카운터 10의 계수값 θL *'의 최상위비트 S를 사용하여 데이타 PS0로 재형성될 것이다. 즉, 두 신호들 e0와 S는 제 10 도에 보인 바와 같은 신호 CP를 얻기 위한 2개의 NOT 회로들 21과 22, 23개의 AND 회로들 23과 24 그리고 OR 회로 25에 의해 논리적으로 합성된 것으로 이 신호는 플립플롭회로 26에 클록신호로서 공급된다. 신호들 S 및
Figure kpo00001
와 플립플롭회로 26의 출력신호들
Figure kpo00002
와 Q의 논리적 (
Figure kpo00003
와 PSO)은 AND 회로 27과 28을 통해 플립플롭회로 26의 입력단자 J와 K에 신호들 DJ와 DK로서 입력된다.
이제, 플립플롭 26의 출력신호 PSO가 시간 t0에서 "1"이고, 또한 변조카운터 10의 계수값 θL *'의 최상위비트 S가 "0"일때, 플립플롭회로 26의 입력신호들 DJ와 DK는 각각 "0"과 "1"이 된다. 신호들 DJ와 DK는 클록신호 CP가 "0"일때 플립플롭회로 26으로 입력되며, 그다음 클록신호 CP가 시간 t1에서"1"로 될때, 출력신호 PSO는 "0"으로 변동된다. 그다음, 입력신호 DK는 또한 "0"으로 변동된다. 그다음 신호 S는 "0"으로 유지되기 때문에, 입력신호 DJ는 또한 "0"이다. 그러므로, 입력신호들 DJ와 DK가 "0"이기 때문에, 플립플롭회로 26은 구속상태에 있으며 또한 클록신호 CP로 변경되지 않는다. 클록신호 CP가 시간 t2또는 t3에서 "0" 또는 "1"로 변동될 때조차 출력신호 PSO는 "0"으로 변동되지 않는다. 그다음, 신호 S가 시간 t4에서 "1"이 될때, 플립플롭회로 26의 입력신호 DJ는 "1"로 변동되며 또한 플립플롭회로 26의 출력신호 PSO는 클록신호 CP에 의해 "1"로 변동될 수 있다. 그 때문에, 클록신호 CP가 "0"으로부터 "1"로 시간 t5에서 변동될 때, 플립플롭회로 26의 출력신호 PSO는 "0"으로부터 "1"로 변동된다. 플립플롭회로 26의 출력신호 PSO가 "1"로 변동될때, 플립플롭회로 26의 입력신호 DJ가 "0"으로 변동되어 플립플롭회로 26을 구속상태로 다시 변동시킨다. 그다음, 신호 S가 시간 t6에서 "0"이 될때, 입력신호 DK는 "1"로 변동되며 또한 플립플롭회로 26의 출력신호 PSO는 상술한 시간 t0와 동일한 상태에서 다시 "1"이 된다. 상술한 것과 동일한 동작을 반복한다.
상술한 바와 같이 ROM 2로부터 출력된 신호 e0내에 내포된 비정규 펄스들은 펄스재형성회로 20a에서 제거되며 또한 변조카운터 10의 1주기당 단하나의 펄스를 포함하는 신호 PSO는 펄스재형성회로 20a로부터 출력되며 또한 변조주파수는 일정하게 된다. 또한 펄스재형성회로 20a의 출력신호 PSO의 동작율을 제 2 위상카운터 5의 계수값θM *이 n과 n+1일 때 ROM 2의 출력신호들의 것들간의 중간값이 된다.
이 실시예에서,출력신호 PSO는 일단 변조카운터 10의 1주기의 전반부 절반에서 "1"로부터 "0"으로 변동되도록 허락하며 또한 변조카운터 10의 1주기의 후반부 절반에서 "0"으로부터"1"로 일단 변동되도록 허락하며 그에 의해 비정규 펄스들이 제거된다. 왜냐하면, ROM 2내에 기억된 PWM 패턴 데이타는 제 2b 도에 보인 바와 같이 동기제어의 1주기내에서 "1"→0+"1"로 변동한다. 그 다음, PWM 패턴 데이타가 "0"→"1"+"0"과 같이 ROM 2내에 반대로 기억될 때, 출력신호 PSO는 변조카운터 10의 1주기의 전반부 절반내에서 일단 "0"으로부터 "1"로 변동하도록 허락되며 또한 펄스재형성 회로들 20a-20f내의 변조카운터 10의 1주기의 후반부 절반에서 "1"로부터 "0"으로 일단 변동하도록 허락된다.
제 8 도에 보인 제 3 실시예에서는 제 6 도에 보인 제 2 실시예에서의 PWM 패턴 데이타의 제한된 조건들이 불필요하며, 또한 제 2 위상카운터 5의 인접한 두 계수값들 θM *내의 PWM 패턴 데이타의 선발 및 후발 어드레스들간의 차가 1이상일때조차 비정규 펄스들은 상술한 바와 같이 제거될 수 있다. 그에 따라, 3-상 정현파 PWM 패턴 데이타 이외에도, 본 발명은 2-상 정현파 PWM 패턴 데이타(하나의 위상은 양 또는 음 전압으로 고정되며, 또한 다른 두 위상들만이 3상들중의 전압들을 거의 정현파들로 제어하도록 제어된다)에도 적용된다. 비록 챠터링 스터퍼 14는 제 3 실시예내의 ROM 2와 분배기 12간에 위치되어 있지만 챠터링 스토퍼 14는 PWM 제어패턴 데이타를 출력시키도록 분배기 12의 출력측에 위치될 수도 있으며 또한 이 경우에, 단 3개의 펄스재형성 회로들만이 필요하므로 구성이 간단하고 경제적이다.
상술한 양호한 실시예들에서, 제 1 위상카운터 4는 동기 PWM 제어가 비동기 PWM 제어로 변동될 때 정상동작에서 보다 더 넓은 폭을 갖는 펄스이후 오버후로우를 방지하기 위해 동기 PWM 제어시에 변조카운터 10의 캐리CRY에 의해 클리어된다. 그러나, PWM 제어가 FET 장치들과 같은 신속한 스위칭 소자들을 사용하여 10KHz이상에서 수행될 때 전류리플은 아주 작으며, 그 때문에, 변조카운터 10은 동기 PWM 제어시에 제 1 위상카운터 4의 캐리 CRY에 위해 클리어될 수도 있다. 그러한 경우에, 비동기 PWM 제어가 동기 PWM 제어로 변경될 때, 넓은 폭을 갖는 펄스가 발생되나, 그의 영향은 아주 작다. 또한 동기와 비동기 PWM 제어들간의 변동이 수행될 때 위상점프는 없다.
또한 ROM 2내의 용량이 충분할 때, 동기 PWM 패턴 데이타와 동기/비동기 공용 PWM 패턴 데이타는 ROM 2내에 기억될 수 있으며 또한 그들중 하나는 동기/비동기 변경신호 MS에 의해 선택될 수도 있다. 동기PWM 제어에서, PWM 패턴 데이타의 변조주파수는 인버터의 출력주파수에 따라 변동한다. 그러나, 변조주파수는 비동기 PWM 제어시에 변동하지 않으며, 또한 잡음 또는 기타 동작 조건들에 따라 어떤 전압에서 비동기 PWM 제어를 선택하는 것이 유리하다. 이 경우에, 동기/비동기 변경은 기준전압 V*과 무관하게 수행될 수 있다.
상술한 바와 같이, 본 발명의 양호한 실시예들에서, 변조 카운터의 값 θL *가 제 1 위상카운터의 하위비트 θL *과 동일한 값을 얻기 위해 동작주파수에 비례하는 주파수에 의해 계수될 때, 메모리로부터 독출된 PWM 패턴 데이타는 제1 및 제 2 위상카운터들의 중간 및 하위 비트들(전기각 θM*+θL *)에 의해 어드레스된 패턴이 되며 또한 이 패턴 데이타는 제 3 위상 카운터의 고위 비트값 θH *에 의해 분배되므로 그에 의해 메모리내에 기억된 최적의 패턴 데이타를 출력시킬 수 있는 동기 PWM 제어로 동작한다.
변조 카운터가 정주파수에 의해 계수될 때, 변조카운터의 계수값 θL *의 주파수는 제 1 위상 카운터의 하위 비트값 θL *의 것과 달라진다. 변조카운터를 계수하기 위한 주파수가 높을 때, 변조카운터는 메모리에 공급될 일정값 θM *의 시간동안 동일한 값 θL *을 반복적으로 출력시키도록 어떤 주기들내에 반복적으로 계수된다. 그때문에, 제 1 위상카운터의 하위비트값 θL *의 1주기가 계수되고 또한 제 2 위상카운터의 중간값 θM *이 변경될 때까지, 많은 펄스들이 변조카운터로부터 출력되며 또한 그들의 주파수는 비동기 PWM 제어로 동작하도록 변조카운터를 계수하기 위한 주파수에 의해 결정된다.
본 발명에 위한 PWM 제어기와 더불어 널리 사용되는 인버터가 제 11 도에 도시되어 있다. 제 11 도에서, 3-상 상용전원 30은 교류전압을 직류전압으로 정류하기 위한 정류기 31에 연결되어 있으며, 또한 캐패시터 32는 그와 병렬로 정류기 31에 결합되어 있다. 직류전압을 교류전압으로 변환시키기 위한 인버터 33은 그와 병렬로 정류기 31과 캐패시터 32에 연결되어 있으며 또한 3상 유도모터 34는 인버터 33에 연결되어 있다.
인버터 33에 의해 출력된 교류전압의 기본주파수를 설정하기 위한 주파수 설정기 35는 전압-주파수(V/F)변환기 36, 비교기 38 및 함수 발생기 40에 연결된다. V/F 변환기 36은 본 발명에 의한 PWM 제어기 37로 주파수 설정기 35의 출력전압에 비례하는 동기펄스들 P1을 출력시킨다. 주파수 설정기 35의 출력전압이 예정된 전압이상일 때, 비교기 38은 동기/비동기 변경신호 MS로서 논리값 "1" 또는 "0"을 PWM 제어기 37로 출력시키고 또한 발진기 39는 어떤 주파수를 갖는 클록펄스를 비동기펄스 P2로서 PWM 제어기 37로 발생시킨다. 함수발생기 40은 기준전압 V*을 아나로그-디지탈(A/D) 변환기 41을 통해 PWM 제어기 37로 출력시킨다. PWM 제어기 37은 U-, V- 및 W-상들에 대한 3-상 PWM 제어신호들 Pout를 U-, V- 및 W- 상들에 대한 3개 NOT 회로들 42a, 42b, 및 42c를 통해 또는 직접 베이스 드라이버 43으로 출력시킨다. 3-상 PWM 제어신호들 Pout는 베이스 드라이버 43에서 증폭되며 또한 증폭된 PWM 제어신호들은 그내의 대응 수위칭 소자들을 구동하기 위한 인버터 33으로 공급된다.
이러한 적용의 경우에, 저압영역에서 사용을 위한 동기/비동기 공용패턴 데이타와 고압영역에서 사용을 위한 저차원고조파 제거 PWM 제어 시스템의 동기전용 패턴 데이타와 같은 PWM 패턴 데이타는 PWM 제어기 37내의 ROM 2내에 기억된다, 주파수 설정기 35의 출력전압이 비교기 38의 비교레벨보다 작을때, 변경신호 MS는 비동기 펄스들 P2를 선택하며 또한 PWM 제어기 37은 변조주파수다 일정한 비동기 PWM 제어로 인버터 33을 동작키도록 발진기 39에 의해 출력된 비동기 펄스들 P2에 따라 동기/비동기 공용패턴 데이타를 독출한다. 주파수 설정기 35가 그의 출력전압이 비교기 38의 비교레벨보다 높도록 제어될 때, 변동신호 MS는 동기펄스들 P1을 선택하며 또한 PWM 제어기 37은 인버터 33을 동기 PWM 제어로 동작시키도록 V/F 변환기 36에 의해 출력되는 동기 펄스들 P1에 따라 동기 /비동기 공용패턴 데이타를 독출하며, 여기서 변조주파수는 동작주파수에 비례한다. 그다음 주파수 설정기 35가 출력전압을 더 상승시키도록 제어될 때 ROM 2는 인버터 33을 저차원 고조파 제거 PWM 제어시스템의 동기 PWM 제어로 동작시키도록 저차원 고조파 제거 PWM 제어 시스템의 동기 패턴 데이타를 출력시킨다.
따라서, 제한된 용량을 갖는 메모리를 사용함으로서, 인버터는 저속영역에서 삼각파 비교에 대응하는 비동기 PWM 제어로, 중간속도 영역에서 삼각파 비교에 대응하는 동기 PWM 제어로, 또는 고속영역에서 저차원 고조파 제거 제어시스템의 동기 PWM 제어로 동작될 수 있다. 그 때문에, 인버터 33은 저속영역으로부터 고속영역으로 주파수에 따라 최적 PWM 제어시스템내에서 동작될 수있으며 또한 저전류 리플과 고효율 PWM 제어가 넓은 연산주파수 범위로 수행될 수 있다.
상술한 바와 같이 본 발명에 의하면, PWM 패턴 데이타가 기억되는 메모리를 포함하는 PWM 제어기에 의해 비동기 PWM 제어를 시행하는 것이 가능함을 쉽게 알 수 있다. 동기/비동기 공용 패턴 데이타는 삼각파 비교에 대응하는 PWM 패턴 데이타를 위해 준비되기 때문에 삼각파 비교에 대응하는 비동기 PWM 제어, 삼각파 비교에 대응하는 비동기 PWM 제어 및 종래의 각종 오프라인으로 산출되는 패턴 데이타를 사용하는 PWM 제어와 같은 3개 PWM 제어들을 행하는 것이 가능하다. 또한 동작주파수와 출력전압에 의존하는 각종 PWM 제어들을 수행하는 것이 가능하며, 또한 동작주파수 범위와 고효율 동작으로 수행될 수있다. 또한 비동기 PWM 제어는 특별한 비동기 PWM을 제공하지 않고 메모리를 사용하여 시행될 수 있으므로 널리 사용되는 PWM 제어기를 값싸게 제공할 수 있다.
본 발명은 첨부도면들을 참조하여 양호한 실시예들을 기술했지만 본 발명이 그 실시예로 제한되지 않고 본 발명의 정신과 범위로부터 이탈하지 않고 여러가지로 수정변경하는 것이 가능하다.

Claims (7)

  1. 위상신호(θL *, θM *, θH *)를 출력시키도록 제어될 인버터(33)이 주파수에 비례하는 주파수를 갖는 동기펄스들(P1)을 계수하기 위한 위상카운터 수단(4,5,6)과, 패턴선택신호와 위상신호를 사용하여 어드레스함으로서 독출되는 어드레스들을 갖는 적어도 두 개의 PWM 패턴 데이타를 기억하기 위한 메모리수단(2), 인버터를 제어하기 위한 PWM 신호들을 출력시키도록 위상신호의 상위비트를 사용하여 메모리수단으로부터 독출되는 PWM 패턴 데이타를 분배하기 위한 분배수단(12)을 포함하는 PWM 제어장치에 있어서, 상기 메모리수단(2)으로 계수값을 출력시키도록 어떤 주파수를 갖는 동기 펄스들(P1) 및 비동기 펄스들(P2)중 하나를 계수하기 위한 선택수단(7)에 의해 제어되는 변조카운터 수단(10)으로서, 상기 동기 및 비동기 펄스들중 하나는 모드신호(MS)에 따라 선택되며, 상기 변조카운터 수단의 계수값이 동기 및 비동기 PWM 제어들중 하나의 PWM 신호들을 선택적으로 출력시키도록 위상신호의 하위비트대신 사용되는 상기 변조카운터수단(10)을 포함하는 것이 특징인 PWM 제어장치.
  2. 제 1 항에 있어서, 상기 PWM 패턴 데이타는 위상카운터 수단의 하위비트의 1주기내에 1펄스를 포함하며 또한 PWM 신호는 위상카운터 수단의 하위비트의 1주기내에 적어도 1펄스를 포함하는 것이 특징인 PWM 제어장치.
  3. 제 1 항에 있어서, 상기 모드신호가 동기펄스들을 선택할때 상기 변조카운터(10)와 위상카운터(4)중 어느 것에 의해 출력된 캐리신호가 변조카운터와 위상카운터중 다른 것의 계수값을 클리어시키는 것이 특징인 PWM 제어장치.
  4. 제 1 항에 있어서, 상기 위상카운터수단은 위상신호의 하위, 중간 및 고위비트를 계수하기 위한 제1, 제2 및 제위상카운터들(4,5,6)을 포함하는 것이 특징인 PWM 제어장치.
  5. 제 1 항에 있어서, 상기 동기 및 비동기 펄스들중 하나는 상기 선택기 (7)내의 모드 신호(MS)에 의해 선택되는 것이 특징인 PWM 제어장치.
  6. 제 1 항에 있어서, 비동기 PWM 제어시 적어도 하나의 비정규 펄스의 발생을 방지하도록 상기 메모리 수단(2)으로부터 독출된 PWM 페턴데이타와 상기 분배기수단(12)에 의해 출력된 PWM 신호들중 하나를 매 1펄스마다 변조카운터(10)로 공급되는 것을 랫치하기 위한 랫치수단(13)을 더 포함하는 것이 특징인 PWM 제어장치.
  7. 제 1 항에 있어서, 비동기 PWM 제어시 적어도 하나의 비정규 펄스의 발생을 방지하도록 상기 변조카운터 수단(10)의 전반부 절반주기와 후반부 절반주기중 하나에서 상기 분배기수단(12)에 의해 출력된 PWM 신호들과 상기 메모리수단(2)으로부터 독출된 PWM 패턴 데이타중 하나의 전반부와 후반부중 하나를 랫칭하기 위한 챠터링 스터퍼(14)를 더 포함하는 것이 특징인 PWM 제어장치.
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