SU1728944A1 - Устройство дл цифрового задани трехфазного напр жени - Google Patents

Abstract

Изобретение относитс  к преобразовательной технике и может быть использовано в след ще-регулируемых электроприводах, которые управл ютс  от цифровых вычислительных устройств, дл  преобразовани  посто нного напр жени  в трехфазное переменное, амплитуда и частота которого задаютс  в цифровом виде. Целью изобретени   вл етс  повышение точности задани  выходного напр жени  и расширение функциональных возможностей устройства за счет обеспечени  задани  любой формы выходного напр жени . Цель достигаетс  введением программируемого посто нного запоминающего устройства 5, закон программировани  которого определ ет форму выходного напр жени . Амплитуда и частота выходного напр жени  задаютс  поступающими извне сигналами, которые определ ют параметры сигналов на выходах реверсивного счетчика 4 и блоков умножени  6 и 7. Управление силовой частью устройства, выполненной в виде блока коммутации 12, осуществл етс  блоком формировани  и распределени  импульсов управлени  ключами блока коммутации 11. 4 ил. Ё

Description

vj Ю 00 ЧЭ

J

Фиг.1

Изобретение относитс  к преобразовательной технике и может быть использовано в след ще-регулируемых элеткроприводах, которые управл ютс  от цифровых вычислительных устройств, дл  преобразовани  посто нного напр жени  в трехфазное переменное выходное напр жение, регулируемое широтно-импульсным методом.

Цель изобретени  - расширение функциональных возможностей, что способствует повышению КПД привода.

На фиг.1 приведена структурна  схема предлагаемого устройства; на фиг.2 - структурна  схема блока формировани  и распределени  импульсов управлени  ключами; на фиг.З - пример закона программировани  перепрограммируемого посто нного запоминающего устройства дл  формировани  выходных напри жений, модулированных по гармоническому закону; на фиг.4 - временные диаграммы работы логического блока.

Устройство содержит шину 1 задани  амплитуды выходного напр жени , шину 2 задани  направлени  счета, шину 3 задани  частоты выходного напр жени , реверсивный счетчик 4 (PC), перепрограммируемое посто нное запоминающее устройство 5 (ППЗУ), первый и второй блоки 6 и 7 умножени  (БУ), первый и второй преобразователи 8 и 9 код - длительность импульса (ПКДИ), логический блок 10 (Л Б), блок 11 формировани  и распределени  импульсов управлени  (БР) ключами блока 12 коммутации (БК), дешифратор 13, формирователи 14-19 управл ющего сигнала (ФУС), первую и вторую схемы И 20 и 21, элемент ИЛИ 22,

На фиг. 1-Й обозначены: SO - выходной код PC 4, S1, S2, S3 - выходные коды ППЗУ 5, SA - код задани  амплитуды выходного напр жени , Т1-Т6 - интервалы коммутации , Х1 и Х2.- выходные сигналы первого и второго ПКДИ 8 и 9, Y1-Y6 - выходные сигналы дешифратора 13, F1-F6 - выходные сигналы БР 11, U1-U3 - выходные сигналы БК12.

Шина 3 задани  частоты выходного напр жени  (фиг.1) соединена с тактовым входом PC 4, вход задани  направлени  счёта которого св зан с шиной 2 задани  направлени , а выходна  шина - с входом ППЗУ 5.

Перва  и втора  выходные шины ППЗУ

5св заны с первыми входами первого 6 и второго 7 БУ, вторые входы которых соединены с шиной 1 задани  амплитуды выходного напр жени . Выходные шины первого

6и второго 7 БУ соединены с входами соответственно первого и второго ПКДИ 8 и 9, выходы которых св заны с первым и вторым входами ЛБ 10. Третий вход ЛБ 10 св зан с

третьей выходной шиной ППЗУ 5. Выходами ЛБ 10  вл ютс  входы БР 11, выходы которого соединены с входами БК 12, выходы которого  вл ютс  выходами ЛБ 10. Пер- 5 вый и второй входы БР 11 (фиг.2)  вл ютс  соответственно первыми и вторыми входами ФУС 14-19, третьи, четвертые и п тые входы которых соединены с соответствующими выходами дешифратора 13, вход кото0 рого  вл етс  третьим входом ЛБ 10. В состав каждого из ФУС 14-19 вход т перва  20 и втора  21 схемы И и элемент ИЛИ 22. Первые входы схем И 20 и 21  вл ютс  первым и вторым входами ФУС 14-19, вторые

5 входы - соответственно третьим и четвертым входами ФУС 14-19, а выходы соединены с первым и вторым входами элемента ИЛИ 22, третий вход которого  вл етс  п тым входом ФУС 14-19.

0 Устройство работает следующим образом .

PC 4 непрерывно суммирует импульсы, поступающие по шине 3 задани  частоты выходного напр жени . При этом на выхо5 дах PC 4 по вл етс  линейно нарастающий (спадающий, в зависимости от сигнала на шине 2 задани  направлени ) цифровой код SO, который при заполнении PC 4 сбрасываетс  в исходное нулевое (максимальное)

0 состо ние. Этот процесс происходит непрерывно .

В зависимости от цифрового кода SO на выходных шинах ППЗУ 5 по вл ютс  три цифровых сигнала: на первой и второй ши5 нах - коды текущего значени  напр жени  S1 и S2, на третьей шине - код состо ни  ключей S3, определ ющий базовый (посто нно открытый) ключ на каждом из интервалов коммутации Т1-Т6.

0 Пример закона программировани  ППЗУ 5 дл  формировани  синусоидальной формы выходного сигнала приведен на фиг.З. Сигналы S1 и S2 по выходным шинам ППЗУ 5 поступают на первые входы БУ 6 и

5 7, где происходит их умножение на код амплитуды выходного напр жени  SA, поступающий на вторые входы БУ 6 и 7 по шине 1 задани  амплитуды выходного напр жени . ПКДИ 8 и 9 преобразуют выходные

0 коды БУ 6 и 7 в импульсные сигналы Х1 и Х2 с фиксированной частотой и длительностью, пропорциональной величине SA-S1 и SA-S2 соответственно. Сигналы Х1 и Х2 поступают на входы 1 и 2 ЛБ 10. На вход 3 ЛБ 10

5 поступает код состо ни  ключей S3. Дешифратор 13 преобразует этот цифровой код в логические сигналы Y1-Y6.

В таблице приведены выходные сигналы дешифратора в зависимости от S3.

Сигналы Х1, Х2 и Y1-Y6 поступают на входы ФУС 14-19, которые реализуют следующие логические функции:

F1 Y1 + Y5-X1 + Y6-X1;

F2 Y2 + Y6-X2 + Y4-X1;

F3 Y3 + Y5-X2 + Y4-X2;

F4 Y4 + Y3-X1 +Y2-X1;

F5 Y5 + Y1-X1 +Y3-X2;

F6 Y6 + Y1-X2 + Y2-X2.

Выходные сигналы БР 11 F1-6 (фиг.4) поступают на входы блока 12, на выходе которого формируютс  широтно-модулиро- ванные по синусоидальному закону напр жени  . При соединении нагрузки инвертора в звезду в фазных обмотках будут протекать токи синусоидальной формы со сдвигом фаз 120 эл. град. При другом способе соединени  обмоток нагрузки либо при необходимости формировани  выходных напр жений, измен ющихс  по другим (негармон-ическим) законам, что возможно при несинусоидальном распределении индукции в зазоре электрической машины, достаточно изменить закон про- граммировани  ППЗУ 5.

Claims (1)

1. Формула изобретени 

   Устройство дл  цифрового задани  трехфазного напр жени , содержащее реверсивный счетчик, первый вход которого соединен с шиной задани  частоты выходного напрй жени , первый и второй блоки умножени  и логический блок, отличающеес  тем, что, с целью расширени  функциональных возможностей, в него введены перепрограммируемое в соответствии с законом изменени  выходного напр жени  посто нное запоминающее устройство и первый и второй преобразователи код - длительность импульса, логический блок со- держитблок коммутации и блок формировани  и распределени  импульсов управлени  ключами блока коммутации, первый и второй выходы кода текущего значени  напр жени  перепрограммируемого посто-  нного запоминающего устройства подключены к входам первого и второго

   блоков умножен и  соответственно, выходы которых соединены с входами первого и второго преобразователей код - длительность импульса соответственно, выходы которых соединены с первым и

   вторым информационными входами блока формировани  и распределени  импульсов управлени  ключами блока коммутации соответственно , вход управлени  которого соединен с выходом кода состо ни  ключей

   перепрограммируемого посто нного запоминающего устройства, а его выходы соединены с входами блока коммутации, вторые входы блоков умножени  предназначены дл  подключени  к шине цифрового задани  амплитуды выходного напр жени , второй вход реверсивного счетчика предназначен дл  подключени  к шине задани  направлени  счета, причем блок формировани  и распределени  импульсов управлени  ключами блока коммутации выполнен в виде дешифратора, вход которого  вл етс  входом блока уприавлени  формировани  и распределени  импульсов управлени  ключами блока коммутации, и шести формирователей управл ющих сигналов, выполненных в виде двух схем И, первые входы которых соединены с выходами соответствующих преобразователей код - длительность импульса, а их вторые входы

   соединены с соответствующими выходами дешифратора и элемента ИЛИ, первые два входа которого соединены с выходами элементов И, а третий - с соответствующим выходом дешифратора, а выход  вл етс 

   выходом формировател  управл ющих сигналов и подключен к соответствующему ключу блока коммутации.

   И768Ш