JPH10323084A - モータ制御装置 - Google Patents

モータ制御装置

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JPH10323084A
JPH10323084A JP9132628A JP13262897A JPH10323084A JP H10323084 A JPH10323084 A JP H10323084A JP 9132628 A JP9132628 A JP 9132628A JP 13262897 A JP13262897 A JP 13262897A JP H10323084 A JPH10323084 A JP H10323084A
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pulse
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秀夫 松井
Michiaki Kuroiwa
通明 黒岩
Yasuki Nishiuchi
泰樹 西内
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
    • H02P23/0077—Characterised by the use of a particular software algorithm
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S388/00—Electricity: motor control systems
    • Y10S388/907—Specific control circuit element or device
    • Y10S388/921—Timer or time delay means

Abstract

(57)【要約】 【課題】 コントロールできるモータの種類が制限され
るという課題があった。 【解決手段】 モータ制御装置の統括的処理を行う中央
処理回路と、基準クロックから所定のパルスを発生させ
るタイマ部と、中央処理回路によってデータの書き換え
が可能で各相の制御信号に対応して設けられた複数のレ
ジスタと、複数のレジスタの数と同じビット数のデータ
を格納可能でタイマ部から出力される所定のパルスによ
り複数のレジスタの値がリロードされるシフトレジスタ
と、シフトレジスタの出力信号に基づいて多相モータの
各相の制御信号を生成する制御信号生成手段とを具備す
るモータ制御装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、三相インバータ
モータ等のモータの制御に使用するモータ制御装置に関
するものである。
【０００２】
【従来の技術】図６は特開平３−７０４７５号公報に記
載されている従来のモータコントローラを内蔵している
マイクロコンピュータの構成を示す回路図である。図６
において、１は発振器、２はタイマ部、１６はモータコ
ントロール回路、１７は全体の動作を統括するＣＰＵ、
１９はデータの一時的な保持およびワークエリア等のメ
モリであるＲＡＭ、１８は制御プログラム等が予め格納
されているＲＯＭである。
【０００３】タイマ部２は発振器１の出力信号Ｔをカウ
ントソースとしオーバフロー発生時立ち上がりのパルス
Ａを出力する同期用タイマ３、及び、パルスＡに基づい
て出力パルスＢ１〜Ｂ３を出力する三相インバータ波形
発生タイマ４ａ〜４ｃを有している。なお、三相インバ
ータ波形発生タイマ４ａ〜４ｃはワンショットモードで
動作する。
【０００４】次にモータコントロール回路１６の構成に
ついて説明する。２０はＣＰＵ１７の制御により三相出
力のスタートレベルを決定する信号Ｏを出力するスター
トレベル設定レジスタ、２５ａは三相のうちの１つの相
のモータ制御信号Ｕ、ＵＢの出力レベルを決定するＵ相
出力制御回路である。このＵ相出力制御回路２５ａは信
号Ｏ、パルスＡを入力とし否定論理積をとって信号Ｍを
出力するＮＡＮＤ回路２１ａと、信号Ｏを入力としてこ
の入力信号Ｏを反転するインバータ２２と、インバータ
２２の出力とパルスＡとを入力とし否定論理積をとって
信号Ｎを出力するＮＡＮＤ回路２１ｂと、セット信号を
信号Ｍ、リセット信号を信号Ｎ、トリガ信号をパルスＢ
１とし、信号Ｄ、Ｅを出力するフリップフロップ２３と
により構成される。
【０００５】２５ｂ、２５ｃはそれぞれＶ相、Ｗ相出力
制御回路であり構成はＵ相出力制御回路２５ａと同等で
ある。また２４ａ、２４ｂ、２４ｃはモータ制御信号
Ｕ、ＵＢが同時にロー出力とならない時間（以下、短絡
防止時間という）を設定するデッドタイムタイマでそれ
ぞれ三相インバータ波形発生タイマ４ａ、４ｂ、４ｃの
出力Ｂ１、Ｂ２、Ｂ３を基に動作し、立ち下がりのパル
スＪを出力する。１０ａ、１０ｂは信号Ｊをトリガ入力
とし、Ｕ相出力制御回路の出力信号Ｄ、Ｅをそれぞれの
データ入力とするフリップフロップであり、１１ａは信
号Ｄとフリップフロップ１０ａの出力Ｆを入力とし論理
積をとって信号Ｈを出力するＡＮＤ回路、１１ｂは信号
Ｅとフリップフロップ１０ｂの出力Ｇとの論理積をとっ
て信号Ｉを出力するＡＮＤ回路である。
【０００６】なお、フリップフロップ１０ａ、１０ｂ及
びＡＮＤ回路１１ａ、１１ｂによりＵ相短絡防止制御回
路を構成する。Ｖ相、Ｗ相についても同様にフリップフ
ロップ１０ｃ、１０ｄ及びＡＮＤ回路１１ｃ、１１ｄに
よりＶ相短絡防止制御回路が、フリップフロップ１０
ｅ、１０ｆ及びＡＮＤ回路１１ｅ、１１ｆによりＷ相短
絡防止制御回路が構成される。１２ａ〜１２ｆはモータ
制御信号Ｕ、ＵＢ、Ｖ、ＶＢ、Ｗ、ＷＢを出力するトラ
イステートの出力バッファであり出力のＯＮ、ＯＦＦ制
御はフリップフロップ１４の出力信号Ｌにより行われて
いる。なお、フリップフロップ１４はＣＰＵ１７の制御
信号をセット入力、ＣＰＵ１７からの制御信号及び外部
からの信号Ｋを入力とするＡＮＤ回路１４の出力をリセ
ット入力としている。１３ａ〜１３ｆはモータ制御信号
Ｕ、ＵＢ、Ｖ、ＶＢ、Ｗ、ＷＢの出力端子である。
【０００７】次に動作について説明する。なお、図６で
はＵ相、Ｖ相、Ｗ相の三相あるが動作については同等な
ためＵ相のみについて説明する。図７は従来のモータコ
ントロール回路のタイミングチャートである。発振器１
からのクロックＴを同期用タイマ３で分周しオーバフロ
ー発生時に同期用タイマ３はパルスＡを出力する。この
パルスＡにより三相インバータ波形発生タイマ４ａから
はＰＷＭ出力波形であるパルスＢ１が出力される。
【０００８】ＣＰＵ１７によりスタートレベル設定レジ
スタ２０から出力される信号Ｏのレベルが設定され、こ
の信号Ｏとパルス信号ＡとからＮＡＮＤ回路２１ａによ
り信号Ｍが出力されると共にインバータ２２、ＮＡＮＤ
回路２１ｂから信号Ｎが出力される。図７では信号Ｏが
ハイレベルの場合のタイミングチャートを示しており、
この場合、信号ＭがパルスＡに同期してローレベル出力
となりその結果フリップフロップ２３の出力Ｄはハイレ
ベル、出力Ｅはローレベルに設定される。次にパルスＢ
１の立ち下がりによりフリップフロップ２３の出力が反
転し信号Ｄはローレベル、信号Ｅはハイレベルに変化す
る。
【０００９】デッドタイムタイマ２４ａはＣＰＵ１７に
より短絡防止時間ｔｄが設定されており、信号Ｂ１の立
ち上がり及び立ち下がりに同期してＰＷＭ波形Ｊが出力
される。この信号Ｊとフリップフロップ１０ａ、１０ｂ
により信号Ｄ、Ｅに対しｔｄ分位相のずれた信号Ｆ、Ｇ
が作られる。信号Ｄ、Ｆの論理積をＡＮＤ回路１１ａが
とることにより信号Ｈを得る。また信号Ｅ、Ｇの論理積
をＡＮＤ１１ｂが取ることにより信号Ｉを得る。信号
Ｈ、Ｉが出力バッファ１２ａ，１２ｂを介して出力端子
１３ａ、１３ｂから出力されてモータドライブ波形Ｕ、
ＵＢを得ることが出来る。以上説明してきたＵ、ＵＢ波
形と同様にしてＶ、ＶＢ、Ｗ、ＷＢのモータドライブ波
形を得ることが出来る。また出力バッファ１２ａ〜１２
ｆの出力をコントロールする信号Ｌを出力するフリップ
フロップ１４はＣＰＵ１７によりセット、リセットが可
能で外部信号Ｋによってもリセットが可能であるためＣ
ＰＵ１７、外部信号Ｋによりモータ制御信号Ｕ、ＵＢ、
Ｖ、ＶＢ、Ｗ、ＷＢの出力のＯＮ、ＯＦＦ制御が可能と
なっている。
【００１０】
【発明が解決しようとする課題】従来のモータ制御装置
は以上のように構成されていたため、制御信号Ｕ、ＵＢ
は反転したレベルの波形しか得ることが出来ず、また、
外部イベント（例えば割り込み）が発生した場合に三相
出力周期や、制御信号Ｕ、ＵＢの出力レベルを変えるこ
とができない。このためコントロールできるモータの種
類が制限されていた。
【００１１】この発明は以上のような課題を解決するた
めになされたもので、多様な制御信号を発生させること
により、より広範囲の種類のモータのコントロールがで
きるモータ制御装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】請求項１記載の発明に係
るモータ制御装置は、中央処理回路によってデータの書
き換えが可能で各相の制御信号に対応して設けられた複
数のレジスタと、複数のレジスタの数と同じビット数の
データを格納可能でタイマ部から出力される所定のパル
スにより複数のレジスタの値がリロードされるシフトレ
ジスタと、シフトレジスタの出力信号に基づいて多相モ
ータの各相の制御信号を生成する制御信号生成手段とを
具備するものである。
【００１３】請求項２記載の発明に係るモータ制御装置
のタイマ部は、同期用パルスを発生する同期用タイマ
と、同期用タイマから出力されたパルスが発生する毎に
カウントを開始して所定のカウントが終了した後に出力
信号のレベルを変化させ、このレベル変化により前記シ
フトレジスタのシフト動作を開始させる波形発生用タイ
マと、同期用タイマから出力される同期用パルスと同期
用タイマのカウント値書き込み信号との論理和をとって
波形発生用タイマに供給するとともにレジスタに格納さ
れているデータをシフトレジスタにリロードする動作を
開始させる信号としてシフトレジスタに供給する第１の
オア回路とを具備するものである。
【００１４】請求項３記載の発明に係るモータ制御装置
は、第１のオア回路の出力と中央処理回路から出力され
るリロード指示信号との論理和をとってレジスタに格納
されているデータをシフトレジスタにリロードする動作
を開始する信号としてシフトレジスタに供給する第２の
オア回路をさらに具備するものである。
【００１５】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるモ
ータ制御装置の構成を示す回路図である。図において、
１は発振器、２はタイマ部、１６ａはモータコントロー
ル回路、１７は全体の動作を統括するＣＰＵ（中央処理
回路）、１９はデータの一時的な保持およびワークエリ
ア等のメモリであるＲＡＭ、１８は制御プログラム等が
予め格納されているＲＯＭである。発振器１、タイマ部
２、ＣＰＵ１７、ＲＯＭ１８、ＲＡＭ１９は図６に示す
従来例のものと同様のものであるので重複する説明は省
略する。但し、ＣＰＵ１７が行う各部の制御については
以下に説明するように動作が異なる。
【００１６】次にモータコントロール回路１６ａの構成
について説明する。８ａはＵ相出力制御回路でありＣＰ
Ｕ１７からの制御により値を設定できるレジスタ５ａ、
５ｂ、５ｃ、５ｄと、パルス信号Ａによりレジスタ５
ａ、５ｂに格納されているデータが設定され、三相イン
バータ波形発生タイマ（波形発生用タイマ）４ａの出力
Ｂ１の立ち下がりによりデータがシフトするシフトレジ
スタ６ａ、６ｂと、シフトレジスタ６ａの出力を反転し
て信号Ｄを出力するインバータ７ａと、パルス信号Ａに
よりレジスタ５ｃ、５ｄのデータが設定され、三相イン
バータ波形発生タイマ４ａの出力Ｂ１の立ち下がりによ
りデータがシフトするシフトレジスタ６ｃ、６ｄと、シ
フトレジスタ６ｃの出力を反転して信号Ｅを出力するイ
ンバータ７ｂとにより構成されている。
【００１７】８ｂ、８ｃはそれぞれＶ、Ｗ相出力制御回
路であり構成は８ａと同等であるので重複する説明は省
略する。また、三相インバータ波形発生タイマ（波形発
生用タイマ）４ｂ、４ｃは三相インバータ波形発生タイ
マ４ａと同等であるので重複する説明は省略する。９
ａ、９ｂ、９ｃは短絡防止時間を設定するデッドタイム
タイマでありパルスＡの立ち上がり、パルスＢ１の立ち
下がりで動作し、信号Ｊを出力する。フリップフロップ
１０ａ、１０ｂ（制御信号生成手段）、ＡＮＤ回路（制
御信号生成手段）１１ａ、１１ｂで構成されるＵ相短絡
防止制御回路（制御信号生成手段）８ａ、フリップフロ
ップ（制御信号生成手段）１０ｃ、１０ｄ、ＡＮＤ回路
（制御信号生成手段）１１ｃ、１１ｄで構成されるＶ相
短絡防止制御回路（制御信号生成手段）８ｂ、フリップ
フロップ（制御信号生成手段）１０ｅ、１０ｆ、ＡＮＤ
回路（制御信号生成手段）１１ｅ、１１ｆで構成される
Ｗ相短絡防止制御回路（制御信号生成手段）８ｃ、およ
び出力バッファ（制御信号生成手段）１２ａ〜１２ｆ、
出力端子１３ａ〜１３ｆ、フリップフロップ１４（制御
信号生成手段）、ＡＮＤ回路（制御信号生成手段）１５
は図６に示す従来例と同等であるため重複する説明を省
略する。
【００１８】次に動作について説明する。図２はこの発
明の実施の形態１によるモータ制御装置の各部の信号の
タイミングを示すタイミングチャートである。なお、図
１ではＵ相、Ｖ相、Ｗ相の三相あるが動作については三
相とも同等なためＵ相のみについて説明を行う。
【００１９】発振器１からのクロックＴを同期用タイマ
３で分周しオーバフロー発生時に同期用タイマ３はパル
スＡを出力する。このパルスＡにより三相インバータ波
形発生タイマ４ａからはＰＷＭ出力波形であるパルスＢ
１が出力される。ＣＰＵ１７の制御によりレジスタ５
ａ、５ｂにそれぞれ“０”、“１”が、レジスタ５ｃ，
５ｄにはそれぞれ“１”、“０”が設定されているとす
る。なお、図１では接続が省略されているが、レジスタ
５ａ〜５ｄはＣＰＵ１７の制御によってデータをセット
できるようになっている。
【００２０】パルスＡの立ち上がりによりレジスタ５
ａ、５ｂの値がシフトレジスタ６ａ，６ｂにリロードさ
れインバータ７ａを介して信号Ｄはハイレベルに設定さ
れる。同様に、レジスタ５ｃ、５ｄの値がシフトレジス
タ６ｃ、６ｄにリロードされインバータ７ｂを介して信
号Ｅはハイレベルに設定される。次にパルスＢ１の立ち
下がりによりシフトレジスタ６ａ、６ｂ及びシフトレジ
スタ６ｃ，６ｄの値がシフトして信号Ｄはローレベル
に、信号Ｅはハイレベルに変化する。
【００２１】以上の動作と並行してパルスＡの立ち下が
り後、区間ｔ１でＣＰＵ１７によりレジスタ５ｃ、５ｄ
の値をそれぞれ“１”、“１”に書き換えておく。する
と区間ｔ２ではパルスＡの立ち上がりにより、レジスタ
５ｃ、５ｄの値がシフトレジスタ６ｃ、６ｄにリロード
される。レジスタ５ｃ、５ｄの値は区間ｔ１でそれぞれ
“１”、“１”に書き換えられているため信号Ｅはロー
レベルとなり、パルスＢ１の立ち下がりによりシフトレ
ジスタ６ｃ、６ｄの値がシフトしてもローレベルとな
る。信号Ｄは区間ｔ１のときと同様な波形となる。区間
ｔ３、ｔ４については区間ｔ２と同様な動作をし、信号
Ｄ、Ｅは図２に示す波形となる。
【００２２】次にデッドタイムタイマ９ａにはＣＰＵ１
７により短絡防止時間ｔｄが設定され、パルスＡの立ち
上がり及びパルスＢ１の立ち下がり時に動作しＰＷＭ波
形Ｊを出力する。この信号Ｊとフリップフロップ１０
ａ、１０ｂにより信号Ｄ、Ｅに対しｔｄ位相のずれた信
号Ｆ、Ｇが作られる。信号Ｄ、Ｆの論理積がＡＮＤ回路
１１ａでとられて信号Ｈが得られる。また信号Ｅ、Ｇの
論理積をＡＮＤ回路１１ｂでとられて信号Ｉが得られ
る。信号Ｈ、Ｉが出力バッファ１２ａ、１２ｂを介して
出力端子１３ａ、１３ｂから出力され、モータ制御信号
Ｕ、ＵＢを得ることができる。実施の形態１により得ら
れるモータ制御信号Ｕ、ＵＢの波形は区間ｔ１では従来
のモータコントロール回路と同様な逆極性の波形が得ら
れ、区間ｔ２〜ｔ４では制御信号Ｕは信号レベルの変化
するＰＷＭ波形が得られ、制御信号ＵＢはハイレベルの
固定した信号が得られる。
【００２３】以上のように、この実施の形態１では従来
と同様な逆相のモータドライブ波形が得られると共に
Ｕ、ＵＢ個別に独立して出力レベルを設定することがで
きるようになり、かつ、モータ制御信号で外部のパワー
デバイスを破壊しない為に必要な短絡防止時間も設定す
る事ができるので対応できるモータの種類の範囲が広く
なる効果がある。
【００２４】実施の形態２．図３はこの発明の実施の形
態２によるモータ制御装置の構成を示す回路図である。
このモータ制御装置はＣＰＵ１７、ＲＯＭ１８、ＲＡＭ
１９、発振器１、タイマ部２ａ、モータコントロール回
路１６ｂとから構成されている。同図において、図６に
示す従来の技術あるいは図１に示す実施の形態１と同等
の部分には同一符号を付し重複する説明は省略する。
【００２５】タイマ部２ａは発振器１のクロックＴをカ
ウントソースとし、オーバフロー発生時に立ち上がりの
パルスを出力する同期用タイマ３と、同期用タイマ３の
出力と同期用タイマ３のタイマ値書き込み信号を入力と
しパルスＡを出力するＯＲ回路（第１のオア回路）２５
と、パルスＡとＣＰＵ１７からのトリガ信号を入力して
パルスＱを出力するＯＲ回路（第２のオア回路）２６
と、パルスＡに基づいて出力パルスＢ１〜Ｂ３を出力す
る三相インバータ波形発生タイマ４ａ〜４ｃとを有して
いる。なお、三相インバータ波形発生タイマ４ａはワン
ショットモードで動作する。
【００２６】次にモータコントロール回路１６ｂについ
て説明する。８ａはＵ相出力制御回路であり、ＣＰＵ１
７からの制御により値が設定されるレジスタ５ａ、５ｂ
と、パルス信号Ｑによりレジスタ５ａ、５ｂのデータが
設定され、三相インバータ波形発生タイマ４ａの出力Ｂ
１の立ち下がりでデータがシフトするシフトレジスタ６
ａ、６ｂと、シフトレジスタ６ａの出力を反転して信号
Ｄを出力するインバータ７ａと、パルス信号Ｑによりレ
ジスタ５ｃ、５ｄのデータが設定され、三相インバータ
波形発生タイマ４ａの出力Ｂ１の立ち下がりでデータが
シフトするシフトレジスタ６ｃ，６ｄと、シフトレジス
タ６ｃの出力を反転して信号Ｅを出力するインバータ７
ｂとにより構成されている。
【００２７】８ｂ、８ｃはそれぞれＶ相出力回路、Ｗ相
出力制御回路であり構成は８ａと同等である。９ａ、９
ｂ、９ｃは短絡防止時間を設定するデッドタイムタイマ
でありパルスＱの立ち上がり、パルスＢ１の立ち下がり
時に動作し、信号Ｊを出力する。フリップフロップ１０
ａ、１０ｂ及びＡＮＤ回路１１ａ，１１ｂで構成される
Ｕ相短絡防止制御回路８ａ、フリップフロップ１０ｃ、
１０ｄ及びＡＮＤ回路１１ｃ、１１ｄで構成されるＶ相
短絡防止制御回路８ｂ、フリップフロップ１０ｅ、１０
ｆ及びＡＮＤ回路１１ｅ、１１ｆで構成されるＷ相短絡
防止制御回路８ｃ、出力バッファ１２ａ〜１２ｆ、出力
端子１３ａ〜１３ｆ、フリップフロップ１４、ＡＮＤ回
路１５は従来例および実施の形態１と同等であるため説
明を省略する。
【００２８】次に動作について説明する。図４はこの発
明の実施の形態２によるモータ制御装置において周期を
変化させる場合の信号のタイミングを示すタイミングチ
ャートである。図４において区間ｔ１ではレジスタ５
ａ、５ｂにそれぞれ“１”、“１”、レジスタ５ｃ、５
ｄにはそれぞれ“１”、“０”のデータがＣＰＵ１７に
より設定され、実施の形態１で説明した動作と同様に図
４に示す信号Ｄ、Ｅが生成される。区間ｔ２で割り込み
などの外部イベントが発生した場合、ＣＰＵ１７により
同期用タイマ３の動作を停止させ、レジスタ５ａ、５ｂ
に“０”、“１”が、レジスタ５ｃ、５ｄに“１”、
“１”が設定される。
【００２９】次に同期用タイマ３に次の区間ｔ３を設定
すると信号Ｐが立ち上がり、先に設定したレジスタ５
ａ、５ｂの値がレジスタ６ａ、６ｂにレジスタ５ｃ、５
ｄの値がレジスタ６ｃ、６ｄに設定される。信号Ｄはハ
イレベルに、信号Ｅはローレベルに変化するととも三相
インバータ波形発生タイマ４ａの出力パルスＢ１が立ち
上がる。その後、ＣＰＵ１７により同期用タイマ３の動
作を開始させる。区間ｔ３では実施の形態１の動作と同
様にパルスＢ１の立ち下がりでシフトレジスタ６ａ、６
ｂ、６ｃ、６ｄでシフト動作が行われ信号Ｄ、信号Ｅと
もにローレベルとなる。区間ｔ４では区間ｔ３の動作を
繰り返し、信号Ｄ、信号Ｅは図４に示すようになる。
【００３０】デッドタイムタイマ９ａは信号Ｑの立ち上
がり、パルスＢ１の立ち下がり時に動作し、信号Ｊを出
力する。以上説明した信号Ｄ、Ｅ、Ｊがフリップフロッ
プ１０ａ、１０ｂ、ＡＮＤ回路１１ａ、１１ｂ、出力バ
ッファ１２ａ、１２ｂを経て出力端子１３ａ、１３ｂよ
りモータ制御信号Ｕ、ＵＢとして出力される。
【００３１】次に、ＣＰＵ１７によるモータ制御信号の
変化について説明する。図５はこの発明の実施の形態２
によるモータ制御装置の各部の信号のタイミングを示す
タイミングチャートである。図において、区間ｔ１では
図４の動作と同じであり重複する説明は省略する。区間
ｔ２において外部イベントが発生した場合ＣＰＵ１７に
よりレジスタ５ａ、５ｂに“０”、“１”を、レジスタ
５ｃ、５ｄに“１”、“１”を設定し、その後、ＣＰＵ
１７からＯＲ回路２６へ立ち上がりのトリガパルスを出
力する。ＣＰＵ１７からＯＲ回路２６へ立ち上がりのト
リガパルスが供給されると信号Ｑも立ち上がり、先に設
定したレジスタ５ａ、５ｂの値がレジスタ６ａ、６ｂに
レジスタ５ｃ、５ｄの値がレジスタ６ｃ、６ｄに設定さ
れる。その結果、信号Ｄはハイレベルに信号Ｅはローレ
ベルになる。
【００３２】その後トリガＢ１の立ち下がりに同期しシ
フトレジスタ６ａ、６ｂ、６ｃ、６ｄでシフト動作が行
われ、信号Ｄはハイレベルからローレベルに変化し、信
号Ｅはローレベルのままとなる。区間ｔ３、ｔ４では図
４に示した場合と同様に周期的な動作が行われ、図５に
示す信号Ｄ、Ｅの波形となる。デッドタイムタイマ９ａ
は信号Ｑの立ち上がり、パルスＢ１の立ち下がり時に動
作し、信号Ｊを出力する。以上、説明した信号Ｄ、Ｅ、
Ｊがフリップフロップ１０ａ，１０ｂ、ＡＮＤ回路１１
ａ、１１ｂ、出力バッファ１２ａ、１２ｂを経て出力端
子１３ａ、１３ｂよりモータ制御信号Ｕ、ＵＢとして出
力される。
【００３３】なお、図４の波形はモータコントロールの
信号出力周期を変化させるとともに出力レベルも変える
ものであり、図５はモータコントロールの信号出力周期
を変化させず出力レベルのみを変化させる場合の動作を
示している。
【００３４】以上のように、この実施の形態２によるモ
ータ制御装置は、例えば割り込みなどの外部イベントが
発生した場合に三相出力周期とモータ制御信号Ｕ、ＵＢ
の出力レベルの変更あるいはモータ制御信号Ｕ、ＵＢの
出力レベルのみの変更をすることができ、実施の形態１
よりさらに多種のモータを制御できる。
【００３５】
【発明の効果】以上のように、請求項１記載の発明によ
れば、データの書き換えが可能で各相の制御信号に対応
して設けられた複数のレジスタと、複数のレジスタの数
と同じビット数のデータを格納可能でタイマ部から出力
される所定のパルスにより複数のレジスタの値がリロー
ドされるシフトレジスタとを有し、シフトレジスタの出
力信号に基づいて多相モータの各相の制御信号を生成す
るように構成したので、レジスタの書き込みデータを変
えることにより、複雑な制御信号を生成することがで
き、他種類のモータの制御を行うことができる効果があ
る。
【００３６】請求項２記載の発明によれば、タイマ部は
同期用パルスを発生する同期用タイマと、同期用タイマ
から出力されたパルスが発生する毎にカウントを開始し
て所定のカウントが終了した後に出力信号のレベルを変
化させ、このレベル変化により前記シフトレジスタのシ
フト動作を開始させる波形発生用タイマと、同期用タイ
マから出力される同期用パルスと同期用タイマのカウン
ト値書き込み信号との論理和をとって波形発生用タイマ
に供給する第１のオア回路とを有し、オア回路からの出
力をレジスタに格納されているデータをシフトレジスタ
にリロードする動作を開始させる信号としてシフトレジ
スタに供給するように構成したので、同期用タイマのカ
ウント値書き込み信号によってモータ制御信号の周期を
変えることができ、より多様な制御信号を生成すること
ができる効果がある。
【００３７】請求項３記載の発明によれば、第１のオア
回路の出力と中央処理回路から出力されるリロード指示
信号との論理和をとってレジスタに格納されているデー
タをシフトレジスタにリロードする動作を開始する信号
として、シフトレジスタに供給するように構成したの
で、モータ制御信号の周期とは独立に、シフトレジスタ
のリロードができ、より多様な制御信号を生成すること
ができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるモータ制御装
置の構成を示す回路図である。
【図２】 この発明の実施の形態１によるモータ制御装
置の各部の信号のタイミングを示すタイミングチャート
である。
【図３】 この発明の実施の形態２によるモータ制御装
置の構成を示す回路図である。
【図４】 この発明の実施の形態２によるモータ制御装
置において周期を変化させる場合の信号のタイミングを
示すタイミングチャートである。
【図５】 この発明の実施の形態２によるモータ制御装
置においてＣＰＵによってシフトレジスタへのデータ転
送を行ってより多様な制御信号を生成する場合の各部の
信号のタイミングを示すタイミングチャートである。
【図６】 従来のモータコントローラを内蔵しているマ
イクロコンピュータの構成を示す回路図である。
【図７】 従来のモータコントロール回路のタイミング
チャートである。
【符号の説明】
２ タイマ部、３ 同期用タイマ、４ａ〜４ｃ 三相イ
ンバータ波形発生タイマ（波形発生用タイマ）、５ａ〜
５ｄ レジスタ、６ａ〜６ｄ シフトレジスタ、１０ａ
〜１０ｆ フリップフロップ（制御信号生成手段）、１
１ａ〜１１ｆＡＮＤ回路（制御信号生成手段）、１２ａ
〜１２ｆ 出力バッファ（制御信号生成手段）、１４
フリップフロップ（制御信号生成手段）、１５ ＡＮＤ
回路（制御信号生成手段）、１７ ＣＰＵ（中央処理回
路）、２５ ＯＲ回路（第１のオア回路）、２６ ＯＲ
回路（第２のオア回路）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西内 泰樹 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 多相モータを制御するモータ制御装置に
    おいて、前記モータ制御装置の統括的処理を行う中央処
    理回路と、基準クロックから所定のパルスを発生させる
    タイマ部と、前記中央処理回路によってデータの書き換
    えが可能で各相の制御信号に対応して設けられた複数の
    レジスタと、前記複数のレジスタの数と同じビット数の
    データを格納可能で前記タイマ部から出力される前記所
    定のパルスにより前記複数のレジスタの値がリロードさ
    れるシフトレジスタと、前記シフトレジスタの出力信号
    に基づいて前記多相モータの各相の制御信号を生成する
    制御信号生成手段とを具備することを特徴とするモータ
    制御装置。
  2. 【請求項２】 タイマ部は同期用パルスを発生する同期
    用タイマと、前記同期用タイマから出力されたパルスが
    発生する毎にカウントを開始して所定のカウントが終了
    した後に出力信号のレベルを変化させ、このレベル変化
    によりシフトレジスタのシフト動作を開始させる波形発
    生用タイマと、同期用タイマから出力される同期用パル
    スと前記同期用タイマのカウント値書き込み信号との論
    理和をとって前記波形発生用タイマに供給するとともに
    レジスタに格納されているデータを前記シフトレジスタ
    にリロードする動作を開始させる信号として前記シフト
    レジスタに供給する第１のオア回路とを具備することを
    特徴とする請求項１記載のモータ制御装置。
  3. 【請求項３】 第１のオア回路の出力と中央処理回路か
    ら出力されるリロード指示信号との論理和をとってレジ
    スタに格納されているデータをシフトレジスタにリロー
    ドする動作を開始する信号として前記シフトレジスタに
    供給する第２のオア回路をさらに具備することを特徴と
    する請求項２記載のモータ制御装置。
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