JP2891711B2

JP2891711B2 - マイクロコンピュータ

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Publication number: JP2891711B2
Application number: JP1018842A
Authority: JP
Inventors: 康文高峯; 幸弘西口
Original assignee: NIPPON DENKI AISHII MAIKON SHISUTEMU KK
Current assignee: NIPPON DENKI AISHII MAIKON SHISUTEMU KK
Priority date: 1989-01-27
Filing date: 1989-01-27
Publication date: 1999-05-17
Anticipated expiration: 2014-05-17
Also published as: JPH02199503A

Description

【発明の詳細な説明】［産業上の利用分野］本発明はプログラマブルな波形を出力するパルス生成
回路を備えたマイクロコンピュータに関する。

［従来の技術］マイクロコンピュータでモータを制御する場合、モー
タを制御するための制御パルスを中央処理装置（以下、
CPUと呼ぶ）で全て生成しようとするとCPUの負担が増
し、高速制御が不可能になる。このため、従来からモー
タ制御を行なう用途には、モータ制御に適したハードウ
エアを内蔵したマイクロコンピュータが使用されてい
る。

第８図はこのような機能を備えたマイクロコンピュー
タの構成を示す図である。マイクロコンピュータ１は、
プログラム及びデータを記憶するメモリ２と、このメモ
リ２に記憶された命令に従って演算処理を行なうCPU3
と、後述する周辺回路４とを備えている。

周辺回路４は、マイクロコンピュータ１の外部に接続
される外付け機器に対し、制御信号を出力したり、ステ
ータス信号を入力して外付け機器を制御する。前記モー
タ制御に適したハードウエアは、この周辺回路４に属す
る。

以下、このようなマイクロコンピュータ１を使用した
交流誘導モータの制御方法について説明する。

一般に交流誘導モータは、第９図に示すような３相の
正弦波信号（A,B,C）により駆動される。しかし、マイ
クロコンピュータによる制御の場合には、正弦波信号の
生成が困難であることから、通常、PWM（パルス幅変
調）インバータによる駆動システムが使用される（OHM
誌,1984年７月号P33乃至36）。即ち、第９図に示すよう
に、正弦波信号の周波数より高い周波数の搬送波を想定
し、この搬送波と正弦波信号とが同期するような各相に
対する矩形信号で、正弦波信号を近似する。この矩形信
号のことをPWM信号と呼び、そのパルス幅は正弦波信号
の振幅値の逆数に対応している。マイクロコンピュータ
１の周辺回路４には、このようなPWM信号を生成出力す
るパルス生成回路が備えられている。

第10図はパルス生成回路の構成を示すブロック図であ
る。

このパルス生成回路は、データバス11を介してCPU3と
接続されている。データバス11は、バス接続回路12を介
して内部バス13と接続されている。この内部バス13には
バス接続回路14を介してカウンタ15が接続されている。
カウンタ15は、カウンタクロックCNTCKが入力される度
にその内容を＋１だけ更新し、その内容が所定の値に達
するとクリア信号CLRによりクリアされる。また、内部
バス13には複数のコンペアレジスタ16−0,16−1,16−2,
16−3,16−4,16−5,16−６が接続されている。このう
ち、コンペアレジスタ16−６（CM6）には、第９図t₃で
示すPWM信号の周期データが設定される。また、コンペ
アレジスタ16−0,16−１（CM0,CM1）には、Ａ相のPWMパ
ルスの降下タイミングt₂のデータ及び立上りタイミング
t₁のデータが夫々格納され、コンペアレジスタ16−2,16
−３（CM2,CM3）には、Ｂ相のPWMパルスの降下タイミン
グt₂のデータ及び立上りタイミングt₁のデータ夫々格納
され、更にコンペアレジスタ16−4,16−５（CM4,CM5）
には、Ｃ相のPWMパルスの降下タイミングt₂のデータ及
び立上りタイミングt₁のデータが夫々格納される。これ
らのデータは、PWM信号の１周期毎にCPU3によって書込
まれる。コンペアレジスタ16−０乃至16−６は、格納さ
れたデータとカウンタ15から出力されるカウンタ出力と
が一致すると、一致信号EQ0乃至EQ6信号を各出力端から
出力するものとなっている。

コンペアレジスタ16−0,16−１から出力されるEQ0,EQ
1信号は、RSフリップフロップ回路（以下、RS−F/Fと呼
ぶ）17−０のリセット端子Ｒ及びセット端子Ｓに夫々入
力されている。コンペアレジスタ16−2,16−３から出力
されるEQ2,EQ3信号は、RS−F/F17−１のリセット端子Ｒ
及びセット端子Ｓに夫々入力されている。更にコンペア
レジスタ16−4,16−５から出力されるEQ4,EQ5信号は、R
S−F/F17−２のリセット端子Ｒ及びセット端子Ｓに夫々
入力されている。これらRS−F/F17−０乃至17−２の出
力は、マルチプレクサ18−0,18−1,18−２及び出力バッ
ファ19−0,19−1,19−２を介して出力ポートP0,P1,P2か
ら夫々出力される。出力ポートはこの他にも５つの出力
ポートP3,P4,P5,P6,P7を備えている。これら５つの出力
ポートP3乃至P7には、データバス11上のデータがポート
ラッチ20及び出力バッファ19−3,19−4,19−5,19−6,19
−７を夫々介して出力されるようになっている。また、
他の３つの出力ポートP0乃至P2には、MOD信号によって
マルチプレクサ18−0,18−1,18−２の入力を切換えるこ
とにより、データバス11上のデータがポートラッチ20、
マルチプレクサ18−０乃至18−２及び出力バッファ19−
０乃至19−２を介して出力されるようになっている。

リードライト制御回路21は、CPU3からデータの読み書
きのためのアドレスADとリード制御信号RD及びライト制
御信号WRとを入力し、各コンペアレジスタ16−０乃至16
−６へのデータ書込み制御信号WRCMi（ｉ＝0,1,…,6）
及びデータ読出し制御信号RDCMi、並びにポートラッチ2
0のデータ書込み制御信号WRPL及びデータ読出し制御信
号RDPLを出力するものとなっている。また、内部バス13
は、RD信号及びWD信号の少なくとも一方が“1"レベルで
ある場合にORゲート22、インバータ23及びバス接続回路
12,14によってデータバス11側に接続され、RD信号及びW
D信号が“0"レベルである場合、即ちデータのリードラ
イトが行なわれていないときにはカウンタ15側に接続さ
れるようになっている。

次に、この回路の動作について説明する。

モード信号MODが“0"である場合には、マルチプレク
サ18−0,18−1,18−２は、ポートラッチ20側の入力を選
択する。このため、データバス11上のデータはポートラ
ッチ20でラッチされた後、出力バッファ19−０乃至19−
７及び出力ポートP0乃至P7を介して読出される。この場
合には、他の回路は使用されない。

モード信号MODが“1"である場合には、マルチプレク
サ18−０乃至18−２はRS−F/F17−０乃至17−２側の入
力を選択する。このモードでは、PWM信号の周期t₃毎に
A,B,Cの各相の立上り及び降下時間t₁,t₂がコンペアレジ
スタ16−０乃至16−５に設定されると共に、周期t₃がコ
ンペアレジスタ16−６に設定される。そして、カウンタ
15とコンペアレジスタ16−０乃至16−５の内容が一致す
る度にEQ0乃至EQ5信号がＲ−F/F17−０乃至17−２をセ
ット及びリセットする。これにより、出力ポートP0乃至
P2からPWMパルスが出力される。更にカウンタ15とコン
ペアレジスタ16−６の内容とが一致すると、カウンタ15
のクリア信号CLRとCPU3への割込み要求とが発生する。

以上の制御を繰り返すことにより、第９図に示すＡ
相,B相及びＣ相の各PWM信号が順次発生し、交流誘導モ
ータを制御することができる。

［発明が解決しようとする課題］上述した従来のマイクロコンピュータでは、交流誘導
モータの制御の分野以外に使用される場合、モード信号
を“0"にすることにより、出力ポートを汎用の出力ポー
ト端子として使用することができる。しかし、この場
合、パルス生成回路の殆どの回路は全く使用されない。
このため、交流誘導モータの制御分野以外の応用分野に
上記のマイクロコンピュータを使用するユーザは全く使
用しない回路を含んだ分だけ価格の高いマイクロコンピ
ュータを購入しなければならず、非経済的であるという
問題点があった。また、上述した従来のマイクロコンピ
ュータは交流誘導モータの制御分野以外の応用分野では
価格的に使用困難であるため、その応用分野が限定され
てしまい、量産効果が得られず、更に価格が上昇してし
まうという問題点があった。

本発明はかかる問題点に鑑みてなされたものであっ
て、ハードウエアの有効利用を図ることにより、応用分
野を拡大することができ、これにより低価格化を図るこ
とができるマイクロコンピュータを提供することを目的
とする。

［課題を解決するための手段］本発明に係るマイクロコンピュータは、プログラム及
びデータの少なくとも一方を記憶するメモリと、プログ
ラムに従って演算処理を実行する中央処理装置と、この
中央処理装置によってセットされたデータに基づいてパ
ルス信号を生成出力するパルス生成回路とを具備した交
流モータ制御用マイクロコンピュータにおいて、前記パ
ルス生成回路は、供給されるクロックに基づいてその内
容を更新するカウンタと、前記中央処理装置によりデー
タがセットされると共に該セットされたデータと前記カ
ウンタの出力とを比較して両者が一致したときに一致信
号を出力する複数のコンペアレジスタと、これらコンペ
アレジスタから出力される一致信号によってセット・リ
セットされて第１の出力パルスを外部に出力する第１の
パルス出力回路と、前記複数のコンペアレジスタのうち
の一部から出力される一致信号を所定の優先度に基づい
て調停し前記複数のコンペアレジスタのうちの他の一部
へデータ読み出し信号を出力する調停回路と、この調停
回路からの読み出し信号によって前記コンペアレジスタ
から読み出されたデータを第２の出力パルスとして外部
に出力する第２のパルス出力回路と、前記第１及び第２
のパルス出力回路のうちいずれか一方を機能させる選択
回路とを具備し、前記パルス生成回路に含まれるコンペ
アレジスタを使用して任意のタイミングで任意のデータ
を出力する実時間処理を行うものであることを特徴とす
る。

［作用］本発明によれば、コンペアレジスタに各相の立上り及
び降下時間のデータを格納すると、これらデータとカウ
ンタの内容とがコンペアレジスタで比較され、その一致
信号で第１のパルス出力回路がセット・リセットされて
従来と同様のPWMパルス信号が得られることになる。

また、複数のコンペアレジスタの一部にデータの出力
時間を示す出力タイミングデータを格納し、複数のコン
ペアレジスタの他の一部に出力すべきデータを格納する
ことにより、任意のタイミングで任意のデータを出力す
る所謂実時間処理を行なうことができる。この場合、複
数のコンペアレジスタに同じ出力タイミングデータが格
納されると、調停回路が所定の優先度に基づいてこれら
のタイミングを調停するので、データ同士が衝突するの
を防止することができる。

このように本発明によれば、PWMパルスを生成するた
めのコンペアレジスタ及びカウンタを利用して任意のタ
イミングで所定のデータを出力させる制御を行なうこと
ができるので、ハードウエアの有効利用を図ることがで
き、応用分野を大幅に拡大することができる。従って量
産効果により低価格のマイクロコンピュータを得ること
ができる。

［実施例］以下、添付の図面に基づいて本発明の実施例について
詳細に説明する。

第１図は本発明の実施例に係るマイクロコンピュータ
におけるパルス生成回路の構成を示すブロック図であ
る。なお、この図において、第１図と同一部分には同一
符号を付し重複する説明は省略する。

内部バス13に接続されたコンペアレジスタ16−０乃至
16−５（CM0乃至CM5）からの各一致信号EQ0乃至EQ5は、
ANDゲート31−0,31−1,31−2,31−3,31−4,31−５の各
一方の入力端に入力されている。これらANDゲート31−
０乃至31−５は、他方の入力端に入力されたタイマーモ
ード信号TMODのインバータ32による反転信号によって一
致信号EQ0乃至EQ5を選択的に通過させるものとなってい
る。

これらANDゲート31−０乃至31−５の出力は、セット
・リセット端子付きのＤラッチ回路33−0,33−1,33−２
の各リセット端子Ｒ及びセット端子Ｓに入力されてい
る。これらＤラッチ回路33−０乃至33−２の出力は、モ
ード信号MODに応じてマルチプレクサ18−０乃至18−２
で選択され、出力ポートP0乃至P2に出力される。

コンペアレジスタ16−０乃至16−３は、前述したPWM
パルスの立上り及び降下タイミングを指定するデータを
格納する他に、後述するタイマーモード“1"において
は、任意のパラレルデータの出力タイミングを示すタイ
ミングデータを格納する。また、コンペアレジスタ16−
4,16−５は、前述したPWMパルスの立上り及び降下タイ
ミングを指定するデータを格納する他に、後述するタイ
マーモード“1"においては、任意のタイミングで出力さ
れる出力データを格納する。更に、コンペアレジスタ16
−６は、前述と同様、PWMパルスの周期を格納する。

これらコンペアレジスタ16−ｎ（ｎ＝0,1,2,…,6）
は、例えば第２図に示すような回路をビット数分だけ備
えて構成されている。

即ち、Ｄラッチ回路101は、ライト制御信号WRCMnで内
部バス13から１ビット分のデータを記憶する。また、バ
ッファ102はリード制御信号RDCMnで内部バス13にデータ
を読み出す。内部バス13上のデータと、Ｄラッチ回路10
1に記憶されたデータとはEX−OR（排他的論理和）ゲー
ト103で比較され、両者が一致すると一致出力が出力さ
れる。この一致出力がビット数分だけNORゲート104に入
力されている。このNORゲート104の出力と、インバータ
105を介したカウンタクロックCNTCKの反転信号とがAND
ゲート106に入力されている。従ってANDゲート106から
はカウンタクロックCNTCKに同期した一致信号EQnが出力
される。

一致信号EQ0乃至EQ3は、コンペアレジスタ16−4,16−
５のいずれからデータを読み出すかを決定する第１の調
停回路34に入力されている。この第１の調停回路34は、
ORゲート41,42,43,44、インバータ45、ANDゲート46及び
Ｄラッチ回路47により構成されている。また、一致信号
EQ0乃至EQ3は、読み出された８ビットデータのうち、上
位／下位のいずれの４ビットを出力データとして選択す
るかを決定する第２の調停回路35に入力されている。こ
の第２の調停回路35は、インバータ51,52、ANDゲート5
3,54及びORゲート55により構成されている。これら第１
及び第２の調停回路34,35は、EQ0＞EQ1＞EQ2＞EQ3の優
先度でタイミングの調停を行なう。

第２の調停回路35の出力は、Ｄラッチの回路36のデー
タ端子Ｄに入力されている。Ｄラッチ回路36は、この第
２の調停回路35の出力をカウンタクロックCNTCKによっ
てラッチし、マルチプレクサ37にそのラッチした値を出
力する。マルチプレクサ37は、コンペアレジスタ16−4,
16−５から読出された８ビットデータのうち、上位４ビ
ット又は下位４ビットをＤラッチ回路36の出力に基づい
て選択する。選択された出力は、１ビットずつパラレル
にＤラッチ回路33−0,33−1,33−2,38に出力され、カウ
ンタクロックCNTCKによってラッチされるようになって
いる。そして、このＤラッチ回路33−0,33−2,38の出力
がマルチプレクサ18−０乃至18−３及び出力バッファ19
−０乃至19−３を夫々介して出力ポートP0乃至P3にパラ
レルデータとして出力されるようになっている。

なお、ORゲート61,62は、コンペアレジスタ16−4,16
−５から出力データが内部バス13に出力される際に、第
１の調停回路34からの出力に基づいて内部バス13をカウ
ンタ15から切離すための回路である。また、インバータ
63及びANDゲート64は、タイマーモードTMODが“1"（実
時間処理）の場合に、コンペアレジスタ16−4,16−５か
ら内部バス13にデータが出力されたときだけ、Ｄラッチ
回路33−０乃至33−2,38のラッチ動作を行なわせるため
の回路である。

次にこのように構成された本実施例に係る回路の動作
について説明する。

先ず、タイマモード信号TMODが“0",モード信号MODが
“1"のとき、即ちPWM信号の生成モードのときの動作を
第３図を用いて説明する。

いま、コンペアレジスタ16−６（CM6）には58H、コン
ペアレジスタ16−０（CM0）には56H、コンペアレジスタ
16−１（CM1）には51Hが記憶されているとする。

カウンタ（CNT）15の内容が51Hになると、カウンタク
ロックCNTCKの立上りに同期してコンペアレジスタ16−
１から一致信号EQ1が出力される。続くカウンタクロッ
クCNTCKの立上りに同期して、Ｄラッチ回路33−０がセ
ットされ、出力が“1"となるので出力ポートP0が“1"と
なる。次にカウンタ15の内容が56Hになると、一致信号E
Q0が出力されＤラッチ回路33−０がリセットされるので
出力ポートP0が“0"となる。これを繰返すことにより出
力ポートP0からはPWM信号が出力され、従来と同様交流
誘導モータの制御を行なうことができる。

次に、タイマモード信号TMODが“1"で、モード信号MO
Dが“1"の場合、即ち任意データの任意タイミングでの
出力処理の場合の動作を第４図及び第５図を用いて説明
する。

いま、コンペアレジスタ16−0,16−１（CM0,CM1）に
共に51Hが、また、コンペアレジスタ16−４（CM4）に25
H、コンペアレジスタ16−６（CM6）にFFHのデータが夫
々書き込まれているものとする。第４図において、カウ
ンタ15の内容が51Hになると、一致信号EQ0,EQ1が出力さ
れる。一致信号EQ0,EQ1が出力されると、第１の調停回
路34のＤラッチ回路47に次のカウントクロックCNTCKの
立上りで“1"がラッチされ、同時にＤラッチ回路48の出
力が“0"になる。また、第２の調停回路35の出力は“0"
となる。この出力“0"がＤラッチ回路36に入力され、次
のカウンタクロックCNTCKの立上がりで書き込まれる。
次のカウンタクロックCNTCKの立ち上がりでORゲート43,
61,62の出力は“1"となる。これにより、カウンタ15は
バス接続回路14により、内部バス13から切り離されると
同時に、コンペアレジスタ16−４（CM4）の内容25Hが内
部バス13に出力される。この結果、マルチプレクサ37に
はCM4の内容25Hが出力され、マルチプレクサ37の選択入
力“0"に基づいて、その下位４ビットの5H（BUFFO）が
Ｄラッチ回路33−０乃至33−2,38に入力される。そし
て、カウンタクロックCNTCKの立上りでその内容がラッ
チされる。この結果、出力ポートP0,P1,P2,P3から“1",
“0",“1",“0"（BUFFOの内容5H）が出力される。

以上のように、タイマモード信号TMOD＝“1"で、一致
信号EQ0とEQ1とが同時に発生した場合には、一致信号EQ
0が優先されて動作をする。

ところで、第４図に示すように、カウンタ15の内容が
53Hのとき、コンペアレジスタ16−１（CM1）の内容がCP
Uにより6Hに書き替えられたとする。この場合、カウン
タ15の内容が56Hになると、一致信号EQ1が“1"になり、
第２の調停回路35の出力が“1"になるため、次のカウン
タクロック（NTCK）のサイクルでＤラッチ回路36の内容
が“1"になる。この結果、内部バス13上に読み出された
コンペアレジスタ16−４（CM4）の内容25Hの上位バイド
の“2H"（BUFF1）がマルチプレクサ37で選択されるた
め、Ｄラッチ回路33−０乃至33−2,38の出力、即ち出力
ポートP0,P1,P3のデータが“0",“1",“0",“0"にな
る。

また、コンペアレジスタ16−５（CM5）にA5Hを書き込
んでおけば、一致信号EQ2,EQ3が夫々発生したときに、
データ5H,AHが夫々出力ポートP0乃至P3から出力され、
第５図に示すような出力パルスを生成することができ
る。

このマイクロコンピュータで、例えば、一周期に２回
のデータを出力する応用では、優先順位指定制御によ
り、必要なコンペアレジスタ（CM0とCM1）の内容のみを
設定するだけでよく、不要のコンペアレジスタにまで値
を設定する必要はない。

以上のように、本実施例に係るマイクロコンピュータ
によれば、コンペアレジスタ16−０乃至16−３に書き込
むデータにより、４ビットの所定のパルスの出力タイミ
ングを任意に設定でき、また、コンペアレジスタ16−4,
16−５に書き込むデータにより、出力すべき任意の４ビ
ットのデータを設定できる。従って、これら設定値に基
づいて、外部に接続された制御機器を実時間制御するこ
とができる。

次に、本発明の第２の実施例について第６図の構成図
及び第７図のタイミングチャートを用いて説明する。

なお、第６図において、第１図と同一物には同一符号
を付し、重複する部分の説明は省略する。

先の実施例では、タイマモードTMOD＝“1"において、
４ビットのデータを出力したが、この実施例では、８ビ
ットのデータを出力するようにしている。従って、この
実施例では、第２の調停回路35は設けられていない。調
停回路70は、一致信号EQ0,EQ1,EQ2をEQ0＞EQ1＞EQ2とい
う優先順位で調停するもので、インバータ71,72、ANDゲ
ート73,74、Ｄラッチ回路75,76,77及びORゲート78,79,8
0により構成されている。

出力側には、８ビットのデータを出力できるように８
つのＤラッチ回路33−０乃至33−2,38−０乃至38−４
と、８つのマルチプレクサ18−０乃至18−７とが設けら
れている。

また、ORゲート81は、コンペアレジスタ16−０乃至16
−６へのデータのリード・ライト時の内部バス13をカウ
ンタ15から切り離すための回路、また、ORゲート82は、
タイマモードTMODが“1"の場合に、コンペアレジスタ16
−3,16−4,16−５から内部バス13にデータが出力された
ときだけ、Ｄラッチ回路33−０乃至33−２、38−０乃至
38−４のラッチ動作を行なわせるための回路である。

以上の回路において、タイマモード信号TMODが“1"、
モード信号MODが“1"の場合、一致信号EQ0,EQ1,EQ2が発
生したとき、次のカウントクロックCNTCKに同期して、
夫々コンペアレジスタ16−３（CM3）、16−４（CM4）、
16−５（CM5）の内容が内部バス13に読み出され、ラッ
チ回路33−０乃至33−２、38−０乃至38−５に書き込ま
れる。この結果、出力ポートP0乃至P7からは設定された
８ビットのデータが設定されたタイミングで出力され
る。

ここで、コンペアレジスタ16−3,16−4,16−5,CM3,CM
4,CM5に夫々89H,27H,DAHを書き込んだとすると、一致信
号EQ0,EQ1,EQ2の発生時に出力ポート端子P0乃至P7から8
9H,27H,DAHのデータが出力され、第７図に示すような波
形の８ビットのパルス列を発生させることができる。ま
た、２つ以上の一致信号が同時に発生した場合は、調停
回路70により、一番優先順位の高い一致信号が選ばれ、
複数のレジスタが同時に内部バス13に読み出されること
が防止される。

このように、本実施例の回路によれば、コンペアレジ
スタ16−3,16−4,16−５に書き込むデータにより、８ビ
ットの所定のパルス列を所定のタイミングで生成するこ
とができるため、外部に接続した制御機器を実時間制御
することができる。

［発明の効果］以上説明したように、本発明は交流誘導モータ制御の
ためのPWM信号を出力するパルス生成回路を構成するコ
ンペアレジスタの内容を他のコンペアレジスタの動作に
同期して読み出す回路及びコンペアレジスタを２つ以上
同時に読み出さないようにする回路を付加することによ
り、交流誘導モータの制御だけでなく、汎用のパルス信
号の出力も行なうことができ、応用分野が広いと共に、
低価格のマイクロコンピュータを得ることができる。

【図面の簡単な説明】

第１図は本発明の実施例に係るマイクロコンピュータに
おけるパルス生成回路の構成を示すブロック図、第２図
は同パルス生成回路におけるコンペアレジスタの詳細な
ブロック図、第３図乃至第５図は同パルス生成回路の動
作を示すタイミング図、第６図は本発明の他の実施例に
係るマイクロコンピュータにおけるパルス生成回路の構
成を示すブロック図、第７図は同パルス生成回路の動作
を示すタイミング図、第８図は外付機器の制御機能を備
えたマイクロコンピュータの構成を示すブロック図、第
９図は交流誘導モータの制御信号とPWM信号とを示すタ
イミング図、第10図は従来のマイクロコンピュータにお
けるパルス生成回路の構成を示すブロック図である。 1;マイクロコンピュータ,2;メモリ、3;CPU、4;周辺回
路、11;データバス、12,14;バス接続回路、15;カウン
タ、16−０乃至16−6;コンペアレジスタ、21;リードラ
イト制御回路、34;第１の調停回路、35;第２の調停回
路、70;調停回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭63−29872（ＪＰ，Ａ) 特開昭62−244288（ＪＰ，Ａ) 特開昭62−3371（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G05B 19/02,19/05

Claims

(57)【特許請求の範囲】

【請求項１】プログラム及びデータの少なくとも一方を
記憶するメモリと、プログラムに従って演算処理を実行
する中央処理装置と、この中央処理装置によってセット
されたデータに基づいてパルス信号を生成出力するパル
ス生成回路とを具備した交流モータ制御用マイクロコン
ピュータにおいて、前記パルス生成回路は、供給される
クロックに基づいてその内容を更新するカウンタと、前
記中央処理装置によりデータがセットされると共に該セ
ットされたデータと前記カウンタの出力とを比較して両
者が一致したときに一致信号を出力する複数のコンペア
レジスタと、これらコンペアレジスタから出力される一
致信号によってセット・リセットされて第１の出力パル
スを外部に出力する第１のパルス出力回路と、前記複数
のコンペアレジスタのうちの一部から出力される一致信
号を所定の優先度に基づいて調停し前記複数のコンペア
レジスタのうちの他の一部へデータ読み出し信号を出力
する調停回路と、この調停回路からの読み出し信号によ
って前記コンペアレジスタから読み出されたデータを第
２の出力パルスとして外部に出力する第２のパルス出力
回路と、前記第１及び第２のパルス出力回路のうちいず
れか一方を機能させる選択回路とを具備し、前記パルス
生成回路に含まれるコンペアレジスタを使用して任意の
タイミングで任意のデータを出力する実時間処理を行う
ものであることを特徴とするマイクロコンピュータ。