JPS59168548A - プログラム実行遅延装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は電子計算機に格納さねているプログラムの命
令実行時間を遅延することができるプログラム実行遅延
装置に関するものである。

一般に電子計算機のプログラム実行時間は各命令コード
に応じて固定になっているため、電子計算機の動作中に
プログラムの実行時間を任意に制御することができなか
った。

そのため、プログラムの実行によって瞬時に起こる現象
を目視で確認する場合、電子計算機内部の操作パネルな
どからマニュアル操作によって命令を１ステツプづつ実
行する方法が一般的であるが、電子計算機をオンライン
で動作させているわけでないので確認事項にかなりの制
限があった。

また、第１図に示すようなアイドル用プログラムのアイ
ドリンク時間を変更する場合、第２図に示すように命令
コードをその都度変更しなけ扛ばならなかった。

この発明はかかる欠点を除去し、廉価でしかも簡単な方
法でクロックパルスの周期を変えることにより、電子計
算機の命令実行時間を任意に設定するプログラム実行遅
延装置を提供するものである。

以下９図に示す一実施例によってこの発明をするプログ
ラムであり、（２）は（１）のアイドル時間を２倍に延
ばした時のプログラムである。図中（ＬＤＩ　　Ｊ（，
０，１０００）はレジスタ（ＲＯ）ＶＣアイドルタイム
として１０００を設定することを、（（ＤＥＣＲＯ，Ｓ
［（Ｚ）＆ＸＸレジタ（ＪＬＯ）の内容から１を引いて
その内容をレジスタ（几Ｏ）に入れ、結果が０になった
時１次命令をスキップし次々命令を実行し、０でない時
１次の命令を実行することを、（ＢＲＮ　　Ｊ、０ＯＰ
）はラベル（ＬＯＯＰ）［分岐’ｆる。：とＹ、また（
ＮＯＰ）はノーオペレーション用命令を意味する。

第２図において、（３）は命令実行時間を変更するため
のアドレス情報と遅延時間を設定するデータ設定装置、
（５）は制御装置と演算装置とを備えたセントラルグロ
セノサユニノ）　、　＋４＋はデータ設定装置（３）で
設定さｒしたアドレス情報とセントラルプロセノサユニ
ット（５）で倚らｎるプログラムカウンタの値と乞比較
して、そちらの値が一致した時にデータ設定装置（３）
で設定された遅延時間をパルス発生制御装置（８）に設
定する遅延時間設定装置、（６）は正弦波ケ発生するた
めの発振器９（７）は発蛋器（６）で得ら几た正弦波を
パルスに変換するだめのパルス発生器、イ８）はパルス
発生器（７）で得ら几たパルスを遅延時間設定装置（４
）で設定さｎた値だけ周期を延ばし、クロ・・Ｉクパル
スを作成するイくルる発生制御装置である。

第３図は遅延時間設定−ｍ゛置（４）の内部を詳細に書
いたもので、　＋９１１！セントラルプロセツサユニ、
Ｈ５１で得らｎたノログラムカウンタの値を格納してお
くプログラムカウンタレジ２り、　（ＩＩｌ）〜（ｌｌ
ｎ）はプログラムカウンタレジスタ（９）の値とアドレ
ス登録レジスタ（１０＋）〜（１０１１）の値を比較し
てそれらの内容が一致した時に一致信号のパルスを出力
する比較回路、（１２）〜（１２ｎ　）はデータ設定装
置（１１で設定さｎた遅延時間を格納しておくデータレ
ジスタ、（ＳＯ２）〜（Ｓω。）は比較回路（１１＋）
〜（ｌｌｎ）の一致信号がパルス状に出力さｎた時、デ
ータレジスタ（１２＋）〜（１２ｎ）に格納さ几ている
遅延時間を遅延時間格納用レジスタαｅに設定するスイ
ッチである。なお７（Ｓωり〜（Ｓω。）までのスイ・
チは同時に作動することがないようにしであるものとす
る。

第４図はパルス発生制御装＃（８）の内部を詳細に書い
たもので、０４はパルス発生器（７）で得らｎたパルス
数に応じてカウンタ値な１づつインクリメントしていき
、比較回路０９のリセット信号によってカウンタ値をＯ
に設定するカウンタ回路、ａＳは遅延時間格納用レジス
タ１１３に設定さ八た値とカウンタ回路（１４１で得ら
れたカウンタ値馨比較し一致した時にクロックパルスを
発生させ、同時にリセット信号をカウンタ回路α旬へ出
力する比較回路である。

ここで説明する電子計算機はクロックパルスとして比較
回路０５１から出されるパルス？使用し、クロツクパル
スを遅延することにより命令の実行時間が延びるものと
する。また、遅延時間格納用レジスタには初期状態とし
て１が格納されていて、そｎがクロックパルスの基準速
度になっているものとする。

（１）で示したプログラムの１００番地から１０２番地
までの命令馨プログラムの修正なしに基準速度の５倍に
して、１０３番地からの命令実行時間を基準速度に戻す
場合乞以下に示’Ｔ。

データ設定装置（３）によってアドレス登録レジスタ（
１０ｔ　）　、　（１（ｈ　）にそｎぞｎ１ｏｏ、１０
３ｇ。

また、データレジスタ（１２１）　、　（１２２）にそ
れぞｎ５．１を設定する。

プログラムの実行が１００番地に移って来て。

プログラムカウンタレジスタ（９）の内容が１００にな
ったものとする。その時、アドレス登録レジスタ（１０
１）の値とプログラムカウンタレジスタ（９）の値が一
致−ｆるので比較回路（１１１）の出力がＯＮになる。

そのため（Ｓωｌ）のスイッチがＯＮになり、データレ
ジスタ（１２＋　）の値が遅延時間格納用レジスタｑ３
に設定さ几る。比較回路０９は遅延時間格納用レジスタ
鰻の値とカウンタ回路０４１の値が一致しなけｎば出力
信号を出さないので、パルス発生器（７）のパルスが５
回来て初メて比較回路（１６１からパルスが発生する。

比較回路０１のパルスに、ｌ：９つ千カウンタ回路Ｉが
０に設定されるので、以後、遅延時間格納用レジスタ（
１３の値が変化しない限り比較回路ａ９がら基準速度の
５倍の周期でクロックパルスが得られる。

１０１番地から１０２番地の命令を実行し続け。

レジスタ（Ｊ（、Ｏ）の内容が０になった時、プログラ
ムの制御は１０３番地に移る。その時プログラムカウン
タレジスタ（９）の値と、アドレス登録レジスタ（１０
２）の値が一致し、比較回路（１１２）の出力がＯＮと
なり、（ＳＯ２）のスイッチが作動してデータレジスタ
（１２２）の値が遅延時間格納用レジスタ（１３に設定
される。データレジスタ（１２２）にはｌが格納されて
いたので、比較回路（１９の出力はパルス発生器（７）
のパルス周期と一致する。したがって、そｎ以後クロッ
クパルスは基準速度となる。

このようにクロックパルスの周期を簡単な方法で自由に
延ばすことが可能なのでハードウェア及びソフトウェア
の変更なしにプログラムの命令実行時間を任意に延ばす
ことができる。

【図面の簡単な説明】

第１図はアイドルプログラムの命令ケ示す図、第２図は
この発明の一実施例を示すブロック図、第３図は遅延時
間設定装置？詳細に示したブロック図、第４図はパルス
発生制御装置を詳細に示したブロック図である。 図において（３）はデータ設定装置、（４）は遅延時間
設定装置％ｊ　、　ｔ５１＆！セントラルプロセッサユ
ニン）　、　＋６＋は発振器、（７）はパルス発生器、
（８）はパルス発生制御装置、（９）はプログラムカウ
ンタレジスタ、（１０＋）〜（Ｉｏｎ）はアドレス登録
レジスタ、（１１＋）〜（ｌｌｎ　）及び（１つは比較
回路、（１２＋）〜（１２ｎ）はデータレジスタ、　Ｑ
３は遅延時間格納用レジスタ、（Ｓωｌ）〜（Ｓωｎ）
はスイッチ、■はカウンタ回路である。 代理人　　葛　野　信　−

Claims (1)

【特許請求の範囲】
1. 電子計算機に格納されているプログラムの実行速度乞遅
   延させるプログラム実行遅延装置において、遅延させる
   プログラムの格納されているアドレス及び遅延時間を設
   定するデータ設定装装置と、プログラムカウンタの内容
   とデータ設定装置で設定さ几たアドレス情報とを比較し
   てそ几もの内容が一致した時に遅延時間を設定する遅延
   時間設定装置と、パルス発生装置で得られたパルスの周
   期を遅延時間設定装置で設定された時間だけ延ばすパル
   ス発生制御装置とを備えたことを特徴とするプログラム
   実行遅延装置