SU696465A1 - Устройство дл восстановлени работы процессора - Google Patents

Description

1

Изобретение относитс  к области вычислительной техники и может быть применено в процессорах малой и средней производительности.

Известно устройство, содержащее блок управлени , пам ть, регистры, триггеры, элементы ИЛИ, И l.

Однако, оно имеет недостаточное быстро деист ви е.

Наиболее близким по технической сущности к предложенному  вл етс  устройство , содержащее узел контрол , первый и второй входы которого соединены соответственно с первым входом устройства и первым выходом блока микропрограммного управлени , второй и третий выходы которого соединены соответственно с первыми выходом устройства и входом локальной пам ти, первый и второй выходы которой соединены соответственно со вторым выходом устройства и третьим входом узла контрол , а второй вход локальной пам ти  вл етс  вторым входом устройства, узел прерываний, первый выХОД которого соединен с первым входом блока микропрограммного управлени  2.

Однако это устройство также имеет низкое быстродействие при выполнении процедуры восстановлени  после обнаружени  ошибки.

Цель изобретени  - повышени  быстродействи  устройства.

Это достигаетс  тем, что в устройст во введены блок вспомогательных регистров , блок регистров повтора, коммутатор, два регистра, три триггера, элет 1енты ИЛИ и И. Выход узла контрол  через коммутатор соединен со входом первого регистра. Второй выход узла прерываний через регистр соединен с первым входом второго регистра и входом первого элемента ИЛИ, выход которого соединен с входом узла прерываний, первыми входами первого-к второго триггеров . Выход первого триггера соединен с четвертым входом узла контрол  и вторым входом блока микропрограммного управлени , четвертый выход которого соединен со вторым входом первого триггера и чфез первый элемент И - со вторым входом второго регистра, первый выход которого соединен с первым входом третьего триггера, а второй выход через последовательно соединенные второй элемент ИЛИ и второй элемент И сое динен с первым входом блока регистров .повтора, второй вход и выход которого соединены соответственно с выходом блока вспомогательных регистров и третьим входом локальной . Входы блока вспомогательных регистров соединены с третьим входом устройства, первым выходом локальной пам ти, третьим, п тым и шестым выходами блока микропрограммного управлени , седьмой выход которого соединен со вторьши входами второго и третьего триггеров, третьим входом второго регистра и п тым входом узла контрол . Восьмой выход блока микропрограммного управлени  через третий триггер соединен с входом второго элемента ИЛИ. Дев тый шаход блока микропрограммного удравлени  соединен с входом второго элемента И и череэ второй триггер - со входом первого элемента И Блок - схема устройства приведена на чфтеже. Устройство дл  восстановпеии  работы процессора содержит блок 1 офаботки , блок 2 микротфограммного управлени , локальную пам ть 3, блок 4 вспомогательных регистров, блок 5 регистров повтора, коммутатор в, узел 7 прерываНИИ , узел 8 контрол , регистры 9 и 10, триггеры 11-13, элементы ИЛИ 14 и 15, элементы И 16 и 17. Устройство работает следующим образом . Кажда  микрокоманда задает два операнда в локальной пам ти 3 и функцию блока 1. В процессе выполнени  микрокоманды выполн етс  этап чтени  исходных операндов из локальной пам ти 3 и выполнени  операции в блоке 1; и этап записи результата оптации на место одного из исходных операндов в локальной п амати 3. Блок 2 осуществл ет дешифра цию микрокоманд и. синхронизацию работы устройства, вырабатыва  четыре серии синхросигналов, сдвинутых друг относительно друга: СИ 1- СИ 4 с четверто го, дев того, шестого и восьмого выходов блока 2 соответственно. Выполнение каждого этапа микрокоманды синхронизируетс  последовательностью СИ 1-СИ 4 причем второй этап каждой микрокоманды по времени выполнени  совмещаетс  с первым этапом следующей микрокоманды . Узел 8 контролирует работу устройства . При возникновении сбо коммутатор 6 выдел ет типы ошибок соответственно этапу исполнени  микрокоманды, в котоой они возникли. Сигналы типов посупают на врет,1енное хранение в регистр 9. По установленному разр ду регистра 9 элемент 14 вырабатывает запрос на микропрограммное прерывание, поступающий в узел 7 и на входы триггеров 11 и 12. В результате прерывани  управление передаетс  микропрограмме повтора, после чего регистр 9 сбрасываетс  сигналом из узла 7. До выхода на прерываiffle устанавливаетс  триггер 11, который запрещает любое иаленение состо ни  устройства. Устройство содержит два блока регистров 4 и 5. Каждый цикл в блок 5 по СИЗ принимаетс  информаци  о состо нии устройства, котора  необходима дл  повторени  текущей микрокоманды . Это - адрес локальной пам ти 3 и адрес микрокоманды из блока 2, первоначальное содержимое и ен емой  чейки локальной пам тм 3 и состо ние блока 1. В следующа  цикле по СИ2 через элемент 17 эта информаци  переписываетс  в блок 5. В случае ошибки в данной микрокоманде регистр 9, триггеры 12 и 13, элементы 15 и 16 обеспечивают блокировку изменени  информации в блоке 5 в тот момент, когда в нем находитс  информаци , относ ща с  к сбойной микрок(Ж1анде. Дл  этого по СИ1 через элемент 16 информаци  п еписываетс  из регистра 9 в регистр Ю. При ошибке типа, соответствующего второму эт&пу , блокировка производитс  немедленно через элемент 15 и инверсный вход элемента 17. При ошибке типа, соответствующего первому этапу по СИ4 устанавливаетс  триггер 13, и блокировка, таким образом, задерживаетс  на один цикл.. Дл  предотвращени  сфоса блокировки по СИ2 устанавливаетс  тужггер 12, инверсный ылход которого запрещает прохождение СЙ1 через элемент 16, Микропрограмма повтора, пользу сь информацией из блока 5, восстанавливает состо ние устройства, непосредственно предшествующее сбойной микрокоманде, сбрасывает узел 8, регистр 10, триггфы 12 и 13 сигналом с седьмого выхода, блока 2, после чего осуществл ет возврат к сбойной микроксн 1анде. Таким образом уменьшаютс  потери времени на повторение, поскольку повтор етс  самый элементарный шаг в вычислени х - микрокоманда . Кроме того расшир ютс  возможности повторени , так как различные системные действи  (прерывани , операции ввода-вывода и т. п.) реалиэуют с  микропрограммным путем. ФЬрмула изобретени  Устройство дл  восстановлени  работы процессора, содержащее узел контрол , первый и второй входы которого соединены соответственно с первым входом устройства и первым выходом блока микропрограммного управлени , второй и тре тий выходы которого соединены соответственно с первым выходом устройства и входом локальной пам та, первый и второй выходы которой соединены соответственно со вторым выходом устройства и третьим входом узла контрол , второй вход локальной пам та  вл етс  вторым входом устройства, узел прерываний , первый выход которого соединен с nepffiiiM входом блока микропрограммно го управлени , отличающее с  тем, что, с целью повышени  быстродействи  устройства, в него введены блок вспомогательных регистров, блок регист ров. повтора, коммутатор, два регистра, три триггера, элементы ИЛИ и И, причем выход уапа контрол  через коммутатор соединен со входом первого регистра, второй выход узла прерываний чфез первый ретистр соединен с первым входо второго регистра и входом первого элемента ИЛИ, выход которого соединен С входом узла прерываний, первыми входами первого и второго триггеров, выход первого триггера соединен с четвертым входом узла контрол  и вторым входом блока микропрограммного управлени , четвертый выход которого соединен со вторым входом первого триггера и через первый элемент И - со вторым входом второго регистра, первый выход которого соединен с первым входом третьегх) триггера , а второй выход через последовательно соединенные второй элемент ИЛИ и второй элемент И соединен с первым входом блока регистров повтора, второй вход и выход которого соединены соответственно с выходснл блока вспомогательных регистров и третьим входом локальной пам ти, входа блока вспомогательных регистров соединены с третьим входом устройства, первым выходом локальной пам ти, третьим, п тым и шестым выходами блока микропрограммного управлени , седвАюй выход которого соединен со вторыми входами второго и третьего триггеров, третьим входом второго регистра и п тым входом узла контрол , восьмой выход блока микропрограммного управлени  через третий триггер соединен с входом второго элемента ИЛИ, дев тый выход блока микропрограммного управлени  соединен с входом второго эл«лента И и через второй триггер - со входом элемента И, Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СХГСР № 535567, шт. Q Об F 9/16, 1974. 2.Патент США № 3533О65, кл. 34Q-172.5 197О (протютип).