JP3237673B2

JP3237673B2 - マイクロコンピュータ

Info

Publication number: JP3237673B2
Application number: JP26665491A
Authority: JP
Inventors: 光充西村; 幸弘西口
Original assignee: エヌイーシーマイクロシステム株式会社
Priority date: 1991-10-16
Filing date: 1991-10-16
Publication date: 2001-12-10
Anticipated expiration: 2016-12-10
Also published as: JPH05111290A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プログラマブルな波形
を出力するタイマ機能を有するマイクロコンピュータ
（以下マイコンという）に関する。

【０００２】

【従来の技術】マイクロコンピュータの応用分野は近年
急速に拡大し、多方面で用いられている。特に最近はＯ
Ａ化、ＦＡ化などで物体を動かすモータの制御にマイコ
ンを使用することが多くなってきている。モータ制御に
はモータ制御に適したハードウェアを備えたマイクロコ
ンピュータが必要である。

【０００３】一般に、マイコンは、図１０に示すような
構成となっている。マイコン１は、メモリ２内に記憶さ
れている命令に従ってＣＰＵ３が演算処理を行い、周辺
機能部４を制御する。この周辺機能部４はマイコン１の
外部に接続される外付け機器に対して制御信号を出力し
たり、ステータス信号を入力したりして外付け機器を制
御する。モータ制御に適したハードウェアは、この周辺
機能部４に属する。

【０００４】このマイコンを用いたモータ制御として交
流誘導モータの制御方法を説明する。一般に、交流誘導
モータ駆動はＰＷＭインバータによる駆動システムが用
いられている（例えば、雑誌「ＯＨＭ」の１９８４年７
月号３３〜３６頁に記述されている）。この交流誘導モ
ータの駆動波形は、図１１の波形に示されるように、３
相のｓｉｎ波信号（Ａ，Ｂ，Ｃ）により行う。この場
合、マイコンからはｓｉｎ波信号を出力することができ
ないため、ｓｉｎ波信号の周波数より高い周波数の搬送
波を想定し、搬送波とｓｉｎ波信号とが同期するような
各相に対する矩形信号で、近似する。この矩形信号をＰ
ＷＭ信号と呼び、矩形信号のハイレベル幅はｓｉｎ波信
号の振幅の逆の値に対応しており、ＰＷＭインバータに
前記ＰＷＭ信号を入力するとＰＷＭインバータは交流誘
導モータを回転させる。

【０００５】図１２はこのＰＷＭ信号を出力するタイマ
ユニットの構成を示すブロック図である。カウンタ（Ｃ
ＮＴ）１１２は、カウントクロックが入力されるごとに
カウントアップしている。コンペアレジスタ（ＣＭ）１
０５〜１１１は、ＣＰＵがそれぞれのコンペアレジスタ
のアドレスをアドレスバス１０１に入力し、読出し信号
（ＲＤ）１０２または書込み信号（ＷＲ）１０３を入力
することにより、各コンペアレジスタへの読出し信号、
書込み信号ＲＤ１〜６，ＷＲ１〜６のいずれかがリード
／ライト制御回路１４７ａから出力され、またオアゲー
ト１４９の出力が１となり、バス接続回路１５０がデー
タバス１００と各コンペアレジスタを接続しているバス
１０４とを接続する。

【０００６】従って、各コンペアレジスタ１０５〜１１
１の値がデータバス１００に読出されたり、またデータ
バス１００上のデータが各コンペアレジスタに書込まれ
たりする。各コンペアレジスタ１０５〜１１１は、通常
書込まれたデータとカウンタ１１２の出力との比較を行
っており、カウンタ１１２の値とコンペアレジスタ１０
５〜１１１に書込まれたデータとが一致すると、一致信
号ＥＱ０〜ＥＱ６を出力する。

【０００７】図１３は図１２のコンペアレジスタ１０５
〜１１１の詳細回路図である。なお、コンペアレジスタ
１０５〜１１０の回路は同一であり、またコンペアレジ
スタの各ビットの構成も同一であるため、図ではコンペ
アレジスタのリード／ライト信号はそれぞれＲＤＣＭ
ｎ，ＷＲＣＭｎ，出力される一致信号をＥＱｎとし、接
続される回路も１ビットだけを示した。

【０００８】コンペアレジスタの１ビット３０は、書込
み信号ＷＲＣＭｎによりＤラッチ３２にカウンタバス１
０４の内容を書込む。このＤラッチ３２の出力は読出し
信号ＲＤＣＭｎが１のとき読出しバッファを介してカウ
ンタバス１０４上に読出される。またＤラッチ３２の出
力は、カウンタバス１０４とともに排他的オア（ＥＸ−
ＯＲ）ゲート３３に入力される。カウンタバス１０４上
にはＣＰＵからのアクセスがない場合はカウンタ１１２
の内容が出力されており、排他的オアゲート３３はＤラ
ッチとカウンタの出力とを比較している。

【０００９】カウンタ１１２の内容とＤラッチ３２の内
容とが一致すると、排他的オアゲート３３の出力、つま
りコンペアレジスタの１ビットの一致出力が“０”とな
る。コンペアレジスタの各ビットの一致出力はノアゲー
ト３４に入力され、全ての入力、つまりコンペアレジス
タの全ビットとカウンタ１１２との全ビットが全く一致
したときにノアゲート３４の出力は“１”となり、カウ
ントクロックが“１”のときアンドゲート３６の出力信
号が“１”となり、システムクロックが“０”のときＤ
ラッチ３５の出力一致信号ＥＱｎは“０”となる。

【００１０】これら一致信号ＥＱ０とＥＱ１、ＥＱ２と
ＥＱ３、ＥＱ４とＥＱ５はペアとなり、これらが出力さ
れるとＲＳフリップフロップ２０１〜２０３をそれぞれ
リセット（内容が０）、セット（内容が１）する。一致
信号ＥＱ６が発生すると、ＣＰＵに割込み要求信号を送
出し、またカウンタ１１２をクリアして値を初期値
“０”に戻し、カウンタ１１２はクリア後カウントクロ
ックのカウントを続ける。

【００１１】また、８ビット構成のポートラッチ１２３
は、各コンペアと同様にＣＰＵからリード／ライト制御
回路１４７ａから出力されるＲＤＲＬ、ＷＲＰＬ信号に
よりアクセスされる。ＲＳフリップフロップ２０１〜２
０３の出力はマルチプレクサ（ＭＰＸ）１２４〜１２６
および出力バッファ１２８〜１３０を介して出力ポート
端子Ｐ０、Ｐ１、Ｐ２よりマイコンの外部に出力され
る。また、マルチプレクサ１２４〜１２６の他方の入力
はポートラッチ１２３のビット０，１，２，が入力され
ている。

【００１２】マルチプレクサ１２４〜１２６は、別に制
御されるモード信号が“０”の時はポートラッチの内容
を出力し、モード信号が“１”の時はＲＳフリップフロ
ップの内容を出力するような動作をする。このことは、
マイコンは種々の応用分野に使用されるためＰＷＭ信号
を使用しない応用分野にもポート端子を汎用の出力ポー
トしてどうにか使用できるように考慮していることによ
る。ポート端子Ｐ３〜Ｐ７からはポートラッチ１２３の
ビット３〜７の内容が、出力バッファ１３１〜１３５を
介して出力される。カウンタ１１２の出力は通常バス１
０４に出力されているが、ＣＰＵのアクセス時はＲＤ１
０３、ＷＲ１０３信号によりバス接続回路１５３を遮断
して、カウンタ１１２をバス１０４から切り離す。

【００１３】次に、図１２に示すタイマユニットを用い
てＰＷＭ信号を発生する方法を説明する。

【００１４】コンペアレジスタ（ＣＭ６）１１１には、
図１１のＡ相のＰＷＭ信号のｔ3で示す時間に対応する
データを書込む。またコンペアレジスタ（ＣＭ０）１０
５、（ＣＭ１）１０６には、それぞれｔ2 ，ｔ1 示す時
間に対応するデータを書込む。モード信号が“１”の状
態でカウンタ１１２がクリア状態からカウントアップし
ていって、ｔ1時間後に一致信号ＥＱ１が発生すると、
ＲＳフリップフロップ２０１がセット（１）されるの
で、出力ポート端子Ｐ０が“１”となる。

【００１５】次にｔ₂時間後に一致信号ＥＱ０に発生す
ると、ＲＳフリップフロップ２０１がリセット（０）さ
れ、出力ポート端子Ｐ０が“０”となる。次にｔ₃時間
後に一致信号ＥＱ６が発生し、カウンタ１１２がクリア
され、ＰＷＭ信号の１周期が終了する。ＣＰＵは一致信
号ＥＱ６の発生による割込み要求信号に基づいて次のＰ
ＷＭ信号に対応するデータをコンペアレジスタ１０５，
１０６に書込む。

【００１６】図１１に示すＢ相（出力ポート端子Ｐ
１）、Ｃ相（出力ポート端子Ｐ２）についても同様にコ
ンペアレジスタ１０７，１０８、コンペアレジスタ１０
９，１１０をそれぞれ制御することにより、ＰＷＭ信号
を出力することができる。以上の制御を繰り返すことに
より、図１１に示すＡ相、Ｂ相、Ｃ相のＰＷＭ信号を発
生し、交流誘導モータを制御することができる。

【００１７】

【発明が解決しようとする課題】上述したタイマを内蔵
した従来のマイコンは、マイコンが多方面の応用に使用
されるため、交流誘導モータの制御分野以外に使用され
ることも考えられる。その場合は出力ポート端子はモー
ド信号を“０”にし、汎用の出力ポート端子として使用
する。しかし、タイマの回路は全く使用されないので不
経済であるばかりか、交流誘導モータの制御分野以外の
応用分野のユーザが全く使用しない回路を含んだ価格で
マイコンをを購入しなければならないので、これも非経
済的である。

【００１８】また、このタイマを備えた従来のマイコン
は、交流誘導モータの制御分野以外の応用分野には使い
づらいので、その応用分野が非常に狭くなり、従来のマ
イコンの販売数量、生産数量があまり増えず、そのた
め、量産効果が得られず、結果的に従来のマイコンの単
価を安くできないという欠点があった。また、一般に外
付けの機器を制御する応用に適するマイコンには、所定
のタイミングに所定のパルス信号を出力するいわゆる実
時間処理機能が要求されている。

【００１９】本発明の目的は、このような問題を解決
し、コンペアレジスタの内容とカウンタの内容とが一致
した場合に、このカウンタの値の初期化後一度だけ一致
信号を発生する一致信号制御回路を付加し、備えている
ハードウェアを有効に使用することにより、交流誘導モ
ータの制御および汎用のパルス信号を出力することがで
きる応用分野の広いマイコンを提供することにある。

【００２０】

【課題を解決するための手段】本発明の構成は、プログ
ラムまたはデータを記憶するメモリと、前記プログラム
に従い演算処理を実行するＣＰＵとを備え、このＣＰＵ
によりセットされたデータに基づいてパルス信号を生成
し出力するパルス生成回路とを備えた交流モータ制御用
のマイクロコンピュータにおいて、供給されるクロック
に基づいて内容を更新する単数または複数個のカウンタ
と、これらカウンタの内容と前記ＣＰＵによりセットさ
れたデータとの比較をそれぞれ行う複数個のコンペアレ
ジスタと、これらコンペアレジスタと前記各カウンタの
内容とが一致した場合にこれらカウンタの値をそれぞれ
初期化する回路と、前記各コンペアレジスタの内容と前
記各カウンタの内容とがそれぞれ一致した場合に前記各
カウンタの値の初期化後前記交流モータの交流周期内に
一度だけ一致信号を出力して保持する一致信号制御回路
と、この一致信号制御回路からの一致信号が発生した各
コンペアレジスタに対応してそれぞれ前記パルス信号か
らなる出力信号を生成する出力信号発生回路と、この出
力信号発生回路から発生する出力信号を外部に出力する
出力制御回路とを備えたことを特徴とする。

【００２１】

【実施例】図１，図２は本発明の一実施例のモータ制御
回路のブロック図およびその制御部１８０の回路図であ
る。本実施例において、カウンタ１１２、コンペアレジ
スタ１０５〜１１１は、カウンタ１６９、コンペアレジ
スタ１７０と時分割で動作する他は従来例と同様の動作
をするので説明を省略する。

【００２２】各コンペアレジスタ１０５〜１１１から出
力される一致信号ＥＱ０〜ＥＱ５は一致信号制御回路１
５５を介しＥＣ０〜ＥＣ５を出力する。この一致信号制
御回路１５５の出力ＥＣ０〜ＥＣ５は、アンドゲート１
１３〜１１８を介してそれぞれセット及びリセット機能
付きのＤラッチ１１９〜１２１のリセット入力セット入
力にそれぞれ接続されている。また、一致信号ＥＣ０と
ＥＣ１はオアゲート１３８を介してＤラッチ１４０に接
続されている。Ｄラッチ１４０の出力は、他入力がＲＤ
ＣＭ４信号であるオアゲート１４２を介してコンペアレ
ジスタ１０９の読出信号となっている。同様に、一致信
号ＥＣ２とＥＣ３はオアゲート１３９を介してＤラッチ
１４１に入力され、Ｄラッチ１４１の出力は他入力がＲ
ＤＣＭ５信号であるオアゲート１４３を介して、コンペ
アレジスタ１１０の読出信号となっている。

【００２３】各コンペアレジスタとカウンタ１１２を接
続しているカウンタバス１０４は、８ビットのバスで、
マルチプレクサ（ＭＰＸ）１３７にも接続されている。
マルチペレクサ１３７はＤラッチ１３６の出力が“１”
のときカウンタバス１０４の上位４ビットのデータを選
択して４ビットのバッファバス１４８に出力する。また
Ｄラッチ１３６の出力が０のときは、カウンタバス１０
４の下位４ビットのデータをデータバッファバス１４８
に出力する。バッファバス１４８の０ビット、３ビット
はそれぞれセットリセット付きのＤラッチ１１９、１２
１およびＤラッチ１２２の入力に接続されている。

【００２４】また、一致信号ＥＣ１，ＥＣ３はオアゲー
ト１４４を介してＤラッチ１３６の入力に接続されてお
り、一致信号ＥＣ１またはＥＣ３のどちらかが“１”の
ときＤラッチ１３６の出力は“１”となる。オアゲート
１４２、１４３の出力はオアゲート１４５、アンドゲー
ト１４６を介して、Ｄラッチ１１９、１２２のラッチク
ロックとなっており、タイマモード信号が“１”でシス
テムクロックが“１”の時に、Ｄラッチ１１９、１２２
にバッファバスのデータが書込まれる。

【００２５】また、タイマモード信号が“１”のときは
アンドゲート１１３〜１１８の出力は０となり、一致信
号によりＤラッチ１１９〜１２１は、セットまたはリセ
ットされない。ポートラッチ１２３、マルチプレクサ１
２４〜１２６、出力バッファ１２８〜１３５、リード／
ライト制御回路１４７は、図１０で示した回路と同様の
動作を行い、またマルチプレクサ１２２は他のマルチプ
レクサ１１９〜１２１と同様の動作を行う。

【００２６】ＣＰＵから各コンペアレジスタへのライト
時は、ＣＰＵがそれぞれのコンペアレジスタのアドレス
をアドレスバス１０１に入力し、書込み（ＷＲ）信号１
０３を入力する事によりリード／ライト制御回路１４７
で生成するＷＲＣＭ（ＷＲ０〜ＷＲ７）信号が“１”と
なり、オアゲート１４９を介してバス接続回路を導通さ
せデータバス１００上のライトデータがカウンタバス１
０４に流れ込む。ＷＲＣＭ信号と同時にＷＲ０〜ＷＲ７
のいずれかがリード／ライト制御回路１４７から出力さ
れ各コンペアレジスタに書込まれる。

【００２７】また、ＣＰＵから各コンペアレジスタのリ
ード時は、ＣＰＵがそれぞれのコンペアレジスタのアド
レスをアドレスバス１０１に出力し、リード（ＲＤ）信
号１０２を出力することにより、ＲＤ０〜ＲＤ７のいず
れかがリード／ライト制御回路１４７から出力され、コ
ンペアレジスタの値がカウンタバス１０４に読み出さ
れ、ＲＤ０〜ＲＤ７のいずれかと同時にリード／ライト
制御回路１４７から出力されるＲＤＣＭ信号によってバ
ス接続回路を導通させ、データバス１００に読み出され
る。

【００２８】図３は図１の一致信号制御回路１５５の詳
細回路図である。コンペアレジスタ１０５〜１１０から
の一致信号ＥＱ０〜ＥＱ５に接続される回路は同一であ
るので、図ではコンペアレジスタからの一致信号がＥＱ
ｎと記述し接続される回路も一つだけ示した。

【００２９】コンペアレジスタ１１１から出力される一
致信号ＥＱ６は、ラッチクロックがシステムクロックで
あるＤラッチ５２に接続されている。このＤラッチ５２
の出力はアンドゲート５６、オアゲート５７を介してＲ
／Ｓフリップフロップ５８のセット入力となっている。
アンドゲート５６の他入力にはシステムクロックが入力
されたノットゲート５１が接続され、オアゲート５７の
他入力にはシステムリセットが接続されている。コンペ
アレジスタからの一致信号はＥＱｎは、アンドゲート５
３を介してリセット付きＤラッチ５４に接続され、この
リセット付きＤラッチ５４の出力はアンドゲート５５を
介してＲ／Ｓフリップフロップ５８のリセット入力に接
続されている。アンドゲート５３の他入力にはＲ／Ｓフ
リップフロップ５８の出力が接続され、アントゲート５
５の他入力にはノットゲート５１の出力が接続されてい
る。アンドゲート５３の他入力にはＲ／Ｓフリップフロ
ップ５８の出力され、アンドゲート５５の他入力にはノ
ットゲート５１の出力が接続されている。

【００３０】つまり、システムリセットまたは一致信号
ＥＱ６が“１”のとき、Ｒ／Ｓフリップフロップ５８の
出力は“１”となり一致信号ＥＱｎはリセット付きＤラ
ッチ５４にラッチされ、このＤラッチ５４に“１”がラ
ッチされたとき、Ｒ／Ｓフリップフロップ５８の出力は
“０”となり、一致信号ＥＱｎはＤラッチ５４にラッチ
されない。このＤラッチ５４の出力Ｅｎは対応するポー
ト出力に接続されたＤラッチをセットまたはリセットす
る。

【００３１】次に、図４，図５はタイマモード信号が
“０”、モード信号が“１”のときの動作を説明するタ
イミング図である。システムリセット後どのコンペアレ
ジスタからも一致信号が発生していない状態で、コンペ
アレジスタ１１１（ＣＭ６）には５４Ｈ，コンペアレジ
スタ１０５（ＣＭ０）には５３Ｈ、コンペアレジスタ１
０６（ＣＭ１）には５１Ｈが記憶されている場合の一致
信号ＥＱ１に接続された一致信号制御回路１５５の動作
を考える。

【００３２】システムリセット入力“１”はオアゲート
５７を介してＲ／Ｓフリップフロップ５８のセット入力
に入力され、Ｒ／Ｓフリップフロップ５８出力は“１”
となっている。カウンタ（ＣＮＴ１）１１２はカウント
クロックの立上りに同期して内容をインクリメントして
いる。

【００３３】カウンタ１１２の内容が５１Ｈとなったと
き、システムクロックの立下りに同期して一致信号ＥＱ
１が出力される。アンドゲート５３の他入力Ｒ／Ｓフリ
ップフロップ５８の出力は“１”であるため、続くシス
テムクロックの立上りに同期して、Ｄラッチ５４がセッ
トされ、続くシステムクロックの立下りに同期してＤラ
ッチ１１９がセットされ、出力が“１”となるので出力
ポート端子Ｐ０が“１”となる。

【００３４】一方、Ｄラッチ５４がセットされたとき、
Ｄラッチ５４の出力“１”はアンドゲート５５を介して
システムクロックの立下りに同期してＰ／Ｓフリップフ
ロップ５８のリセット入力に入力され、Ｒ／Ｓフリップ
フロップ５８の出力は“０”となる。次にカウンタ１１
２の内容が５３Ｈとなると、一致信号ＥＱ０が出力され
Ｄラッチ１１９がリセット（０）されるので出力が
“０”となる。すると、出力ポート端子Ｐ０が“０”と
なる。

【００３５】いま、一致信号ＥＱ１が発生した後、コン
ペアレジスタ１０６（ＣＭ１）に次の周期での一致発生
タイミング値として５５Ｈが書込まれた場合を考える。
動作タイミングを示した図５を用いて説明する。

【００３６】前述のように書込みデータは、システムク
ロックの立上りでデータバス１００からバス接続回路１
５０、カウンタバス１０４を介してコンペアレジスタに
書込まれる。カウンタ１１２の内容が５５Ｈになったと
き、システムクロックの立下りに同期して一致信号ＥＱ
１が出力され、アンドゲート５３に“１”が入力され
る。このアンドゲート５３の他入力であるＲ／Ｓフリッ
プフロップ５８の出力は“０”となっているため、アン
ドゲート５３の出力は“０”となりＤラッチ５４に入力
される。つまり、一致信号ＥＱ１はＤラッチ５４にラッ
チされず、Ｄラッチ５４の出力Ｅ１は“０”のままであ
る。従ってポート出力は変化しない。

【００３７】カウンタ１１２の内容が５８Ｈになったた
き、システムクロックの立下がりに同期して一致信号Ｅ
Ｑ６が出力され、アンドゲート５６、オアゲート５７を
介してシステムクロックの立下りに同期してＲ／Ｓフリ
ップフロップ５８は“１”になるため、次に発生する一
致信号ＥＱ１はＤラッチ５４にラッチされる。以下のよ
うに出力ポート端子Ｐ０からはＰＷＭ信号が出力され、
交流誘導モータの制御ができる。

【００３８】次に、タイマモード信号が“１”でモード
信号が“１”の場合の動作を説明する。

【００３９】いま、システムリセット後どのコンペアレ
ジスタからも一致信号が発生していない状態で、コンペ
アレジスタ１０５（ＣＭ０）に５１Ｈ、コンペアレジス
タ１０６（ＣＭ１）に５３Ｈ、コンペアレジスタ１０９
（ＣＭ４）には２５Ｈ、コンペアレジスタ１１１（ＣＭ
０６）には５４Ｈ、コンペアレジスタ１７０（ＣＭ７）
にはＡ３のデータが書込まれているものとする。通常カ
ウンタバス１０４にはカウントクロック１が“１”のと
きにはカウンタ１１２（ＣＮＴ１）の内容が、カウンタ
１６９（ＣＮＴ２）の内容が出力されている。

【００４０】カウンタ１１２の内容が５１Ｈのときは一
致信号ＥＱ０が出力され、続くシステムクロックの立上
がりに同期してＤラッチ５４がセットされＤラッチ５４
の出力Ｅ０が“１”となる。すると、Ｄラッチ１４０に
は次にシステムクロックの立上がりで“１”が、またＤ
ラッチ１３６には次のシステムクロックの立上がりで０
が書込まれる。従ってオアゲート１４２、１４５、１５
１の出力は“１”となる。カウンタ１１２はバス接続回
路１５３により、カウンタバス１０４から切離されると
同時にコンペアレジスタ１０９の内容２５Ｈがカウンタ
バスに出力される。

【００４１】すると、バッファバス１４８には５Ｈが出
力され、カウントパルスが立下がり“０”となるとＤラ
ッチ１１９、１２１の出力が“１”、Ｄラッチ１２０、
１２２の出力は“０”となるので、出力ポートＰ０、Ｐ
１、Ｐ２、Ｐ３が“１”、“０”、“１”、“０”とな
る。カウンタ１１２の内容が５３Ｈとなった時は一致信
号ＥＱ１が“１”となるため次のシステムクロックのサ
イクルでＤラッチ１３６の内容が“１”となる。する
と、カウンタバス１０４上に読出されたコンペアレジス
タ１０９の内容２５Ｈの上位バイトの“２Ｈ”がバッフ
ァバス１４８に出力されるため、Ｄラッチ１１９〜１２
２及び出力ポート端子Ｐ０〜Ｐ３のデータが“０”、
“１”、“０”、“０”となる。

【００４２】タイマモード信号が“０”の場合と同様
に、一致信号発生によってＲ／Ｓフリップフロップ５８
は“０”となるため、一致信号発生後、コンペアレジス
タの内容の書換えにより、再度一致信号が発生してもＤ
ラッチ５４の出力Ｅｎは発生しないため、ポート出力は
変化しない。

【００４３】以上のようにコンペアレジスタによる一致
信号が一周期に複数回発生した場合、２回目以降の発生
ではポート出力を変化させないため、ＣＰＵからコンペ
アレジスタの内容の書換えがいつでもできる。以上のよ
うにコンペアレジスタ１０９、１１０に書込むデータに
より、４ビットの所定のパレス列を所定のタイミングで
生成することができるため、外部に接続した制御機器を
実時間制御することができる。

【００４４】図７、図８は本発明の第２の実施例の構成
を示すブロック図およびその制御部１８０ａのブロック
図、図９はそのタイミングチャートである。この回路の
図１，２と同一の番号、名称の回路は同一の動作を行う
が、リード／ライト制御回路１４７は省略している。

【００４５】図において、Ｄラッチ１５４、１４０、１
４１には一致信号ＥＱ０、ＥＱ１、ＥＱ２が接続されて
いる。タイマモード信号が“１”、モード信号が“１”
の場合に、一致信号ＥＱ０〜ＥＱ２が発生したとき、次
のシステムクロックに同期して、それぞれコンペアレジ
スタ１０８（ＣＭ３）〜１１０（ＣＭ５）の内容がカウ
ンタバス１０４に読出され、Ｄラッチ１１９〜１２２、
１５６〜１５９にそれぞれ書込まれる。すると出力ポー
ト端子Ｐ０〜Ｐ７からはマルチプレクサ１２４〜１２
７，１６０〜１６３を介したＤラッチ１１９〜１２２，
１５６〜１５９の各データが出力される。

【００４６】今、ＣＭ３〜ＣＭ５にそれぞれ８９Ｈ、２
７Ｈ、ＤＡＨを書込んだ場合、一致信号ＥＱ０〜ＥＱ２
の発生時に出力ポート端子Ｐ０〜Ｐ７からそれぞれ８９
Ｈ、２７Ｈ、ＤＡＨのデータが出力され、図９に示すよ
うな波形の８ビットのパルス列を発生させることができ
る。

【００４７】また、図５と同様に、コンペアレジスタに
よる一致信号が一周期に複数回発生した場合でも、２回
目以降の一致信号が発生してもポート出力を変化させな
いため、ＣＰＵからコンペアレジスタの内容の書換えが
いつでもできる。従ってコンペアレジスタ１０８〜１１
０に書込むデータにより、８ビットの所定のパルス列を
所定のタイミングで生成することができるため、外部に
接続した、制御機器を実時間制御することができる。

【００４８】

【発明の効果】以上説明したように、本発明は、従来の
交流誘導モータ制御回路を備えたマイコンに対し、交流
誘導モータ制御回路を構成するコンペアレジスタの内容
とカウンタの内容とが一致した場合にカウンタの値の初
期化後一度だけ一致信号を発生する一致信号制御回路を
付加することにより、ハードウェアを有効に使用し、交
流誘導モータの制御と共に、汎用のパルス信号を出力す
ることができる応用分野の広いマイコンが得られるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のタイマユニットの構成を示
すブロック図。

【図２】図１の制御部の構成を示すブロック図。

【図３】図１の一致信号制御回路の詳細な構成を示すブ
ロック図。

【図４】図１のタイマモード信号が“０”の時の１回目
の一致発生時のタイマユニットの動作タイミング図。

【図５】図１のタイマモード信号が“０”の時の２回目
の一致発生時のタイマユニットの動作タイミング図。

【図６】タイマモート信号が“１”の時の出力ポート端
子から出力するパルス列のタイミング図。

【図７】本発明の第２の実施例のタイマユニットの構成
を示すブロック図。

【図８】図７の制御部の構成を示すブロック図。

【図９】図８でタイマモード信号が“１”の時の出力ポ
ート端子から出力するパルス列のタイミング図。

【図１０】一般的なマイコンの構成を示すブロック図。

【図１１】交流誘導モータの制御信号とＰＷＭインバー
タに入力する交流誘導モータの制御信号に対応したマイ
コンが出力すべきＰＷＭ信号のタイミング図。

【図１２】従来例のタイマユニットの構成を示すブロッ
ク図。

【図１３】図１２のコンペアレジスタの構成を示す回路
図。

【符号の説明】

１マイコン２メモリ３ＣＰＵ４周辺機能部３０コンペアレジスタ（ＣＭ）３２，３５，５２，５３Ｄラッチ３３ＥＸ−ＯＲゲート３４オアゲート３６，５３，５５，５６アンドゲート３７，５１インバータ５７オアゲート５８Ｒ／Ｓフリップフロップ１００データバス１０１アドレスバス１０２ＲＤ１０３ＷＲ１０４カウンタバス１０５〜１１１，１７０コンペアレジスタ１１２，１６９カウンタ１１３〜１１８，１４６ＡＮＤゲート２１９〜１２２，１３６，１４０，１４１，１５６〜１
５９Ｄラッチ１２３ポートラッチ１２４〜１２７，１３７，１６０，１６３マルチプ
レクサ（ＭＰＸ）１２８〜１３５出力バッファ１３８，１３９，１４２〜１４５，１４９ＯＲゲー
ト１４７，１４７ａリード／ライト制御回路１５０，１５３バス接続回路１５２，１５４インバータ１５５一致信号制御回路１８０，１８０ａ制御部

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平２−199503（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02P 5/408 - 5/412 H02P 7/628 - 7/632

Claims

(57)【特許請求の範囲】

【請求項１】プログラムまたはデータを記憶するメモ
リと、前記プログラムに従い演算処理を実行するＣＰＵ
とを備え、このＣＰＵによりセットされたデータに基づ
いてパルス信号を生成し出力するパルス生成回路とを備
えた交流モータ制御用のマイクロコンピュータにおい
て、供給されるクロックに基づいて内容を更新する単数
または複数個のカウンタと、これらカウンタの内容と前
記ＣＰＵによりセットされたデータとの比較をそれぞれ
行う複数個のコンペアレジスタと、これらコンペアレジ
スタと前記各カウンタの内容とが一致した場合にこれら
カウンタの値をそれぞれ初期化する回路と、前記各コン
ペアレジスタの内容と前記各カウンタの内容とがそれぞ
れ一致した場合に前記各カウンタの値の初期化後前記交
流モータの交流周期内に一度だけ一致信号を出力して保
持する一致信号制御回路と、この一致信号制御回路から
の一致信号が発生した各コンペアレジスタに対応してそ
れぞれ前記パルス信号からなる出力信号を生成する出力
信号発生回路と、この出力信号発生回路から発生する出
力信号を外部に出力する出力制御回路とを備えたことを
特徴とするマイクロコンピュータ。