JPH0675902A - Ｄｍａ転送回路 - Google Patents
Ｄｍａ転送回路Info
- Publication number
- JPH0675902A JPH0675902A JP22667892A JP22667892A JPH0675902A JP H0675902 A JPH0675902 A JP H0675902A JP 22667892 A JP22667892 A JP 22667892A JP 22667892 A JP22667892 A JP 22667892A JP H0675902 A JPH0675902 A JP H0675902A
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- JP
- Japan
- Prior art keywords
- shift register
- output
- memory
- dma controller
- chip select
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Abstract
(57)【要約】
【目的】デバイスの速度によってＤＭＡ実行時のウェイ
ト数を可変することができるＤＭＡ転送回路を提供する
にある。 【構成】ＣＰＵ２がホールド状態となってアドレスがＤ
ＭＡコントーラ１からアドレスデコーダ５に与えられる
と、アドレスデコーダ５からアドレスに基づいてメモリ
３又は４に対するチップセレクト信号ＣＳ1 又はＣＳ2
を出力する。同時にシフトレジスタ８はシフト動作を開
始して出力をシフトする。メモリ３に対してチップセレ
クト信号ＣＳ1 が与えられてチップセレクトされている
場合、シフトレジスタ８のＱ1 出力よりＤＭＡコントロ
ーラ１にＲＥＡＤＹ信号が与えられる。このＲＥＡＤＹ
信号はＱ2 出力が論理回路を介してシフトレジスタ８が
リセットされるまで、つまり１ウェイト期間継続するこ
とになる。
ト数を可変することができるＤＭＡ転送回路を提供する
にある。 【構成】ＣＰＵ２がホールド状態となってアドレスがＤ
ＭＡコントーラ１からアドレスデコーダ５に与えられる
と、アドレスデコーダ５からアドレスに基づいてメモリ
３又は４に対するチップセレクト信号ＣＳ1 又はＣＳ2
を出力する。同時にシフトレジスタ８はシフト動作を開
始して出力をシフトする。メモリ３に対してチップセレ
クト信号ＣＳ1 が与えられてチップセレクトされている
場合、シフトレジスタ８のＱ1 出力よりＤＭＡコントロ
ーラ１にＲＥＡＤＹ信号が与えられる。このＲＥＡＤＹ
信号はＱ2 出力が論理回路を介してシフトレジスタ８が
リセットされるまで、つまり１ウェイト期間継続するこ
とになる。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＭＡ転送回路に関す
るものである。
るものである。
【０００２】
【従来の技術】ＤＭＡ方式を用いてメモリ−メモリ間の
データ転送を行なう場合には図３に示すようにＬＳＩか
らなるＤＭＡコントローラ１が使用されており、システ
ムの中央演算装置として使用されているＣＰＵ２がホー
ルド状態のときに、予め内部に設定されたモードに従っ
て或るアドレスから何バイトというようにメモリ３又は
４からデータを読み出して、他方のメモリ４又は３へデ
ータを書き込むという動作を連続的に行なう。このとき
のメモリ３又は４からデータを読んだり、書いたりする
タイミングはクロックＣＫによって決まっているため、
デバイス速度が低速のメモリを使用すると、アクセスタ
イム不足で読み書きできない場合が起きる。尚図中５は
アドレスデコーダで、このアドレスデコーダ５にチップ
セレクトするためのアドレスを与えると、アドレスデコ
ーダ５からメモリ３又は４をチップセレクトするチップ
セレクト信号ＣＳ1 又はＣＳ2 が出力される。
データ転送を行なう場合には図３に示すようにＬＳＩか
らなるＤＭＡコントローラ１が使用されており、システ
ムの中央演算装置として使用されているＣＰＵ２がホー
ルド状態のときに、予め内部に設定されたモードに従っ
て或るアドレスから何バイトというようにメモリ３又は
４からデータを読み出して、他方のメモリ４又は３へデ
ータを書き込むという動作を連続的に行なう。このとき
のメモリ３又は４からデータを読んだり、書いたりする
タイミングはクロックＣＫによって決まっているため、
デバイス速度が低速のメモリを使用すると、アクセスタ
イム不足で読み書きできない場合が起きる。尚図中５は
アドレスデコーダで、このアドレスデコーダ５にチップ
セレクトするためのアドレスを与えると、アドレスデコ
ーダ５からメモリ３又は４をチップセレクトするチップ
セレクト信号ＣＳ1 又はＣＳ2 が出力される。
【０００３】ところで上記のアクセスタイム不足で読み
書きできない場合を回避するために、ＲＥＡＤＹ端子を
持つＤＭＡコントローラがある。これを使用すると、低
速デバイスを使用した場合に外付けのウェイトコントロ
ーラを設けることにより、ＤＭＡ転送を行なうことがで
きる。図４はこのＲＥＡＤＹ端子を持つＤＭＡコントロ
ーラ１を使用した場合の回路例を示しており、各メモリ
３、４に対応して外付けのウェイトコントローラ６Ａ，
６Ｂを設けており、ＣＰＵ２がホールド状態となってア
ドレスが図５（ｂ）に示すようにＤＭＡコントローラ１
からアドレスデコーダ５に与えられると、アドレスデコ
ーダ５からはアドレスに対応してメモリ３又は４に対し
てチップセレクト信号ＣＳ1 又はＣＳ2 を与えるととも
に対応するウェイトコントロール回路６Ａ又は６Ｂを動
作させる。ウェイトコントローラ６Ａ又は６Ｂでは図５
（ａ）に示すクロックＣＫに基づいて１ウェイトの出力
を図５（ｂ）に示すように、負論理のオアゲート７を通
じてＤＭＡコントローラ１のＲＥＡＤＹ端子にＲＥＡＤ
Ｙ信号として与え，低速のデバイス速度のメモリに対処
するようにしている。
書きできない場合を回避するために、ＲＥＡＤＹ端子を
持つＤＭＡコントローラがある。これを使用すると、低
速デバイスを使用した場合に外付けのウェイトコントロ
ーラを設けることにより、ＤＭＡ転送を行なうことがで
きる。図４はこのＲＥＡＤＹ端子を持つＤＭＡコントロ
ーラ１を使用した場合の回路例を示しており、各メモリ
３、４に対応して外付けのウェイトコントローラ６Ａ，
６Ｂを設けており、ＣＰＵ２がホールド状態となってア
ドレスが図５（ｂ）に示すようにＤＭＡコントローラ１
からアドレスデコーダ５に与えられると、アドレスデコ
ーダ５からはアドレスに対応してメモリ３又は４に対し
てチップセレクト信号ＣＳ1 又はＣＳ2 を与えるととも
に対応するウェイトコントロール回路６Ａ又は６Ｂを動
作させる。ウェイトコントローラ６Ａ又は６Ｂでは図５
（ａ）に示すクロックＣＫに基づいて１ウェイトの出力
を図５（ｂ）に示すように、負論理のオアゲート７を通
じてＤＭＡコントローラ１のＲＥＡＤＹ端子にＲＥＡＤ
Ｙ信号として与え，低速のデバイス速度のメモリに対処
するようにしている。
【０００４】
【発明が解決しようとする課題】図３に示す従来例では
デバイス速度が低速のメモリにも対応することができる
が、この従来例ではデバイスの速度毎にウェイトコント
ローラを用意する必要があり、ハードウェアが複雑とな
ってしまうという問題があった。本発明は、上述の問題
点に鑑みて為されたもので、その目的とするところはデ
バイスの速度によってＤＭＡ実行時のウェイト数を可変
することができるＤＭＡ転送回路を提供するにある。
デバイス速度が低速のメモリにも対応することができる
が、この従来例ではデバイスの速度毎にウェイトコント
ローラを用意する必要があり、ハードウェアが複雑とな
ってしまうという問題があった。本発明は、上述の問題
点に鑑みて為されたもので、その目的とするところはデ
バイスの速度によってＤＭＡ実行時のウェイト数を可変
することができるＤＭＡ転送回路を提供するにある。
【０００５】
【課題を解決するための手段】本発明は上述の目的を達
成するために、ＤＭＡコントローラによりメモリ間のデ
ータ転送を行なうＤＭＡ転送回路において、ＲＥＡＤＹ
端子付のＤＭＡコントローラと、ＤＭＡコントローラか
らのアドレスデータに基づいてチップセレクト信号を発
生するアドレスデコーダと、メモリに対するチップセレ
クト信号発生からシフトレジスタをシフト動作させ、シ
フトレジスタの初段の出力によりＤＭＡコントローラの
ＲＥＡＤＹ端子にＲＥＡＤＹ信号を与えるとともに、挿
入すべきウェイト数に対応して選択されたシフトレジス
タの所定段の出力が発生した時にシフトレジスタをリセ
ットする論理回路とから成るものである。
成するために、ＤＭＡコントローラによりメモリ間のデ
ータ転送を行なうＤＭＡ転送回路において、ＲＥＡＤＹ
端子付のＤＭＡコントローラと、ＤＭＡコントローラか
らのアドレスデータに基づいてチップセレクト信号を発
生するアドレスデコーダと、メモリに対するチップセレ
クト信号発生からシフトレジスタをシフト動作させ、シ
フトレジスタの初段の出力によりＤＭＡコントローラの
ＲＥＡＤＹ端子にＲＥＡＤＹ信号を与えるとともに、挿
入すべきウェイト数に対応して選択されたシフトレジス
タの所定段の出力が発生した時にシフトレジスタをリセ
ットする論理回路とから成るものである。
【０００６】尚上記論理回路はアドレスデコーダから何
れかのチップセレクト信号があるとシフトレジスタにシ
リアルインプットを与えるゲートと、シフトレジスタの
初段の出力を除いた各出力に対応して設けられ、対象メ
モリに与えられるチップセレクト信号と、選択されたシ
フトレジスタの出力との論理積出力でシフトレジスタに
リセットするゲートとを備えている。
れかのチップセレクト信号があるとシフトレジスタにシ
リアルインプットを与えるゲートと、シフトレジスタの
初段の出力を除いた各出力に対応して設けられ、対象メ
モリに与えられるチップセレクト信号と、選択されたシ
フトレジスタの出力との論理積出力でシフトレジスタに
リセットするゲートとを備えている。
【０００７】
【作用】本発明の構成によれば、使用するメモリのデバ
イス速度に応じたウェイト数をシフトレジスタの出力段
を選択するだけで得ることができるもので、メモリのデ
バイス速度に応じたウェイトコントローラを使用メモリ
毎に付加する必要がなく、シフトレジスタと論理回路を
用いるだけで良いものであり、しかもシフトレジスタの
出力段を選択するだけでＤＭＡ実行時のウェイト数が適
宜設定できるため、種々のデバイス速度のメモリに簡単
に対応させることができる。
イス速度に応じたウェイト数をシフトレジスタの出力段
を選択するだけで得ることができるもので、メモリのデ
バイス速度に応じたウェイトコントローラを使用メモリ
毎に付加する必要がなく、シフトレジスタと論理回路を
用いるだけで良いものであり、しかもシフトレジスタの
出力段を選択するだけでＤＭＡ実行時のウェイト数が適
宜設定できるため、種々のデバイス速度のメモリに簡単
に対応させることができる。
【０００８】
【実施例】以下本発明を実施例により説明する。図１は
本発明の一実施例の回路を示しており、この回路では従
来のウエィトコントローラの代わりにシフトレジスタ８
等を用いてＤＭＡコントローラ１にＲＥＡＤＹ信号を与
えるようになっている。
本発明の一実施例の回路を示しており、この回路では従
来のウエィトコントローラの代わりにシフトレジスタ８
等を用いてＤＭＡコントローラ１にＲＥＡＤＹ信号を与
えるようになっている。
【０００９】つまりシフトレジスタ８はＣＰＵ２からク
ロック信号ＣＫが与えられるとともに、アドレスデコー
ダ５から出力するメモリ３、４に対応するチップセレク
ト信号ＣＳ1 、ＣＳ2 が発生した時に負論理のオアゲー
ト９からシフトインプット信号がＳＩ端子に入力される
もので、出力Ｑ1 をＤＭＡコントローラ１のＲＥＡＤＹ
端子に接続し、他の出力Ｑ2 〜Ｑ3 を負論理のアンドゲ
ート１０1 〜１０3 に接続している。これらアンドゲー
ト１０1 〜１０3 は２入力のもので、他の入力はプルア
ップされるとともに、メモリ３又は４のチップセレクト
信号ＣＳ1 又はＣＳ2 がメモリ３又は４が必要とするウ
ェイト数に対応させて接続される。本実施例ではメモリ
３に対して１ウェイト、メモリ４に対して３ウェイトを
挿入するように、アンドゲート１０1 にチップセレクト
信号ＣＳ1 を、アンドゲート１０ 3 にチップセレクト信
号ＣＳ1 を接続する。Ａ〜Ｃはチップセレクト信号ＣＳ
1、ＣＳ2 を必要とするウェイト数に応じて選択的に接
続するための接続端子である。
ロック信号ＣＫが与えられるとともに、アドレスデコー
ダ５から出力するメモリ３、４に対応するチップセレク
ト信号ＣＳ1 、ＣＳ2 が発生した時に負論理のオアゲー
ト９からシフトインプット信号がＳＩ端子に入力される
もので、出力Ｑ1 をＤＭＡコントローラ１のＲＥＡＤＹ
端子に接続し、他の出力Ｑ2 〜Ｑ3 を負論理のアンドゲ
ート１０1 〜１０3 に接続している。これらアンドゲー
ト１０1 〜１０3 は２入力のもので、他の入力はプルア
ップされるとともに、メモリ３又は４のチップセレクト
信号ＣＳ1 又はＣＳ2 がメモリ３又は４が必要とするウ
ェイト数に対応させて接続される。本実施例ではメモリ
３に対して１ウェイト、メモリ４に対して３ウェイトを
挿入するように、アンドゲート１０1 にチップセレクト
信号ＣＳ1 を、アンドゲート１０ 3 にチップセレクト信
号ＣＳ1 を接続する。Ａ〜Ｃはチップセレクト信号ＣＳ
1、ＣＳ2 を必要とするウェイト数に応じて選択的に接
続するための接続端子である。
【００１０】これらアンドゲート１０1 〜１０3 の出力
は負論理のオアゲート１１を介してＲ／Ｓフリップフロ
ップ１２のセット端子Ｓに接続されており、このＲ／Ｓ
フリップフップ１２は反転Ｑ出力をシフトレジスタ８の
クリア端子に接続し、リセット端子ＲにはＤＭＡコント
ローラ１からメモリアクセス毎にアクセスサイクルの先
頭を表すＡＳ信号をノットゲート１３を介して入力する
ようになっている。
は負論理のオアゲート１１を介してＲ／Ｓフリップフロ
ップ１２のセット端子Ｓに接続されており、このＲ／Ｓ
フリップフップ１２は反転Ｑ出力をシフトレジスタ８の
クリア端子に接続し、リセット端子ＲにはＤＭＡコント
ローラ１からメモリアクセス毎にアクセスサイクルの先
頭を表すＡＳ信号をノットゲート１３を介して入力する
ようになっている。
【００１１】而してＣＰＵ２がホールド状態となって図
２（ｂ）に示すようにアドレスがＤＭＡコントーラ１か
らアドレスデコーダ５に与えられると、アドレスデコー
ダ５からアドレスに基づいてメモリ３又は４に対するチ
ップセレクト信号ＣＳ1 又はＣＳ2 を図２（ｃ）又は
（ｄ）に示すように出力してメモリ３又は４をチップセ
レクト状態にする。同時にＲ／Ｓフリップフロップ１２
にＡＳ信号を図２（ｆ）に示すように与えてＲ／Ｓフリ
ップフロップ１２をリセットする。そしてシフトレジス
タ８のＳＩ端子にはオアゲート９の出力が入力してシフ
トレジスタ８はシフト動作を開始する。
２（ｂ）に示すようにアドレスがＤＭＡコントーラ１か
らアドレスデコーダ５に与えられると、アドレスデコー
ダ５からアドレスに基づいてメモリ３又は４に対するチ
ップセレクト信号ＣＳ1 又はＣＳ2 を図２（ｃ）又は
（ｄ）に示すように出力してメモリ３又は４をチップセ
レクト状態にする。同時にＲ／Ｓフリップフロップ１２
にＡＳ信号を図２（ｆ）に示すように与えてＲ／Ｓフリ
ップフロップ１２をリセットする。そしてシフトレジス
タ８のＳＩ端子にはオアゲート９の出力が入力してシフ
トレジスタ８はシフト動作を開始する。
【００１２】ここでメモリ３に対してチップセレクト信
号ＣＳ1 が与えられてチップセレクトされている場合、
Ｑ1 の出力信号、つまり図２（ｅ）に示すＤＭＡコント
ローラ１に与えられるＲＥＡＤＹ信号はＱ2 出力が”
Ｌ”に反転して、アンドゲート１０1 からオアゲート９
を通じてＲ／Ｓフリップフロップ１２にセット信号が与
えられ、Ｒ／Ｓフリップフロップ１２の反転Ｑ出力によ
りシフトレジスタ８がリセットされるまで、つまりシフ
トインプットがあって最初のクロック信号ＣＫの立ち下
がりから次のクロック信号ＣＫの立ち下がりまでの間、
つまり１ウェイト期間継続することになる。
号ＣＳ1 が与えられてチップセレクトされている場合、
Ｑ1 の出力信号、つまり図２（ｅ）に示すＤＭＡコント
ローラ１に与えられるＲＥＡＤＹ信号はＱ2 出力が”
Ｌ”に反転して、アンドゲート１０1 からオアゲート９
を通じてＲ／Ｓフリップフロップ１２にセット信号が与
えられ、Ｒ／Ｓフリップフロップ１２の反転Ｑ出力によ
りシフトレジスタ８がリセットされるまで、つまりシフ
トインプットがあって最初のクロック信号ＣＫの立ち下
がりから次のクロック信号ＣＫの立ち下がりまでの間、
つまり１ウェイト期間継続することになる。
【００１３】かくしてメモリ３に対しては１ウェイトの
期間Ｔａが挿入されたことになる。次にメモリ４に対し
てチップセレクト信号ＣＳ2 がＤＭＡコントロラ１から
与えられた場合には、上述と同様な動作を経て、シフト
レジスタ８のＱ4 出力が反転してアンドゲート１０3 か
らオアゲート９を通じてＲ／Ｓフリップフロップ１２を
セットし、その反転Ｑ出力によりシフトレジスタ８がリ
セットされるまでの３ウェイト期間、シフトレジスタ８
のＱ1 出力によりＲＥＡＤＹ信号がＤＭＡコントローラ
１に与えられることになる。
期間Ｔａが挿入されたことになる。次にメモリ４に対し
てチップセレクト信号ＣＳ2 がＤＭＡコントロラ１から
与えられた場合には、上述と同様な動作を経て、シフト
レジスタ８のＱ4 出力が反転してアンドゲート１０3 か
らオアゲート９を通じてＲ／Ｓフリップフロップ１２を
セットし、その反転Ｑ出力によりシフトレジスタ８がリ
セットされるまでの３ウェイト期間、シフトレジスタ８
のＱ1 出力によりＲＥＡＤＹ信号がＤＭＡコントローラ
１に与えられることになる。
【００１４】かくしてメモリ４に対しては３ウェイトの
期間Ｔｂが挿入されたことになる。尚上記実施例では４
ビットのシフトレジスタを用いて最大３ウェイト数を得
ることができる回路を実現しているが、４ビット以上の
シフトレジスタを用いることにより、４ウェイト以上の
構成も簡単に実現することができる。
期間Ｔｂが挿入されたことになる。尚上記実施例では４
ビットのシフトレジスタを用いて最大３ウェイト数を得
ることができる回路を実現しているが、４ビット以上の
シフトレジスタを用いることにより、４ウェイト以上の
構成も簡単に実現することができる。
【００１５】
【発明の効果】本発明はＤＭＡコントローラによりメモ
リ間のデータ転送を行なうＤＭＡ転送回路において、Ｒ
ＥＡＤＹ端子付のＤＭＡコントローラと、ＤＭＡコント
ローラからのアドレスデータに基づいてチップセレクト
信号を発生するアドレスデコーダと、メモリに対するチ
ップセレクト信号発生からシフトレジスタをシフト動作
させ、シフトレジスタの初段の出力によりＤＭＡコント
ローラのＲＥＡＤＹ端子にＲＥＡＤＹ信号を与えるとと
もに、挿入すべきウェイト数に対応して選択されたシフ
トレジスタの所定段の出力が発生した時にシフトレジス
タをリセットする論理回路とから成るから、使用するメ
モリのデバイス速度に応じたウェイトコント数をシフト
レジスタの出力段を選択するだけで得ることができるも
ので、メモリのデバイス速度に応じたウェイトコントロ
ーラを使用メモリ毎に付加する必要がなく、シフトレジ
スタと論理回路を用いるだけで良いものであり、しかも
シフトレジスタの出力段を選択するだけでＤＭＡ実行時
のウェイト数が適宜設定できるため、種々のデバイス速
度のメモリに簡単に対応させることができるという効果
がある。
リ間のデータ転送を行なうＤＭＡ転送回路において、Ｒ
ＥＡＤＹ端子付のＤＭＡコントローラと、ＤＭＡコント
ローラからのアドレスデータに基づいてチップセレクト
信号を発生するアドレスデコーダと、メモリに対するチ
ップセレクト信号発生からシフトレジスタをシフト動作
させ、シフトレジスタの初段の出力によりＤＭＡコント
ローラのＲＥＡＤＹ端子にＲＥＡＤＹ信号を与えるとと
もに、挿入すべきウェイト数に対応して選択されたシフ
トレジスタの所定段の出力が発生した時にシフトレジス
タをリセットする論理回路とから成るから、使用するメ
モリのデバイス速度に応じたウェイトコント数をシフト
レジスタの出力段を選択するだけで得ることができるも
ので、メモリのデバイス速度に応じたウェイトコントロ
ーラを使用メモリ毎に付加する必要がなく、シフトレジ
スタと論理回路を用いるだけで良いものであり、しかも
シフトレジスタの出力段を選択するだけでＤＭＡ実行時
のウェイト数が適宜設定できるため、種々のデバイス速
度のメモリに簡単に対応させることができるという効果
がある。
【図１】本発明の一実施例の回路図である。
【図２】同上の動作説明用タイムチャートである。
【図３】従来例の回路図である。
【図４】別の従来例の回路図である。
【図５】同上の動作説明用タイムチャートである。
１ ＤＭＡコントローラ ２ ＣＰＵ ３ メモリ ４ メモリ ５ アドレスデコーダ ８ シフトレジスタ
Claims (2)
- 【請求項１】ＤＭＡコントローラによりメモリ間のデー
タ転送を行なうＤＭＡ転送回路において、ＲＥＡＤＹ端
子付のＤＭＡコントローラと、ＤＭＡコントローラから
のアドレスデータに基づいてチップセレクト信号を発生
するアドレスデコーダと、メモリに対するチップセレク
ト信号発生からシフトレジスタをシフト動作させ、シフ
トレジスタの初段の出力によりＤＭＡコントローラのＲ
ＥＡＤＹ端子にＲＥＡＤＹ信号を与えるとともに、挿入
すべきウェイト数に対応して選択されたシフトレジスタ
の所定段の出力が発生した時にシフトレジスタをリセッ
トする論理回路とから成ることを特徴とするＤＭＡ転送
回路。 - 【請求項２】上記論理回路はアドレスデコーダから何れ
かのチップセレクト信号があるとシフトレジスタにシリ
アルインプットを与えるゲートと、シフトレジスタの初
段の出力を除いた各出力に対応して設けられ、対象メモ
リに与えられるチップセレクト信号と、選択されたシフ
トレジスタの出力との論理積出力でシフトレジスタにリ
セットするゲートとを備えたことを特徴とする請求項１
記載のＤＭＡ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22667892A JPH0675902A (ja) | 1992-08-26 | 1992-08-26 | Ｄｍａ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22667892A JPH0675902A (ja) | 1992-08-26 | 1992-08-26 | Ｄｍａ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0675902A true JPH0675902A (ja) | 1994-03-18 |
Family
ID=16848941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22667892A Withdrawn JPH0675902A (ja) | 1992-08-26 | 1992-08-26 | Ｄｍａ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0675902A (ja) |
-
1992
- 1992-08-26 JP JP22667892A patent/JPH0675902A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |