JPH01103026A

JPH01103026A - カウンタ

Info

Publication number: JPH01103026A
Application number: JP26010887A
Authority: JP
Inventors: Koichiro Tsujino; 辻野　晃一郎
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-10-15
Filing date: 1987-10-15
Publication date: 1989-04-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ、産業上の利用分野本発明はカウンタに関する。

Ｂ０発明の概要本発明はクリア端子とロード端子に同時にクリアパルス
とロードパルスがそれぞれ供給された時、上記クリアパ
ルスが有効となるカウンタにおいて、上記クリアパルス
とロードパルスとの論理をとって、その出力を上記クリ
ア端子に供給するようにしたことにより、クリア動作と
ロード動作のプライオリティを見かけ上逆転させ、ロー
ド動作を優先的に行わせることができるようにしたもの
である。

Ｃ０従来の技術従来、ＴＴＬ、ＥＣＬ、ＣＭＯ３等回路方式を問わず、
標準ＩＣを用いてディジタル・ハードウェアを設計する
場合、カウンタ、レジスタ、アダー等の各種機能を有す
るＩＣがいわゆる汎用マクロライブラリとして提供され
ており、これらを用いて設計の効率化を図ることができ
る。

上記標準ＩＣの一例として、本発明が適用されるカウン
タの一例を第３図に示す、このカウンタｌは４ビツトの
同期式カウンタであり、クロック端子ＣＬＫと、クリア
端子ＣＬＲと、ロード端子ＬＤと、イネーブルＰ端子Ｅ
Ｐと、イネーブルＴ端子ＥＴと、プリセット値入力端子
となるデータ入力端子り、〜Ｄ、と、カウント値出力端
子Ｑ＊−９３と、リップルキャリー出力端子ＲＣとを有
している。

クロックパルスφが供給されるクロック端子ＣＬＫは、
インバータ（ＮＯＴ回路）２を介してＤフリップフロッ
プ３〜６の各クロック端子にそれぞれ接続されている。

カウント値をクリアするためのクリアパルスＰｃが供給
されるクリア端子ＣＬＲは、ＡＮＤ回路７に接続されて
いると共に、インバータ８を介してＮＯＲ回路９および
ＡＮＤ回路１０にそれぞれ接続されている。上記データ
入力端子０゜〜Ｄ、に供給されるデータをロードするた
めのロードパルスＰＬが供給されるロード端子ＬＤは、
上記ＡＮＤ回路７およびＡＮＤ回路回路ｌ上れぞれ接続
されている。上記ＡＮＤ回路１０は上記ＮＯＲ回路９に
接続されていると共に、上記データ入力端子Ｄ・〜Ｄ、
に供給されるデータを上記ロードパルスＰｔに応じてロ
ードするためのＡＮＤ回路ｌ！〜１４にそれぞれ接続さ
れている。

上記ＡＮＤ回路１１〜１４はＯＲ回路１５〜１８にそれ
ぞれ接続されている。このＯＲ回路１５〜１８は上記Ｄ
フリップフロップ３〜６の各データ入力端子りにそれぞ
れ接続されている。

イネーブルＰ端子ＥＰおよびイネーブルＴ端子ＥＴは、
上記ＡＮＤ回路７にそれぞれ接続されてオリ、共にＨレ
ベル（ハイレベル）とされることによりカウントアツプ
動作が行われるようになっている。上記ＡＮＤ回路７は
ＡＮＤ回路１９に接続されていると共に、インバータ２
０を介してＡＮＤ回路２１に接続されている。また、上
記ＡＮＤ回路７はＮＡＮＤＡＮＤ回路２ＮＤ回路２３゜
ＮＡＮＤＡＮＤ回路２ＮＤ回路２５．ＮＡＮＤ回路２６
．およびＡＮＤ回路２７にそれぞれ接続されている。上
記ＮＡＮＤＡＮＤ回路ＡＮＤ回路２８に、上記ＮＡＮＤ
ＡＮＤ回路ＡＮＤ回路２９に、上記ＮＡＮＤＡＮＤ回路
ＡＮＤ回路３０にそれぞれ接続されている。また、上記
ＮＯＲ回路９は上記ＡＮＤ回路２１．２８，２９．３０
にそれぞれ接続されている。上記ＡＮＤ回路１９．２１
はＯＲ回路１５に、上記ＡＮＤ回路２３．２８はＯＲ回
路１６に、上記ＡＮＤ回路２５．２９はＯＲ回路１７に
、そして上記ＡＮＤ回路２７．３０はＯＲ回路１８にそ
れぞれ接続されている。

上記Ｄフリップフロップ３の肯定出力端子Ｑはカウント
値出力端子Ｑ、および上記ＡＮＤ回路２１にそれぞれ接
続されている。また、上記Ｄフリップフロップ３の否定
出力端子互は上記ＡＮＤ回路１９に接続されていると共
に、インバータ３１を介して上記ＮＡＮＤ回路２２．Ａ
ＮＤ回路２３゜ＮＡＮＤＡＮＤ回路２ＮＤ回路２５．Ｎ
ＡＮＤ回路２６．ＡＮＤ回路２７．およびＡＮＤ回路３
２にそれぞれ接続されている。上記Ｄフリップフロップ
４の肯定出力端子Ｑはカウント値出力端子Ｑ１および上
記ＡＮＤ回路２Ｂにそれぞれ接続されている。また、上
記Ｄフリップフロップ４の否定出力端子互は上記ＡＮＤ
回路２３に接続されている、と共に、インバータ３３を
介して上記ＮＡＮＤ回路２４．ＡＮＤ回路２５．ＮＡＮ
Ｄ回路２６．ＡＮＤ回路２７．およびＡＮＤ回路３２に
それぞれ接続されている。上記Ｄフリップフロップ５の
肯定出力端子Ｑはカウント値出力端子Ｑ８および上記Ａ
ＮＤ回路２９にそれぞれ接続されており、否定出力端子
ζは上記ＡＮＤ回路２５に接続されていると共に、イン
バータ３４を介して上記ＮＡＮＤ回路２６．ＡＮＤ回路
２７．およびＡＮＤ回路３２にそれぞれ接続されている
。また、上記Ｄフリップフロップ６の肯定出力端子Ｑは
カウント値出力端子Ｑ、および上記ＡＮＤ回路３０にそ
れぞれ接続されており、否定出力端子ζは上記ＡＮＤ回
路２７に接続されていると共に、インバータ３５を介し
て上記ＡＮＤ回路３２に接続されている。また、上記イ
ネーブルＴ端子ＥＴは上記ＡＮＤ回路３２に接続されて
おり、該ＡＮＤ回路３２はリップルキャリー出力端子Ｒ
Ｃに接続されている。このリップルキャリー出力端子Ｒ
Ｃからは、多段接続により１７進以上のカウンタを構成
する場合、次段のカウンタのイネーブルＴ端子に供給す
るりップルキャリー信号が出力される。

ここで、上記クリア端子ＣＬＲおよびロード端子ＬＤは
共に負論理となっている。そして、上記クリア端子ＣＬ
ＨにクリアパルスＰ、（Ｌレベル）が供給されることに
よりクリア動作が行われ、上記ロード端子ＬＤにロード
パルスＰＬ　（Ｌレベル）が供給されることによりロー
ド動作が行われる。

但し、クリア動作とロード動作のプライオリティ（優先
順位）はクリア動作の方が高くなっている。

すなわち、クリア端子ＣＬＲとロード端子ＬＤに同時に
クリアパルスＰ、とロードパルスＰＬがそれぞれ供給さ
れた時には、クリアパルスＰｃが有効となりクリア動作
が優先的に行われるようになっている。

Ｄ１発明が解決しようとする問題点いま、−例として、上述したカウンタＩを用いて第４図
に示すような５進のカウンタを構成する場合を考える。

この第４図において、カウント値出力端子Ｑ！は、ｒ４
Ｊ（２進法ではｒｏｌｏｏ」）をデコードするためのデ
コーダとしてのインバータ４１を介してクリア端子ＣＬ
Ｒに接続されており、インバータ４Ｉからの出力がクリ
アパルスＰ、としてクリア端子ＣＬＲに供給される。ま
た、データ入力端子Ｄｏ、　ＤｒがＨレベルに保持され
ていると共に、データ入力端子Ｄ＊、　ＤｓがＬレベル
に保持されており、ロード端子ＬＤに供給されるロード
パルスＰ、に応じて「３ノ　（２進法では「０Ｏ１１」
）がロードされプリセ・ントされるようになっている。

イネーブルＰ端子ＥＰおよびイネーブルＴ端子ＥＴは共
にＨレベルに保持されている。

また、クロック端子ＣＬＫにはクロックパルスφが供給
される。

このようなカウンタは、第５図（Ａ）に示すようなりロ
ックパルスφがクロ・ツク端子ＣＬＫに供給され、フリ
ーラン（自走式）のカウントアツプ動作が行われる。こ
のフリーラン状態において、クリア端子ＣＬＲには第５
図ＣＢ）に示すようなりリアパルスＰ、が供給される。

なお、この第５図における数字ｒ０１２３４０１・・・
」はカウント値を示している。いま、例えば第５図（Ｃ
）に示すようなカウント値ｒＱ、のタイミングでロード
パルスＰＬがロード端子ＬＤに供給されたとすると、ロ
ード動作によりカウント値は「３」にプリセットされ、
クリアパルスＰ、は第５図（Ｄ）に示すようになる。

ところで、第５図（Ｅ）に示すように、ロードパルスＰ
、がフリーラン状態でのクリアパルスＰ。と同時に、す
なわち、カウント値「４」のタイミングで、ロード端子
ＬＤに供給されたとすると、ロード動作（プリセント）
は行われず、クリアパルスＰｃは第５図（Ｆ）に示すよ
うにフリーラン状態（第５図（Ｂ）参照）と全く変わら
ないものとなってしまう、これは、前述したように、ク
リア動作とロード動作のプライオリティはクリア動作の
方が高くなっているからであり、クリアパルスＰＣが有
効となりすなわちロードパルスＰＬが無効となり、クリ
ア動作が優先的に行われるからである。このように、ク
リア端子ＣＬＲとロード端子ＬＤに同時にクリアパルス
ＰＣとロードパルスＰ、がそれぞれ供給された時には、
ロード動作（プリセラ日が行われないという問題点があ
った。

そこで、本発明は上述した従来の問題点に鑑みて提案さ
れたものであり、クリアパルス七ロードパルスのタイミ
ングが一致した時、ロード動作が優先的に行われるよう
なカウンタを提供することを目的とする。

Ｅ０問題点を解決するための手段本発明に係るカウンタは、前述した問題点を解決するた
めに、クロック端子と、クリア端子と、ロード端子と、
プリセット値入力端子と、カウント値出力端子とを存し
、上記クリア端子とロード端子に同時にクリアパルスと
ロードパルスがそれぞれ供給された時、上記クリアパル
スが有効となるカウンタにおいて、上記クリアパルスと
ロードパルスとの論理をとって、その出力を上記クリア
端子に供給するようにしたことを特徴としている。

Ｆ０作用本発明によれば、クリア動作とロード動作のプライオリ
ティを見かけ上逆転させることができる。

Ｇ、実施例以下、本発明の一実施例について図面を参照しながら詳
細に説明する。なお、本実施例は前述したカウンタ１　
（第３図参照）に本発明を適用したものであり、該カウ
ンタ１自体の説明については省略する。

第１図は本実施例のカウンタを示す回路図である。この
カウンタは５進のカウンタとなっており、ロード端子Ｌ
ＤにロードパルスＰＬが供給されることにより、「３」
がプリセットされるようになっている。第１図において
、カウント値出力端子Ｑ２は、’４Ｊ　　（２進法では
’０１００Ｊ）をデコードするためのデコーダとしての
インバータ４！およびインバータ５１を介してＮＡＮＤ
回路５２の一方の入力端子に接続されている。また、ロ
ードパルスＰＬが供給されるロード端子ＬＤは上記ＮＡ
ＮＤ回路５２の他方の入力端子に接続されている。そし
て、上記ＮＡＮＤ回路５２の出力端子はクリア端子ＣＬ
Ｒに接続されている。すなわち、上記インバータ４１か
らの出力であるクリアパルスＰ、とロードパルスＰＬ　
との論理をとって、その出力為をクリア端子ＣＬＲに供
給するようにしている。

また、データ入力端子ＤＯ，Ｄ、がＨレベルに保持され
ていると共に、データ入力端子Ｄｔ、　ＤｓがＬレベル
に保持されており、ロード端子ＬＤにロードパルスＰＬ
が供給されることにより、ｒ３」　（２進法ではｒｏｏ
ｌｌ」）がロードされプリセットされるようになってい
る。また、イネーブルＰ端子ＥＰおよびイネーブルＴ端
子ＥＴは共にＨレベルに保持されている。また、クロッ
ク端子ＣＬＫにはクロックパルスφが供給される。

このような本実施例のカウンタでは、クリア動作とロー
ド動作のプライオリティを見かけ上逆転させて、ロード
動作のプライオリティの方を高くしている。すなわち、
クリアパルスＰｃ　　（Ｌレベル）とロードパルスＰＬ
　（Ｌレベル）のタイミングが一致した時には、クリア
端子ＣＬＲに供給されるＮＡＮＤ回路５２の出力Ｐ′ｃ
はＨレベルとなり、クリア動作は行われず、ロード動作
が優先的に行われるようになっている。

続いて、動作について第２図を参照しながら具体的に説
明する。なお、この第２図における数字ｒｏ１２３４０
１・・・」はカウント値を示している。

本実施例のカウンタは、第２図（Ａ）に示すようなりロ
ックパルスφがクロック端子ＣＬＫに供給され、フリー
ランのカウントアツプ動作が行われる。このフリーラン
状態においては、インバータ４１から第２図（Ｂ）に示
すような所定周期ＴのクリアパルスＰＣが出力され、ク
リア端子ＣＬＨには第２図（Ｃ）に示すような該クリア
パルスＰ。と同一タイミングのパルスＶ、が供給され、
これによって、所定周期Ｔ毎にクリア動作が行われる。

いま、例えば第２図（Ｄ）に示すようなカウント値「０
」のタイミングでロードパルスＰＬがロード端子ＬＤに
供給されたとすると、ロード動作によりカウント値は「
３」にプリセットされ、クリアパルスＰ、は第２図（Ｅ
）に示すようになる。この場合にも第２図（Ｆ）に示す
ように、クリア端子ＣＬＲには第２図（Ｅ）に示したク
リアパルスＰＣと同一タイミングのパルスＰ′（が供給
され、クリア動作が行われる。

また、第２図（Ｇ）に示すように、ロードパルスＰＬが
フリーラン状態でのクリアパルスＰ、と同時に、すなわ
ちカウント値「４」のタイミングでロード端子ＬＤに供
給された場合でも、ロード動作は行われ、カウント値は
「３」にプリセットされ、第２図（Ｈ）に示すようなり
リアパルスＰＣを得ることができる。これは、クリアパ
ルスＰ、とロードパルスＰＬのタイミングが一致した時
には、第２図（１）に示すように、クリア端子ＣＬＲに
供給されるＮＡＮＤ回路５２の出力Ｐ′わがＨレベルと
なり、クリア動作は行われず、ロード動作（プリセット
）が優先的に行われるからである。このように、本実施
例のカウンタでは、ロードパルスＰ、が供給された時に
は、その供給タイミングに拘らずロード動作が行われる
ようになっている。

Ｈ１発明の効果本発明に係るカウンタでは、クリアパルスとロードパル
スとの論理をとって、その出力をクリア端子に供給する
ようにし、クリア動作とロード動作のプライオリティを
見かけ上逆転させて、ロード動作のプライオリティの方
を高くしている。よって、クリアパルスとロードパルス
のタイミングが一致した時には、クリア動作は行われず
、ロード動作を優先的に行わせることができる。

【図面の簡単な説明】

第１図は本発明に係るカウンタの一実施例を示す回路図
、第２図は上記一実施例のカウンタの動作を説明するた
めのタイムチャートである。第３図は本発明が適用されるカウンタの一例を示す回路
図、第４図は上記第３図のカウンタを用いて構成される
カウンタの一例を示す回路図、第５図は上記第４図のカ
ウンタの動作を説明するためのタイムチャートである。ｌ・・・カウンタＣＬＫ・・・クロック端子ＣＬＲ・・・クリア端子ＬＤ・・・ロード端子Ｄ０〜Ｄ３・・・データ入力端子００〜Ｑ、・・・カウント値出力端子５１・・・インバータ５２・・・ＮＡＮＤ回路

Claims

【特許請求の範囲】クロック端子と、クリア端子と、ロード端子と、プリセ
ット値入力端子と、カウント値出力端子とを有し、上記
クリア端子とロード端子に同時にクリアパルスとロード
パルスがそれぞれ供給された時、上記クリアパルスが有
効となるカウンタにおいて、上記クリアパルスとロードパルスとの論理をとって、そ
の出力を上記クリア端子に供給するようにしたことを特
徴とするカウンタ。