JPS62202222A

JPS62202222A - クロツクジエネレ−タ

Info

Publication number: JPS62202222A
Application number: JP61043815A
Authority: JP
Inventors: Takashi Shimamura; 島村　高志
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1986-02-28
Filing date: 1986-02-28
Publication date: 1987-09-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明はクロックジェネレータに関するもので、特にマ
イクロプロセッサに使用されるものである。

（従来の技術）マイクロプロセッサ用のクロックジェネレータの一例と
してインテル社８２８４△の構成を第１３図に示す。

この集積回路はシュミットトリガ１０２およびその出力
をＤ入力とするＤフリップ７０ツブ１０３より成る初期
化信号発生部、水晶発振回路１０１、その出力を分周す
る３分周クロック発生回路１０４および２分周クロック
発生回路１０５より成るクロック発生部、論理ゲートお
よび２つの直列接続されたＤフリップフロップ１０６お
よび１０７より成るデータアクセス許可／待ち信号発生
部を備えている。

まず、クロック発生部は水晶振動子接続端子（Ｘ　）２
および（Ｘ２）３を有する水晶発振口路１０１が電源投
入後作動を開始し、その出力はインバーターＮＶで反転
されて発振出力０８０１３として出力される。また発振
回路１０１の出力が一方側に入力されるＡＮＤゲートＡ
ＮＤ１の他方側には選択入力（Ｆ／Ｃ）４のインバータ
ーＮＶ２による反転出力が入力されＦ／Ｃ４が“Ｌ″で
あるとき発振回路１０１の出力が選択される。Ｆ／Ｃ４
と外部発振入力ＥＦＴ５はＡＮＤ２に入力されているた
め、Ｆ／Ｃ４が１１　Ｈ１１のときＥＦＩ５が選択され
、ＡＮＤｌとＡＮＤ２の出力を各入力としているＯＲゲ
ートＯＲＩを経て３分周回路１０４に入力されている。

この３分周回路１０４の出力はドライバＤＶ１を経てＤ
フリップフロップ１０３．２分周回路１０５に入力され
ると共にＤＶ２を経てクロックＣＬＫＩ　５として出力
される。このＣＬＫｌ５はマイクロプロセッザ用の出力
である。３分周回路１０４および２分周回路１０５には
これらの同期をとるためのり［１ツク同期信号Ｃ３ＹＮ
Ｃ６が入力されており２分周回路１０５の出力は周辺用
ＩＣのためのクロックであるＰＣＬＫｌ　４を出力する
。

次に初期化イ８号光発生はローアクティブの初期化要求
入）ＪＲＦＳＩをシュミットトリガ１０２で受（）てノ
イズによる誤動作を防止し、その出力をマイクロプロセ
ッリー用クロックＣＬＫ１５をクロック入力とするＤフ
リップフロップ１０３のＤ入力に加えることによりＣＬ
Ｋｌ　５の立下りエツジに同期したマイクロプロセツサ
用初期化信号ＲＥＳＥＴｌ　２を出ノｊする。

次にデータアクセス許可／持ち信ｙ」発生部について説
明する。

データ有効信号入力（ＲＤＹｌ　）７はＡＮＤ３の一方
側に、共有システムバス使用許可信号入力＜ＡＥＮｌ）
８はＡＮＤ３の他方側に、同様に（ＲＤＹ２）９はＡＮ
Ｄ４の一方側に、（ＡＥＮ２）１０はＡＮＤ４の他方側
にそれぞれ入力されており、ＡＮＤ３およびＡＮＤ４の
出力はＯＲ２に入力されてその出力がＤフリップフロッ
プ１０６おＪ：びＡＮＤ５を介してＤフリップフロップ
１０７にそれぞれ入力される。なお、ＲＤＹ２およびＡ
ＥＮ２は２本口の共有システムバスがある場合に使用す
ることができる。フリップフロップ１０６の出力はロー
アクティブの非同期信号入力ＡＳＹＮＣと共にオアゲー
トＯＲ３に入力され、さらにＯＲ２の出力と共にＡＮＤ
５に入力され、その出力はフリツブフ［］ツブ１０７の
Ｄ入力となっている。したがって、ＡＳＹＮＣｌ　１が
ハイすなわち同期状態であること、フリップフロップ１
０６においてＲＤＹ信号のＣＬＫｌ５の立上りエツジに
よる同期がとれたことを条件としてフリップ７０ツブ１
０７においてＣＬＫｌ　５の立下りエツジで同期をとる
ことによりマイクロプロセツサへのデータアクセス許可
および待ち信号であるＲ　ＥΔＤＹ信号１６を出力づ′
る。

（発明が解決しようとする問題点）しかしながら、このＪ：うな構成では電源を投入しただ
けでただちに発振回路が動作してしまい消費電力が大き
いという問題がある。

特に、近時低消￥Ｉ電力化のためにデータ保持型の０Ｍ
Ｏ３素子を用いるシステムが多くなっており、データ保
持だけのためならばクロック供給は不要である場合があ
るが、このような場合にもクロックがそのまま出力され
、無駄な電力を消費している。

本発明はこのような問題を解決するためなされたもので
、クロック信号出力が不要なときには随時発振を停止さ
せることのできるクロックジェネレータを提供すること
を目的とする。

〔発明の構成〕

（問題点を解決するための手段）本発明にかかるクロックジェネレータにおいては、発振
回路と、この発振回路の出力を制御する発振出力制御回
路と、この発振出力制御回路から出力された発振信号か
ら所望のクロック信号を形成するクロック形成回路と、
ある回路ブロックに対して発振停止の前提となる条件が
与えられたときに前記ブロックに対する信号を発振停止
要求信号として用い、これをもとに前記発振回路の発振
動作を停止させるとともに前記発振出力制御回路の出力
動作を停止させる発振制御信号発生回路とを備えている
。

また他の本発明にかかるクロックジェネレータにおいて
は、発振回路と、この発振回路の出力を制御する発振出
力制御回路と、この発振出力制御回路の出力および外部
発振入力のいずれかを選択する発振入力選択回路と、こ
の発振入力選択回路により選択された発振信号から所望
のクロック信号を形成するクロック形成回路と、前記外
部発振入力にもとづいて前記発振回路の発振動作を停止
させると共に前記発振出力制御回路の出力動作を停止さ
せる発振制御信号発生回路とを備えている。

また、さらに他の本発明にかかるクロックジェネレータ
においては、上記構成に加えて発振再開時に発振回路の
発振動作問から発振が安定するまでの開発振出力制御回
路の出力動作を停止させる発振安定時間維持回路をさら
に備えている。

（作　用）本発明にかかるクロツクジゴーネレータにおいてはある
ブロック、例えば発振入力選択回路に対して内部の発振
回路と外部発振入力を選択する発振入力選択回路を内部
発振回路を選択する側にセットしたとぎには外部発振入
力が発振停止要求となり、発振制御信号発生回路から出
力される発振制御信号によって発振回路の発振停止、発
振出力制御回路および発振入力制御回路の出力動作の停
止を行うようにしている。したがって外部発振人ノコに
２つの意味をもたせることができるため端子を増加させ
ることなく発振停止が可能となり、消費電極の低減化を
図ることができる。

また、他の本発明にかかるクロックジェネレータにおい
ては、発振再開時に発振安定Ｉ１１持回路によって発振
回路が安定してからクロック信号を出力するようにして
いるため、きわめて安定した発振停止おＪ：び発振再開
が可能となる。

（実施例）以下図面を参照しながら本発明の一実施例を詳細に説明
する。

第１図は本発明に係るクロックジェネレータの一実施例
の全体構成を示すブロック図である。

同図によれば水晶振動子接続部２０１．２０２を有する
発振回路３０１の発振用ノコが発振出力制御回路３０３
を経て発振出力２１０として取り出される。また発振出
力制御回路３０３の出力および外部発振入力２０３の発
振入力選択回路３０４に入力され、発振選択入力２０４
によって両者のいずれかが出力および出力停止を行う発
振入力選択回路３０５を経て３分周クロック発生回路３
０６からマイクロブロセッザ用クロック２１１を出力づ
るど共にこのマイクロブロセッザ用クロック２１１をさ
らに２分周クロック発生回路３０８に入カザることによ
り周辺ＩＣ用クロック２１２を出力するようにしている
。また、発振制御信号発生回路３０７からはクロック停
止時にクロック同期入力信号２０５によりマイクロプロ
セツサ用クロック２１１および周辺ＩＣ用クロック２１
２と同期をとりながら発振制御信号すを発振回路３０１
および発振安定時間維持回路３０２に対して出力すると
共に発振出力許可信号ｆを発振入力制御回路３０５に対
して停止モードとして出力するようにしている。さらに
初期化信号要求入力２０６からマイクロプロセッサ用初
期化信号２１３を出力する。初期化信号発生回路３１０
並びにデータアクセス許可／待ち信号発生回路３１１お
よびデータアクセス許可／持ち信号同期回路３１２より
なるデータアクセス許可／待ち信号発生回路を備えてい
る。

以下、各回路ブロック毎にその構成と動作を詳細に説明
する。

（１）　発振回路３０１第２図に示す。帰還抵抗Ｒが並列に接続された入力端子
２０１および２０２には水晶信号子（図示せず）が接続
され、入力端子２０．２はＮＯＲゲートＮ０Ｒ１１の一
方側に入力され、その出力側である発振出力ａ側には入
力端子２０１が接続されている。Ｎ０ＲＩＩの他方側に
は発振制御信号すが入力されており、この信ｑ　ｂはイ
ンバータＩＮＶ１１を介して帰還抵抗Ｒを制御するよう
にしている。

この回路では発振制御信号すによってＮＯＲゲートを制
御して発振状態と停止状態のいずれかを選択し、かつ発
振停止モードにある発振制御信号すによって帰還抵抗Ｒ
を絶縁状態に近い高抵抗として帰還電流の発生を防止し
ている。

（２）　発掘安定時間維持回路３０２第３図に示す。

この回路は基本的にはｎ段のカウンタＦＦ２１〜ＦＦ２
ｎが直列接続された構成となっており、発振回路３０１
の発振出力ａと後述する発振出力制御回路３０３の出力
である発振入力制御回路ｉをＡＮＤ２１で論理積をとっ
たものをクロック入力とし、最終段のＱＯ端子から発振
出力許可信号りとして出力づ−る。また、後述する発振
制御信号発生回路３０７から出力される発振停止信号す
およびシュミットトリガ３０９から構成される装置化信
号ＣをそれぞれＩＮＶ３１およびＩＮＶ３２によって反
転した上で０Ｒ２１により論理和をとったもので各段ノ
リツブフロップのクリアを行うようにしている。カウン
タの段数は十分な発振安定時間、例えば２００〜５００
μｓｅｃを与えるように、例えば基本り【コックを２４
ＭＨｚとして１６段程度に選択する。

この回路では発振再開時の発掘出力ａをクロック入力と
してカウンタを次々と動作させることにより発振再開時
の不安定を防止Ｊることができる。

なお、発振入力制御信号ｉがＬ″となっている正常な発
振動作状態のときは発振出力ａが入力禁止状態となり、
カウンタＦｌ−２１〜Ｆ　Ｆ　２　ｎの動作は停＋ｈさ
れる。また、初期化信号Ｃおよび発振制御信号すのいず
れか一方により初期状態の設定が行われる。

（３）　発振出力制御回路３０３第４図に示すように発振回路３０１の発振出力ａがＮ０
Ｒ３４およびＩＮＶ３２を経て発振出力２１０として出
力される。この出力のための条件はＮ０Ｒ３４の他方側
入力が’　ｌ、”であることであり、その他方側入力は
発振制御信号すをＴＮＶ３１で反転したものを一方側入
ノｊとしたＮ０Ｒ３３およびこれと交差接続されたＮ０
Ｒ３２により構成されるフリップフロップの出力によっ
て定まる。Ｎ０Ｒ３２にはＩ　ＮＶ３１の出力と発振出
力許可−信号りのＩ　ＮＶ３２による反転出力を入力し
たＮ０Ｒ３１の出力並びに初期化信号ＣのｒＮＶ３３の
出力がそれぞれ入力されている。

このような構成にＪ：り初期化信号Ｃによって発振出力
ａの出力許可状態設定がなされ、発振制御信号すおよび
発振出力許可信号りにより発振出力２１０の出力禁止状
態または出力禁止解除状態が得られる。さらにＮ０Ｒ３
２の出力をＩＮＶ３１で反転されたものが発振入力制御
信号ｉとなっており、この信号は前述した発振安定相持
回路を出力禁止の場合には動作させ、出力許可の場合に
は停止トさせる。

（４）　発振入力選択回路３０４第５図に示す。

、５＝発振入力選択信号２０４がＡ　Ｎ　Ｄ　４．２の一方側
に、およびＩＮＶ４２を介してＡ　Ｎ　Ｄ　４１の一方
側にそれぞれ入力されており、Ａ　Ｎ　Ｄ　４１の他方
側には発振出力２１０がＩＮＶ４１により反転されて入
力され、ＡＮＤ４２の他方側には外部発振入力２０３が
接続される。またＡＮＤ４１およびＡＮＤ４２の出力は
０Ｒ４１に入力されており、この０Ｒ４１からは選択出
力ｄが出力される。

この回路では発振入力選択信号２０４によって発振出力
２１０または外部発振入力２０３のいずれかを選択して
選択出力ｄとして出力する。

（５）　発振入力制御回路３０５第６図に示されており、前述した選択出力ｄと後述する
発振制御信号発生回路３０７がら出力された発振入力制
御信号ｆを２つの入力とするＡＮＤ５１より成っている
。

この回路では発振入力信号ｆによって選択出力ｄを制御
出力ｅとして後続の分周回路へ入力させるか否かを制御
している。

（６）　３分周クロック発生回路３０６第７図に示され
るようにフリップフロップＦＦ６１、ＦＦ６２．ＦＦ６
３．ＩＮＶ６１．Ｎ０Ｒ６１により構成される良く知ら
れたもので、制御出力ｅを三分周してマイクロプロセッ
サ用クロック２１１を形成する。

（７）　２分周クロック発生回路３０８第９図に示され
るように７リツプフロツプＦＦ８１、ＦＦ８２．ＩＮＶ
８１に構成されており、マイクロプロセッサ用クロック
２１１をさらに２分周して周辺ＩＣ用クロック２１２を
形成する。

（８）　発振制御信号発生回路３０７第８図に示づ。

この回路では外部発振入力２０３およびＴＮＶ７１で反
転された発振入力選択信号２０４がＡＮＤ７１に入力さ
れ、その出力はＮＡＮＤ７１を経て発振制御信号すとし
て出力されると共にＦＦ７１のＤ端子に入力されている
。このＦＦ７１のＥ端子（イネーブル端子）および同期
信号入力２０５がＤ端子に接続されたＦＦ７３のＥ端子
には前述した発振入力選択回路３０４の選択出カｄをＩ
ＮＶ７２で反転したものが入力され、これらのＱ出力は
それぞれＦＦ７２．ＦＦ７４のＤ端子に入ツノされてい
る。ＦＦ７２．ＦＦ７４のＥ端子には選択出力ｄが入力
され、これらのＱ出力はＯＲ１に入力され、ＯＲ１の出
力はＮＡＮＤ７２に入力され、その出力はＦＦ７５のＤ
入力となっている。また、ＮＡＮＤ７２にはマイクロプ
ロセッサ用クロック２１１および周辺ＩＣ用クロック２
１２も入力され、ＦＦ７５のＥ入力は選択出力ｄをＩＮ
Ｖ７３で反転したものとなっており、ＦＦ７５のＱ出力
は発振入力制御信号ｆとして出力され、Ｑ出力はＮＡＮ
Ｄ７１に入力されている。

この回路では、内部発振回路３０１からの発振出力２１
０を選択するように発振入力選択信号２０４が入ノ〕さ
れたときは外部発振入力２０３によってＦＦ７１がセッ
トされることになる。寸なわち、外部発振入力２０３を
停止要求信号として用いることかでき、選択出力ｄによ
ってＦＦ７１゜ＦＦ７２の状態を変化させると共にＮＡ
ＮＤ７２においてマイクロブロレッサ用クロック２１１
および周辺ＩＣ用クロック２１２と同期をどったそれぞ
れ発振停止を表わす発振入力制御信号ｆおにびＮＡＮ７
１からの発振制御信号すをそれぞれ出ノｊする。なお、
各フリップフロップにおいでＥ＠子を用い通常のクロッ
ク端子となっているのはエツジ検出でなくレベル検出に
より動作することを明確化したためである。

（９）　初期化信号発生回路３１０第１０図に示す。

これはリセット信号をシコミッ１〜トリガ３０９を通す
ことによりノイズによる御動作を防止して得られる初期
化信号ＣをＦＦ１０１のＤ端子に入ノｊし、そのＱ出力
をＦＦ１０２のＤ入力とし、マイクロプロセッサ用クロ
ック２１１をＦＦ１０１のＦ端子に、該クロック２１１
をＩＮＶｌｏｌで反転したものをＦＦ１０２のＥ端子に
それぞれ入力することにより、マイクロプロセッサ用ク
ロック２１１の立下がりと同期してマイクロプロセッサ
用初期化信号２１３を出力するものである。

（１０）　データアクセス許可／持ち信号発生−・　　
１９　− 回路３１１第１１図に示されており、従来例で説明したものと同様
の構成を有する。すなわちデータ有効信号２０８ＣとＩ
ＮＶｌｌｌで反転した共有システム・バス・アクセス許
可信号２０７とがΔＮＤ１１１に入力され、データ有効
信号２０８ａとＩＮＶ１１２で反転された共有システム
・バス・アクセス信号２０７ａとがＡＮＤＩ　１２に入
力され、ＡＮＤｌ　１１とＡＮＤＩ　１２の出力を０Ｒ
１１１に入力してデータアク廿ス許可／持ち信号ｑを出
力するようにしている。

（１１）　データアクセス許可／待ち信号同期回路３１
２第１２図に示されており、データアクセス許可／待ち信
号ｑがＦＦＩ　２１のＤ端子および一方側に同期選択入
力信号２０９が入力されたＡＮＤ１２１の他方側にそれ
ぞれ入力され、ＦＦ１２１のＱ出力とＡＮＤ１２１の出
力とを０Ｒ１２１で論理和をとってＦＦ１２２のＤ端子
に入力し、そのＱ出力をＦＦＩ　２３のＤ端子に入力し
てそのＱ出力をデータアクセス許可／持ち信号２１４と
している。なＪ３、ＦＦＩ　２２のＥ端子にはマイクロ
プロセッサ用クロック２１１が、ＦＦ１２１および１２
３のＦ端子にはそれぞれＩＮＶ１２１および１２２で反
転されたマイクロプロセッサ用クロック２１１がそれぞ
れ入力されている。

したがって同期選択入力信号２０９が“′Ｈ″であると
きはマイクロプロセッサ用クロック２１１の立上りおよ
び立下りに同期したデータアクセス許可／待ち信号２１
４が、同期選択入力信号２０９が１１１　Ｉ＋であると
きはマイクロプロセッサ用クロック２１１の立下りのみ
に同期したデータアクセス許可／持ち信号２１４がそれ
ぞれ出力さる。

次に、以上のような回路構成における発振停止動作およ
び発振停止解除動作を第１３図ないし第２２図に示すタ
イミングヂャー１〜を参照しながら詳細に説明する。

まず、発振入力選択信号２０／Ｉが′″１−″であり、
同期信号入力２０５が゛冒−″である場合の発振制御信
号発生回路３０７の停止信号す、ｆの発生動作が第１３
図に示される。

発振入力選択信号２０４が゛冒−″であるため外部発振
入力信号２０３が１１　ＨＩＩになるとＡＮＤ７１の出
力が“ＨＩＩとなり、選択出力ｄによってＦＦ７１．Ｆ
Ｆ７２が次々とセットされ、ＯＲ１を介した出力と、選
択出力ｄを分周して得られたマイクロプロセッサ用クロ
ック２１１および周辺ＩＣ用クロック２１２がすべてＨ
″となった時点でＮＡＮＤ７２の出力がＬ″となり、次
に到来する選択出力ｄの立下りにＪ：って発振入力制御
信号ｆがＬ″となると共にＮＡＮＤ７１の出力である発
振制御信号すもＬ″となる。

この結果第１４図に示されるように発振回路３０１の発
振出力ａは停止する。

また、第１６図に示されるように発振出力制御回路３０
３においては初期化信号Ｃが’　Ｈ”　、発振出力許可
信号りが“Ｌ　ＩＩである場合に発振制御信号すが“Ｈ
″から“Ｌ　”に変化するとＮ０Ｒ３２の出力は“’　
Ｈ”から“Ｌ″に変化するため発振入力制御信号ｉはＨ
″に変り、発振出力２１０は゛Ｈ″のまま維持される。

なお、第１５図に示される発振安定時間維持回路３０２
においては前述した発振制御信号すおよび発振入力制御
信号ｉの変化があってもその出力である発振出力許可信
号］）には特に変化はない。

以上のような停止動作をまとめると第１７図のようにな
る。

リセット信号２０６がＨ″となっている状態で外部発振
入力２０３が°゛Ｈ″となることによって発振停止要求
がなされたこととなり、発振制御信号発生回路３０７に
よって水晶発振子の発振出力２０１，２０２，２１０が
停止トされると共にマイクロプロセッサ用クロック２１
１および周辺ＩＣ用クロック２１２が停止されることに
なる。

次にこのような停止状態を解除して発振を再開する動作
を説明する。

外部発振入力選択信号２０４および同期信号入ノｊ２０
５がそれぞれ′Ｌ″である場合に外部発振入力信号２０
３が′Ｈ″から発振開始を表わすＬ　ＩＩに変化すると
、発振制御信号発生回路３０７においてはＡＮＤ７１お
よびＡＮＤ７１の条件が揃うことにより発振制御信号す
が“’　Ｈ”となる。しかし後述するように発振の選択
出力ｄは一定時間遅れて発生するため、この選択出力ｄ
によってＦＦ７１．ＦＦ７２．ＦＦ７５が作動する結果
発振入力制御信号ｆがＬ″からパトビ′になると３分周
クロック発生回路３０６および２分周クロック発生回路
３０８に制御出力ｅが発振入力制御回路３０５を経て供
給されるため、マイクロプロセッサ用クロック２１１お
よび周辺ＩＣ用クロック２１２が出力される。

発振制御信号すが“’　Ｈ”となったとき発振回路３０
１では第１９図に示すように、発振再開遅延時間Ｔ１だ
け遅れて水晶発振子の発振出力２０１゜２０２およびａ
が出力されるが、発振回路からＴ２の時間は発振が不安
定な時間となっている。

そこで第２０図に示されるように発振安定時間維持回路
３０２においては初期化信号Ｃが”　ｌ、”であるとす
れば′Ｈ″である発振制御信号すの入−２４＝力によりｎ段のカウンタが作動し、発振出力ａによって
２　　回のカウント時間であるＴ３後に発振出力許可信
号りが出力されると共に第２１図に示されるように発振
入力制御信号ｉが′Ｌ″となって以降の発振安定時間維
持回路３０２の動作を禁止する。なお、発振出力制御回
路３０３からは発振出力ａの１３時間経過後最初の立下
りから発振出力２１０が出力される。以上の動作をまと
めたものが第２２図である。

以上の実施例においては発振入力選択回路３０４に対す
る外部発振入力を内部クロック停止時に発振停止要求と
して意味を変えて用いているが、このような動作をさせ
るには装置内のいかなる回路ブロックに対するものであ
ってもよい。

また、実施例に示した回路は限定的なものではなく、同
様の機能を発揮できるものであればどのような回路構成
を有していてもよい。

〔発明の効果〕

以上実施例に基づいて詳細に説明したように、本発明に
Ｊ：れば、発振制御信号発生回路を有し、ある回路ブロ
ックに対して発振停止の前提条件が与えられているとき
にその回路ブロックに対する信号を発振停止要求として
これをもとに発振回路の発振動作を停止させると共に発
振出力制御回路の出力動作を停止させるようにしている
ため、新たな端子を増加させることなく必要に応じて発
振出力を停止させることにより消費電力を減少させるこ
とができる。

また発振再開時に発振動作の開始から発振が安定するま
での時間だけ発振出力制御回路の出力動作を停止させる
発振安定時間維持回路とをさらに備えた本発明において
は発振再開時の動作をきわめて安定に行うことができる
。

【図面の簡単な説明】

第１図は本発明にかかるクロックジェネレータの全体構
成を示づブロック図、第２図は発振回路３０１の構成を
示す回路図、第３図は発振安定時間維持回路３０２の構
成を示づ一回路図、第１図は発振出力制御回路３０３の
構成を示ず回路図、第５図は発振入力選択回路３０４の
構成を示す回路図、第６図は発振入力制御回路３０５の
構成を示す回路図、第７図は３分周クロック発生回路３
０６の構成を示す回路図、第８図は発振制御信号発生回
路３０７の構成を示づ一回路図、第９図は２分周クロッ
ク発生回路３０８の構成を示す回路図、第１０図は初期
化信号発生回路３１０の構成を示す回路図、第１１図は
データアクセス許可／持ち信号発生回路３１１の構成を
示す回路図、第１２図はデータアクセス許可／持ち信号
同期回路３１２の構成を示す回路図、第１３図は発振制
御信号発生回路３０７の発振停止時における動作を示す
タイミングチャート、第１４図は発振回路３０１の停止
動作を示すタイミングチャート、第１５図は発振安定時
間維持回路３０２の発掘停止動作を示すタイミングチャ
ー１へ、第１６図は発振出力制御回路３０３の出力停止
動作を示すタイミングチャート、第１７図は全体の停止
動作を示すタイミングチャート、第１８図は発振制御信
号発生回路３０７の停止解除による発振再開動作を示づ
一タイミングチャート、第１９図は発振回路３０１の発
振停止解除動作を示すタイミングチャート、第２０図は
発振安定時間維持回路３０２の発振停止解除動作を示す
タイミングチャート、第２１図は発振出力制御回路３０
３の発振停止解除動作を示すタイミングチャート、第２
２図は全体の発振停止解除動作を示すタイミングチャー
ト、第２３図は従来のクロックジェネレータの構成を示
すブロック図である。２０３・・・外部発振入力、２０４・・・発振入力選択
信号、２０５・・・（クロック）同期信号入力、２０６
・・・リセット信号、２０７・・・共有システム・バス
・アクセス許可信号、２０８・・・データ有効信号、２
０９・・・同期選択入力信号、２１０・・・発振出力、
２１１・・・マイクロプロセッサ用クロック、２１２・
・・周辺ＩＣ用クロック、２１３・・・初期化信号、２
１４・・・データアクセス許可／待ち信号、３０１・・
・発振回路、３０２・・・発振安定時間維持回路、３０
３・・・発振出力制御回路、３０４・・・発振入力選択
回路、３０５・・・発振入力制御回路、３０６・・・３
分周クロック発生回路、３０７・・・発振制御信号発生
回路、３０８・・・２分周クロック発生回路、３０９・
・・シュミットｌ−ツガ、３１０・・・初期化信号発生
回路、３１１・・・データアクセス許可／持ち信号発生
回路、３１２・・・データアクセス許可／待ち信号同期
回路、ａ・・・発振出力、ｂ・・・発振制御信号、Ｃ・
・・初期化信号、ｄ・・・選択出力、ｅ・・・制御出力
、ｆ・・・発振入力制御信号、ｑ・・・データアクセス
許可／待ち信号、ｈ・・・発振出力許可信号、ｉ・・・
発振入力制御信号。出願人代理人　　佐　　藤　　−却ｆ第１３図 α 第１５図

Claims

【特許請求の範囲】１、発振回路と、この発振回路の出力を制御する発振出力制御回路と、この発振出力制御回路から出力された発振信号から所望
のクロック信号を形成するクロック形成回路と、ある回路ブロックに対して発振停止の前提となる条件が
与えられたときに前記ブロックに対する信号を発振停止
要求信号として用い、これをもとに前記発振回路の発振
動作を停止させるとともに前記発振出力制御回路の出力
動作を停止させる発振制御信号発生回路とを備えたクロ
ックジェネレータ。２、発振回路と、この発振回路の出力と制御する発振出力制御回路と、この発振出力制御回路の出力および外部発振入力のいず
れかを選択する発振入力選択回路と、この発振入力選択
回路により選択された発振信号から所望のクロック信号
を形成するクロック形成回路と、前記外部発振入力にもとづいて前記発振回路の発振動作
を停止させると共に前記発振出力制御回路の出力動作を
停止させる発振制御信号発生回路とを備えたクロックジ
ェネレータ。３、発振出力制御回路が外部から入力されるリセット信
号の存在下で動作するものである特許請求の範囲第２項
記載のクロックジェネレータ。４、リセット信号がシュミットトリガ回路によって波形
を整形されて発振出力制御回路に入力されるようにして
なる特許請求の範囲第３項記載のクロックジェネレータ
。５、発振入力選択回路が発振信号のクロック形成回路へ
の供給および停止を発振制御信号発生回路の出力によっ
て制御する発振入力制御回路を備えたものである特許請
求の範囲第２項のクロックジェネレータ。６、クロック形成回路が、発振信号であるクロック信号
からマイクロプロセッサ用クロック並びに周辺ＩＣ用ク
ロックを形成させる分周回路を有するものである特許請
求の範囲第２項記載のクロックジェネレータ。７、発振回路と、この発振回路の出力を制御する発振出力制御回路と、この発振出力制御回路の出力および外部発振入力のいず
れかを選択する発振入力選択回路と、この発振入力選択
回路により選択された発振信号から所望のクロック信号
を形成するクロック形成回路と、前記外部発振入力にもとづいて前記発振回路の発振動作
を停止させると共に前記発振出力制御回路の出力動作を
停止させる発振制御信号発生回路と、前記発振制御信号発生回路の出力に基づき、発振再開時
に前記発振回路の発振動作開始から発振が安定するまで
の時間だけ前記発振出力制御回路の出力動作を停止させ
る発振安定時間維持回路とを備えたクロックジェネレー
タ。８、発振出力制御回路が外部から入力されるリセット信
号の存在下で動作するものである特許請求の範囲第７項
記載のクロックジェネレータ。９、リセット信号がシュミットトリガ回路によって波形
を整形されて発振出力制御回路に入力されるようにして
なる特許請求の範囲第８項記載のクロックジェネレータ
。１０、発振入力選択回路が発振信号のクロック形成回路
への供給および停止を発振制御信号発生回路の出力によ
って制御する発振入力制御回路を備えたものである特許
請求の範囲第７項のクロックジェネレータ。１１、クロック形成回路が、発振信号であるクロック信
号からマイクロプロセッサ用クロック並びに周辺ＩＣ用
クロックを形成させる分周回路を有するものである特許
請求の範囲第７項記載のクロックジェネレータ。１２、発振安定時間維持回路が複数段のカウンタより成
るものである特許請求の範囲第７項記載のクロックジェ
ネレータ。