JPH0433117A - ウオッチドッグタイマ回路 - Google Patents
ウオッチドッグタイマ回路Info
- Publication number
- JPH0433117A JPH0433117A JP2139414A JP13941490A JPH0433117A JP H0433117 A JPH0433117 A JP H0433117A JP 2139414 A JP2139414 A JP 2139414A JP 13941490 A JP13941490 A JP 13941490A JP H0433117 A JPH0433117 A JP H0433117A
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- JP
- Japan
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- circuit
- watchdog timer
- clock
- signal
- oscillation
- Prior art date
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- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 38
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロコンピュータに内蔵されたウォッ
チドッグタイマ回路に関するものである。
チドッグタイマ回路に関するものである。
第２図は従来のウォッチドッグタイマ回路を内蔵したマ
イクロコンピュータの回路を示したものである。第２図
において、５はクロック用発振回路であり、発振クロッ
ク信号ａを出力する。６はクロック発生回路で、前記発
振クロック信号ａを入力とし、システムを動作させるク
ロック信号ｆを出力する。８はウォッチドッグタイマ回
路であり、クロック信号ｆをクロック入力とし、リセッ
ト信号をｄ１オーバーフロー信号をＣとする８ビツトタ
イマ３およびオーバーフロー信号Ｃを入力とし、システ
ムリセット信号ｅを出力するリセット信号発生回路４に
より構成される。７はクロック信号ｆ、システムリセッ
ト信号ｅを入力とし、ウォッチドッグタイマ回路８のリ
セット信号ｄを出力するほか、各種演算、制紳を行う上
記以外のマイクロコンピュータの回路である。
イクロコンピュータの回路を示したものである。第２図
において、５はクロック用発振回路であり、発振クロッ
ク信号ａを出力する。６はクロック発生回路で、前記発
振クロック信号ａを入力とし、システムを動作させるク
ロック信号ｆを出力する。８はウォッチドッグタイマ回
路であり、クロック信号ｆをクロック入力とし、リセッ
ト信号をｄ１オーバーフロー信号をＣとする８ビツトタ
イマ３およびオーバーフロー信号Ｃを入力とし、システ
ムリセット信号ｅを出力するリセット信号発生回路４に
より構成される。７はクロック信号ｆ、システムリセッ
ト信号ｅを入力とし、ウォッチドッグタイマ回路８のリ
セット信号ｄを出力するほか、各種演算、制紳を行う上
記以外のマイクロコンピュータの回路である。
次に動作について説明する。
クロック用発振回路５によりマイクロコンピュタ全体を
動作させる発振クロック信号ａが得られる。この発振ク
ロック信号ａを使用してクロック発生回路６は、回路７
およびウォッチドッグタイマ回路８を動作させるクロッ
ク信号ｆを作り出す。
動作させる発振クロック信号ａが得られる。この発振ク
ロック信号ａを使用してクロック発生回路６は、回路７
およびウォッチドッグタイマ回路８を動作させるクロッ
ク信号ｆを作り出す。
次に、ウォッチドッグタイマ回路８について説明する。
８ビツトタイマ３によりクロック信号ｆが１／２５６分
周され、オーバーフロー信号Ｃがハイレベルとなる。オ
ーバーフロー信号Ｃがハイレベルになることにより、リ
セット信号発生回路４からシステムリセット信号ｅがハ
イレベルとして出力され、回路７がリセット状態に設定
される。
周され、オーバーフロー信号Ｃがハイレベルとなる。オ
ーバーフロー信号Ｃがハイレベルになることにより、リ
セット信号発生回路４からシステムリセット信号ｅがハ
イレベルとして出力され、回路７がリセット状態に設定
される。
マイクロコンピュータが正常に動作している場合、８ビ
ツトタイマ３の１／２５６分周回路がオーバーフローす
る前に、８ビツトタイマ３をリセットするリセット信号
ｄを回路７から出力させるヨウにマイクロコンピュータ
のプログラムを作っておく。マイクロコンピュータが外
来ノイズなどにより誤動作した場合、プログラムが正常
に動作しないため、リセット信号ｄの出力周期が長くな
ると、８ビツトタイマ３はオーバーフローし、リセット
信号発生回路４からシステムリセット信号ｅが出力され
、マイクロコンピュータはりセットされる。
ツトタイマ３の１／２５６分周回路がオーバーフローす
る前に、８ビツトタイマ３をリセットするリセット信号
ｄを回路７から出力させるヨウにマイクロコンピュータ
のプログラムを作っておく。マイクロコンピュータが外
来ノイズなどにより誤動作した場合、プログラムが正常
に動作しないため、リセット信号ｄの出力周期が長くな
ると、８ビツトタイマ３はオーバーフローし、リセット
信号発生回路４からシステムリセット信号ｅが出力され
、マイクロコンピュータはりセットされる。
従来のウォッチドッグタイマ回路８は以上のように構成
されていたため、クロック用発振回路５の発振が何らか
の原因で停止してしまった場合、マイクロコンピュータ
は正常に動作しないにもかかわらず、ウォッチドッグタ
イマ回路８へのクロック供給が停止してしまい、８ビツ
トタイマ３はオーバーフローしないため、システムリセ
ット信号ｅが出力されず、マイクロコンピュータがリセ
ット状態にならないという問題点があった。
されていたため、クロック用発振回路５の発振が何らか
の原因で停止してしまった場合、マイクロコンピュータ
は正常に動作しないにもかかわらず、ウォッチドッグタ
イマ回路８へのクロック供給が停止してしまい、８ビツ
トタイマ３はオーバーフローしないため、システムリセ
ット信号ｅが出力されず、マイクロコンピュータがリセ
ット状態にならないという問題点があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、クロック用発振回路が停止した場合にも、
マイクロコンピュータをリセット状態にできるウォッチ
ドッグタイマ回路を提供する乙とを目的とするものであ
る。
れたもので、クロック用発振回路が停止した場合にも、
マイクロコンピュータをリセット状態にできるウォッチ
ドッグタイマ回路を提供する乙とを目的とするものであ
る。
この発明に係るウォッチドッグタイマ回路は、システム
のクロック用発振回路の他にウォッチドッグタイマ専用
の発振回路を別に設け、この発振回路の発振信号により
ウォッチドッグタイマ回路を動作させるようにしたもの
である。
のクロック用発振回路の他にウォッチドッグタイマ専用
の発振回路を別に設け、この発振回路の発振信号により
ウォッチドッグタイマ回路を動作させるようにしたもの
である。
この発明に係るウォッチドッグタイマ回路は、専用のウ
ォッチドッグタイマ用発振回路の発振信号をクロック信
号として使用して動作させることにより、システム動作
用のクロック信号とウォッチドッグタイマ回路のクロッ
ク信号とを分離させるようにしたものである。
ォッチドッグタイマ用発振回路の発振信号をクロック信
号として使用して動作させることにより、システム動作
用のクロック信号とウォッチドッグタイマ回路のクロッ
ク信号とを分離させるようにしたものである。
以下、この発明の一実施例を第１図について説明する。
図において、１はウォッチドッグタイマ回路であり、ウ
ォッチドッグタイマ用発振回路２、信号すをクロック入
力、信号Ｃをオーバーフロー信号、信号ｄをリセット信
号とする８ビツトタイマ３およびオーバーフロー信号ｃ
のハイレベル入力によりシステムリセット信号ｅを発生
するリセット信号発生回路４により構成されている。そ
の他は第２図と同じである。
ォッチドッグタイマ用発振回路２、信号すをクロック入
力、信号Ｃをオーバーフロー信号、信号ｄをリセット信
号とする８ビツトタイマ３およびオーバーフロー信号ｃ
のハイレベル入力によりシステムリセット信号ｅを発生
するリセット信号発生回路４により構成されている。そ
の他は第２図と同じである。
次に動作について説明する。
クロック用発振回路５によりウォッチドッグタイマ回ｌ
ｌｌ５１以外のマイクロコンピュータ部を動作させる発
振クロック信号ａが得られ、この発振クロック信号ａを
利用してクロック発生回ｆ４６によりクロック信号ｆを
作り、このクロック信号ｆにより回路７は動作する。
ｌｌ５１以外のマイクロコンピュータ部を動作させる発
振クロック信号ａが得られ、この発振クロック信号ａを
利用してクロック発生回ｆ４６によりクロック信号ｆを
作り、このクロック信号ｆにより回路７は動作する。
次に、ウォッチドッグタイマ回路１の動作について説明
する。
する。
ウォッチドッグタイマ用発振回路２のクロック入力すを
クロック入力とする８ビツトタイマ３の１／２５６分周
回路はクロック人力すを２５６回カウントし、オーバー
フロー信号ｃをハイレベルとして出力する。オーバーフ
ロー信号Ｃがハイレベルニナルト、リセット信号発生回
路４からシステムリセット信号ｅが出力され、システζ
をリセット状態にする。
クロック入力とする８ビツトタイマ３の１／２５６分周
回路はクロック人力すを２５６回カウントし、オーバー
フロー信号ｃをハイレベルとして出力する。オーバーフ
ロー信号Ｃがハイレベルニナルト、リセット信号発生回
路４からシステムリセット信号ｅが出力され、システζ
をリセット状態にする。
実使用に際しては、８ビツトタイマ３がオーバーフロー
する前にプログラムにより回路７がら出力されるリセッ
ト信号ｄをハイレベルとして出方し、８ビットタイマ３
をクリアしてやることにより、リセット信号発生口＃５
４からシステムリセット信号ｅは発生しないようにして
おく。外来ノイズ等によりマイコンが誤動作した場合に
はリセット信号ｄの出力周期が長くなり、８ビツトタイ
マ３の１７２５６分周回路がオーバーフローし、リセッ
ト信号発生回路４からシステムリセット信号ｅが出力さ
れ、マイクロコンピュータはリセッ１、される。
する前にプログラムにより回路７がら出力されるリセッ
ト信号ｄをハイレベルとして出方し、８ビットタイマ３
をクリアしてやることにより、リセット信号発生口＃５
４からシステムリセット信号ｅは発生しないようにして
おく。外来ノイズ等によりマイコンが誤動作した場合に
はリセット信号ｄの出力周期が長くなり、８ビツトタイ
マ３の１７２５６分周回路がオーバーフローし、リセッ
ト信号発生回路４からシステムリセット信号ｅが出力さ
れ、マイクロコンピュータはリセッ１、される。
クロック用発振回路５の発振が停止した場合でも、ウォ
ッチドッグタイマ用発振回路２の発振クロックを８ピツ
トタイマ３がカウントし、オーバーフロル信号Ｃを出力
するのでマイクロコンピュタはリセットされる。
ッチドッグタイマ用発振回路２の発振クロックを８ピツ
トタイマ３がカウントし、オーバーフロル信号Ｃを出力
するのでマイクロコンピュタはリセットされる。
以上説明したように、この発明は、ウォッチドッグタイ
マ用発振回路を、ウォッチドッグタイマ回路以外の回路
を動作させるクロック用発振回路の他に独立に設けたの
で、クロック用発振回路が停止しても、ウォッチドッグ
タイマはウォッチドッグタイマ用発振回路の発振クロッ
クで動作しているため、動作が停止することなく、マイ
クロコンビエータをリセット状態にすることができる。
マ用発振回路を、ウォッチドッグタイマ回路以外の回路
を動作させるクロック用発振回路の他に独立に設けたの
で、クロック用発振回路が停止しても、ウォッチドッグ
タイマはウォッチドッグタイマ用発振回路の発振クロッ
クで動作しているため、動作が停止することなく、マイ
クロコンビエータをリセット状態にすることができる。
このため信頼性高いマイクロコンピュータ内蔵のウォッ
チドッグタイマ回路が得られる。
チドッグタイマ回路が得られる。
第１図はこの発明に係るウォッチドッグタイマ回路を内
蔵したマイクロコンピュータの回路を示すブロック図、
第２図は従来のウォッチドッグタイマ回路を内蔵したマ
イクロコンピュータの回路を示すブロック図である。 図において、１はウォッチドッグタイマ回路、２はウォ
ッチドッグタイマ用発振回路、３ば８ビツトタイマ、４
はリセット信号発生回路、５はクロック用発振回路、６
はクロック発生回路、７は回路である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第２図 第 図
蔵したマイクロコンピュータの回路を示すブロック図、
第２図は従来のウォッチドッグタイマ回路を内蔵したマ
イクロコンピュータの回路を示すブロック図である。 図において、１はウォッチドッグタイマ回路、２はウォ
ッチドッグタイマ用発振回路、３ば８ビツトタイマ、４
はリセット信号発生回路、５はクロック用発振回路、６
はクロック発生回路、７は回路である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第２図 第 図
Claims (1)
- マイクロコンピュータ内に内蔵されたウオッチドッグ
タイマ回路において、このウオッチドッグタイマ回路以
外の回路を動作させるためのクロック信号を発生するク
ロック用発振回路と、このクロック用発振回路とは独立
に前記ウオッチドッグタイマ回路を動作させるためのク
ロック信号を発生するウオッチドッグタイマ用発振回路
を具備したことを特徴とするウオッチドッグタイマ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2139414A JPH0433117A (ja) | 1990-05-29 | 1990-05-29 | ウオッチドッグタイマ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2139414A JPH0433117A (ja) | 1990-05-29 | 1990-05-29 | ウオッチドッグタイマ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0433117A true JPH0433117A (ja) | 1992-02-04 |
Family
ID=15244677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2139414A Pending JPH0433117A (ja) | 1990-05-29 | 1990-05-29 | ウオッチドッグタイマ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0433117A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06175749A (ja) * | 1992-12-09 | 1994-06-24 | Mitsubishi Electric Corp | Ｍｐｕ発振装置 |
| US6085319A (en) * | 1998-02-03 | 2000-07-04 | Mitsubishi Electric System Lsi | Microcomputer reset apparatus and method |
| JP2014155979A (ja) * | 2013-02-15 | 2014-08-28 | Makita Corp | 電動工具用装置 |
-
1990
- 1990-05-29 JP JP2139414A patent/JPH0433117A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06175749A (ja) * | 1992-12-09 | 1994-06-24 | Mitsubishi Electric Corp | Ｍｐｕ発振装置 |
| US6085319A (en) * | 1998-02-03 | 2000-07-04 | Mitsubishi Electric System Lsi | Microcomputer reset apparatus and method |
| DE19834419C2 (de) * | 1998-02-03 | 2001-02-15 | Mitsubishi Elec Sys Lsi Design | Mikrocomputer-Rücksetzvorrichtung und Mikrocomputer-Rücksetzverfahren |
| JP2014155979A (ja) * | 2013-02-15 | 2014-08-28 | Makita Corp | 電動工具用装置 |
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