JPS61109126A - １チップマイクロコンピュ−タ - Google Patents
１チップマイクロコンピュ−タInfo
- Publication number
- JPS61109126A JPS61109126A JP59231628A JP23162884A JPS61109126A JP S61109126 A JPS61109126 A JP S61109126A JP 59231628 A JP59231628 A JP 59231628A JP 23162884 A JP23162884 A JP 23162884A JP S61109126 A JPS61109126 A JP S61109126A
- Authority
- JP
- Japan
- Prior art keywords
- oscillation
- circuit
- frequency
- low
- chip microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロコンピュータのシステムクロック
の原発振信号として、高周波クロック信号と低周波クロ
ック信号の２つの非同期の原発振信号を選択して切換え
られる１チップマイクロコンピュータに関し、特に、低
周波側に切換えられている時には高周波の発振を停止し
て、システム全体の消費電力を低減できるＣＭＯ３の１
チップマイクロコンピュータに関するものである。
の原発振信号として、高周波クロック信号と低周波クロ
ック信号の２つの非同期の原発振信号を選択して切換え
られる１チップマイクロコンピュータに関し、特に、低
周波側に切換えられている時には高周波の発振を停止し
て、システム全体の消費電力を低減できるＣＭＯ３の１
チップマイクロコンピュータに関するものである。
Ｃ従来の技術〕
従来、この種の１チップマイクロコンピュータのシステ
ムクコツク制御系の構成として第２図に示すものがあっ
た。図において、２１は発振回路であり、ＸＡｉはその
発振入力、ＸＡｏはその発振出力であり、マイクロコン
ピュータ内部へは発振出力φＡが得られる。また２２は
上記発振出力φＡを得てシステムクロックφを発生する
システムクロック制御回路であり、２３はその発振の動
作／停止を制御する発振制御回路である。該制御回路２
３において、ＣＡは発振停止を制御する信号、Ｗはシス
テムクロックφのマイクロコンピュータ内部への供給を
停止する信号、ＩＮＴは外部からの前記停止信号を解除
するための割込み入力である。なお２４は１チップマイ
クロコンピュータのシステム全体を示す。
ムクコツク制御系の構成として第２図に示すものがあっ
た。図において、２１は発振回路であり、ＸＡｉはその
発振入力、ＸＡｏはその発振出力であり、マイクロコン
ピュータ内部へは発振出力φＡが得られる。また２２は
上記発振出力φＡを得てシステムクロックφを発生する
システムクロック制御回路であり、２３はその発振の動
作／停止を制御する発振制御回路である。該制御回路２
３において、ＣＡは発振停止を制御する信号、Ｗはシス
テムクロックφのマイクロコンピュータ内部への供給を
停止する信号、ＩＮＴは外部からの前記停止信号を解除
するための割込み入力である。なお２４は１チップマイ
クロコンピュータのシステム全体を示す。
次にこの従来回路の動作について説明する。通常、動作
開始時には、発振回路２１が発振を開始し、システムク
ロックφが発生し、これによりマイクロコンピュータ本
体のプログラムの実行が行なわれる。このとき発振制御
回路２３からの発振停止信号ＣＡ、或は内部クロック供
給停止信号Ｗは通常“Ｌ″である。
開始時には、発振回路２１が発振を開始し、システムク
ロックφが発生し、これによりマイクロコンピュータ本
体のプログラムの実行が行なわれる。このとき発振制御
回路２３からの発振停止信号ＣＡ、或は内部クロック供
給停止信号Ｗは通常“Ｌ″である。
次にマイクロコンピュータがプログラム中の特定の命令
を実行すると、発振制御回路２３に対し制御信号を出力
し、これによりＣＡ或はＷ信号が“Ｈ”となり、発振或
はクロックの供給が停止される。なお、この停止信号の
解除はＩＮＴ入力によって行なわれる。
を実行すると、発振制御回路２３に対し制御信号を出力
し、これによりＣＡ或はＷ信号が“Ｈ”となり、発振或
はクロックの供給が停止される。なお、この停止信号の
解除はＩＮＴ入力によって行なわれる。
従来の１チップマイクロコンピュータは以上のように構
成されており、システムクロックの原発振として１種類
の周波数のみであったため、処理能力は低下しても良い
から、消費電力を低減させるモードと高周波で高い処理
能力を持つモードとを兼ね備えたいという要求に応える
ことができなかった。
成されており、システムクロックの原発振として１種類
の周波数のみであったため、処理能力は低下しても良い
から、消費電力を低減させるモードと高周波で高い処理
能力を持つモードとを兼ね備えたいという要求に応える
ことができなかった。
この発明は上記のような従来回路の問題点を解消するた
めになされたもので、非同期の２つの発振源を備え通常
の高処理能力時には高周波の発振源より得られるシステ
ムクロックを用い、消費電力を低減したい時には、低周
波の発振源より得られるシステムクロックにより動作す
る１チップマイクロコンピュータを提供することを目的
としている。
めになされたもので、非同期の２つの発振源を備え通常
の高処理能力時には高周波の発振源より得られるシステ
ムクロックを用い、消費電力を低減したい時には、低周
波の発振源より得られるシステムクロックにより動作す
る１チップマイクロコンピュータを提供することを目的
としている。
この発明に係るｌチップマイクロコンピュータは、全４
辰回路として高周波用と低周波用の２つの回路を備え、
これら２つの非同期の信号源を選択する回路を備えたも
のである。
辰回路として高周波用と低周波用の２つの回路を備え、
これら２つの非同期の信号源を選択する回路を備えたも
のである。
また、この信号源を選択できるのに加え、高周波クロッ
クを停止可能とし、信号源の選択、高周波クロックの停
止の操作をプログラムの実行によって行なえるようにし
たものである。
クを停止可能とし、信号源の選択、高周波クロックの停
止の操作をプログラムの実行によって行なえるようにし
たものである。
この発明における１チップマイクロコンピュータは、シ
ステムクロックの高周波モードと低周波モードを持ち、
これらを切換えることができるから、高速処理、低速処
理の各状態を選ぶことができる。
ステムクロックの高周波モードと低周波モードを持ち、
これらを切換えることができるから、高速処理、低速処
理の各状態を選ぶことができる。
更に高周波発振回路の動作モードと停止モードを持つ場
合は上記高速処理、低速処理に、低消費電力での低速処
理を加えた３状態のいずれかを選ぶことができる。
合は上記高速処理、低速処理に、低消費電力での低速処
理を加えた３状態のいずれかを選ぶことができる。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例による１チップマイクロコ
ンピュータを示す。図において、１）は高周波の発振回
路（第１の発振回路）であり、ＸＡｔはこの発振入力、
ＸＡｏはその発振出力、φＡはマイクロコンピュータ内
部への発振出力である。また１２は低周波の発振回路（
第２の発振回路）であり、これは発振時の消費電力を低
減できるよう低消費電力化したものである。ＸＢｉはそ
の発振入力、ＸＢｏはその発振出力、φＢはマイクロコ
ンピュータ内部への発振出力である。１３は原発振を受
けてシステムクロックφを生成する制御回路、１４は上
記２つの非同期の信号φＡ。
ンピュータを示す。図において、１）は高周波の発振回
路（第１の発振回路）であり、ＸＡｔはこの発振入力、
ＸＡｏはその発振出力、φＡはマイクロコンピュータ内
部への発振出力である。また１２は低周波の発振回路（
第２の発振回路）であり、これは発振時の消費電力を低
減できるよう低消費電力化したものである。ＸＢｉはそ
の発振入力、ＸＢｏはその発振出力、φＢはマイクロコ
ンピュータ内部への発振出力である。１３は原発振を受
けてシステムクロックφを生成する制御回路、１４は上
記２つの非同期の信号φＡ。
φＢをマイクロコンピュータ本体からの制御人力Ｓによ
って選択するクロック信号切換回路（選択回路）である
。１５はマイクロコンピュータ本体のプログラムの実行
により発振器１）あるいは１２の発振の停止等を制御す
る発振制御回路で、その°ＣＡ出力により発振回路１）
の発振停止を制御し、そのＣＢ比出力よって発振回路１
２の発振停止を制御する。またＷは内部システムクロフ
クφの供給停止を制御する信号である。これらの停止制
御信号は外部割込み人力ＴＮＴによって解除される。ま
た１６は１チップマイクロコンピュータのシステムの全
体を示す。なお本マイクロコンピュータ１６はＣＭＯＳ
プロセスにより製造されたものである。
って選択するクロック信号切換回路（選択回路）である
。１５はマイクロコンピュータ本体のプログラムの実行
により発振器１）あるいは１２の発振の停止等を制御す
る発振制御回路で、その°ＣＡ出力により発振回路１）
の発振停止を制御し、そのＣＢ比出力よって発振回路１
２の発振停止を制御する。またＷは内部システムクロフ
クφの供給停止を制御する信号である。これらの停止制
御信号は外部割込み人力ＴＮＴによって解除される。ま
た１６は１チップマイクロコンピュータのシステムの全
体を示す。なお本マイクロコンピュータ１６はＣＭＯＳ
プロセスにより製造されたものである。
次に上記本発明の一実施例の動作について説明する。通
常、動作開始時は、切換回路１４は高周波φＡ側となっ
ており、従来方式のマイクロコンピュータと同じ動作を
する。このとき発振停止信号ＣΔ、ＣＢ或は内部クロッ
ク供給停止信号Ｗは通常“Ｌ”である。プログラムの特
定の命令の実行により選択制御信号Ｓの値が変わると、
切換回路１４が動作してシステムクロックφは低速モー
ドとなる。更に、発振停止信号ＣＡを“Ｈ”にする命令
を実行することにより高周波発振を停止させ、低消費電
力モードとすることができる。更に、信号Ｗを“Ｈ”に
する命令の実行により、内部へのシステムクロックの供
給も停止し、消費電力を更に小さくすることができる。
常、動作開始時は、切換回路１４は高周波φＡ側となっ
ており、従来方式のマイクロコンピュータと同じ動作を
する。このとき発振停止信号ＣΔ、ＣＢ或は内部クロッ
ク供給停止信号Ｗは通常“Ｌ”である。プログラムの特
定の命令の実行により選択制御信号Ｓの値が変わると、
切換回路１４が動作してシステムクロックφは低速モー
ドとなる。更に、発振停止信号ＣＡを“Ｈ”にする命令
を実行することにより高周波発振を停止させ、低消費電
力モードとすることができる。更に、信号Ｗを“Ｈ”に
する命令の実行により、内部へのシステムクロックの供
給も停止し、消費電力を更に小さくすることができる。
このモードからの復帰は外部（或はタイマ等による内部
）割込みによって行なわれ、これにより内部システムク
ロックが再び供給され、更にプログラムの実行によって
高周波発振停止が解除され、システムの動作を通常の高
速処理モードに復帰することができる。
）割込みによって行なわれ、これにより内部システムク
ロックが再び供給され、更にプログラムの実行によって
高周波発振停止が解除され、システムの動作を通常の高
速処理モードに復帰することができる。
なお上記実施例では、低周波発振の停止制御信号ＣＢや
内部クロック供給停止の制御信号Ｗを付した１チップマ
イクロコンピュータを示したが、これらの制御信号がな
いものであってもよく、上記実施例と同様の効果を奏す
る。
内部クロック供給停止の制御信号Ｗを付した１チップマ
イクロコンピュータを示したが、これらの制御信号がな
いものであってもよく、上記実施例と同様の効果を奏す
る。
以上のように、この発明に係る１チップマイクロコンピ
ュータによれば、１チップマイクロコンピュータのシス
テムクロックの発振源として高周波、低周波の２つの発
振回路を選択可能としたので、高速処理モード及び低速
処理モードの２つのモードを選択できる効果がある。
ュータによれば、１チップマイクロコンピュータのシス
テムクロックの発振源として高周波、低周波の２つの発
振回路を選択可能としたので、高速処理モード及び低速
処理モードの２つのモードを選択できる効果がある。
また高周波発振源を停止できるように構成し、上記選択
及び停止の操作をプログラムの実行により行なえるよう
にしたので、高速処理や低消費電力の低速処理等複数の
モードで処理できる効果がある。
及び停止の操作をプログラムの実行により行なえるよう
にしたので、高速処理や低消費電力の低速処理等複数の
モードで処理できる効果がある。
第１図は本発明の一実施例による１チップマイクロコン
ピュータのシステムクロック制御系の構成を示す図、第
２図は従来の１チップマイクロコンピュータのシステム
クロック制御系の構成を示す図である。
ピュータのシステムクロック制御系の構成を示す図、第
２図は従来の１チップマイクロコンピュータのシステム
クロック制御系の構成を示す図である。
Claims (4)
- （１）周期の相異なる非同期のクロック信号を出力する
第１、第２の発振回路と、該第１、第２の発振回路のう
ちの一方をシステムクロックの発振源として選択する選
択回路とを備えたことを特徴とする１チップマイクロコ
ンピュータ。 - （２）上記第１、第２の発振回路はそれぞれ高周波及び
低周波のクロック信号を発振するものであり、該第１の
発振回路は上記第２の発振回路の発振時にはその発振を
停止していることを特徴とする特許請求の範囲第１項記
載の１チップマイクロコンピュータ。 - （３）上記第２の発振回路が低消費電力回路となるよう
にしてその全体をＣＭＯＳプロセスにより製造したこと
を特徴とする特許請求の範囲第１項または第２項記載の
１チップマイクロコンピュータ。 - （４）上記選択回路及び高周波発振回路はそれぞれマイ
クロコンピュータ本体からの制御信号により発振源の選
択及び発振の停止を行なうものであることを特徴とする
特許請求の範囲第２項記載の１チップマイクロコンピュ
ータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59231628A JPS61109126A (ja) | 1984-10-31 | 1984-10-31 | １チップマイクロコンピュ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59231628A JPS61109126A (ja) | 1984-10-31 | 1984-10-31 | １チップマイクロコンピュ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61109126A true JPS61109126A (ja) | 1986-05-27 |
| JPH0479003B2 JPH0479003B2 (ja) | 1992-12-14 |
Family
ID=16926483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59231628A Granted JPS61109126A (ja) | 1984-10-31 | 1984-10-31 | １チップマイクロコンピュ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61109126A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61128312A (ja) * | 1984-11-28 | 1986-06-16 | Toshiba Corp | 演算処理装置 |
| JPS6275822A (ja) * | 1985-09-30 | 1987-04-07 | Toshiba Corp | コンピユ−タシステム |
| JPH01134616A (ja) * | 1987-11-20 | 1989-05-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPH021006A (ja) * | 1988-03-01 | 1990-01-05 | Nec Corp | マイクロコンピュータ |
| US5625311A (en) * | 1993-05-07 | 1997-04-29 | Nec Corporation | System clock generating circuit having a power saving mode capable of maintaining a satisfactory processing speed |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5642827A (en) * | 1979-09-18 | 1981-04-21 | Nec Corp | Data processor |
| JPS58107930A (ja) * | 1981-12-22 | 1983-06-27 | Fujitsu Ltd | クロツク制御方式 |
| JPS6019223A (ja) * | 1983-07-13 | 1985-01-31 | Nec Corp | デ−タ処理装置 |
-
1984
- 1984-10-31 JP JP59231628A patent/JPS61109126A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5642827A (en) * | 1979-09-18 | 1981-04-21 | Nec Corp | Data processor |
| JPS58107930A (ja) * | 1981-12-22 | 1983-06-27 | Fujitsu Ltd | クロツク制御方式 |
| JPS6019223A (ja) * | 1983-07-13 | 1985-01-31 | Nec Corp | デ−タ処理装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61128312A (ja) * | 1984-11-28 | 1986-06-16 | Toshiba Corp | 演算処理装置 |
| JPS6275822A (ja) * | 1985-09-30 | 1987-04-07 | Toshiba Corp | コンピユ−タシステム |
| JPH01134616A (ja) * | 1987-11-20 | 1989-05-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPH021006A (ja) * | 1988-03-01 | 1990-01-05 | Nec Corp | マイクロコンピュータ |
| US5625311A (en) * | 1993-05-07 | 1997-04-29 | Nec Corporation | System clock generating circuit having a power saving mode capable of maintaining a satisfactory processing speed |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0479003B2 (ja) | 1992-12-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
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| EXPY | Cancellation because of completion of term |