JPH11143571A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH11143571A JPH11143571A JP9303219A JP30321997A JPH11143571A JP H11143571 A JPH11143571 A JP H11143571A JP 9303219 A JP9303219 A JP 9303219A JP 30321997 A JP30321997 A JP 30321997A JP H11143571 A JPH11143571 A JP H11143571A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- alternative
- signal
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
- G06F1/3228—Monitoring task completion, e.g. by use of idle timers, stop commands or wait commands
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/06—Clock generators producing several clock signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 ＡＤ変換器や他の周辺回路を使用したい場合
でも、スリープモードの解除や高速モードへの切り換え
によりＣＰＵなどの他の構成部分も同時に高速動作させ
る結果、前記ＡＤ変換器や他の周辺回路を効率よく使用
することができず、低消費電力化を図ることが困難にな
るという課題があった。 【解決手段】 消費電力を節約する消費電力節約モード
において代替クロック生成回路が生成した代替クロック
を周辺回路へ供給し、この代替クロックにより前記周辺
回路を動作させる構成を備える。
でも、スリープモードの解除や高速モードへの切り換え
によりＣＰＵなどの他の構成部分も同時に高速動作させ
る結果、前記ＡＤ変換器や他の周辺回路を効率よく使用
することができず、低消費電力化を図ることが困難にな
るという課題があった。 【解決手段】 消費電力を節約する消費電力節約モード
において代替クロック生成回路が生成した代替クロック
を周辺回路へ供給し、この代替クロックにより前記周辺
回路を動作させる構成を備える。
Description
【０００１】
【発明の属する技術分野】この発明は、周辺回路、シス
テムクロックを生成するシステムクロック発振回路、消
費電力を節約する消費電力節約モードなどを有し、前記
システムクロックをもとに動作するマイクロコンピュー
タなどのデータ処理装置に関するものである。
テムクロックを生成するシステムクロック発振回路、消
費電力を節約する消費電力節約モードなどを有し、前記
システムクロックをもとに動作するマイクロコンピュー
タなどのデータ処理装置に関するものである。
【０００２】
【従来の技術】近年、ノートブックパソコンやビデオカ
メラといった携帯機器にマイクロコンピュータ、特にシ
ングルチップマイクロコンピュータなどのデータ処理装
置が広く使用され、この結果、携帯機器の小型化や低消
費電力化が進んでいる。特にバッテリを電源として使用
する機器に関してはバッテリの動作時間を長くする必要
があり、低消費電力化の要求は強い。
メラといった携帯機器にマイクロコンピュータ、特にシ
ングルチップマイクロコンピュータなどのデータ処理装
置が広く使用され、この結果、携帯機器の小型化や低消
費電力化が進んでいる。特にバッテリを電源として使用
する機器に関してはバッテリの動作時間を長くする必要
があり、低消費電力化の要求は強い。
【０００３】ＣＭＯＳで構成されたシングルチップマイ
クロコンピュータの場合、消費電流は動作周波数に比例
しているため、動作周波数を下げて使用すれば消費電流
も下げることができる。ただし、高速動作の必要な場合
は動作周波数を下げることができない。
クロコンピュータの場合、消費電流は動作周波数に比例
しているため、動作周波数を下げて使用すれば消費電流
も下げることができる。ただし、高速動作の必要な場合
は動作周波数を下げることができない。
【０００４】そこで、シングルチップマイクロコンピュ
ータでの処理を必要とするときのみシングルチップマイ
クロコンピュータを動作させ、処理を必要としないとき
はシングルチップマイクロコンピュータの発振回路の発
振を止めておく、いわゆるスリープモードによるシング
ルチップマイクロコンピュータの低消費電力化が図られ
る場合がある。
ータでの処理を必要とするときのみシングルチップマイ
クロコンピュータを動作させ、処理を必要としないとき
はシングルチップマイクロコンピュータの発振回路の発
振を止めておく、いわゆるスリープモードによるシング
ルチップマイクロコンピュータの低消費電力化が図られ
る場合がある。
【０００５】ただし、このスリープモードによるシング
ルチップマイクロコンピュータの低消費電力化では、発
振回路を止めている期間はシングルチップマイクロコン
ピュータに内蔵されているＡＤ変換器や他の周辺回路も
動作させることができず、もし動作させようとすれば、
その都度、発振回路を動作させクロックを発生させて前
記シングルチップマイクロコンピュータとともに前記Ａ
Ｄ変換器や前記他の周辺回路を動作させる必要がある。
ルチップマイクロコンピュータの低消費電力化では、発
振回路を止めている期間はシングルチップマイクロコン
ピュータに内蔵されているＡＤ変換器や他の周辺回路も
動作させることができず、もし動作させようとすれば、
その都度、発振回路を動作させクロックを発生させて前
記シングルチップマイクロコンピュータとともに前記Ａ
Ｄ変換器や前記他の周辺回路を動作させる必要がある。
【０００６】また、高速で発振する高速発振回路と低速
で発振する低速発振回路を設け、前記高速発振回路で生
成されるクロックによりシングルチップマイクロコンピ
ュータを動作させる高速モードと、前記低速発振回路で
生成されるクロックによりシングルチップマイクロコン
ピュータを動作させる低速モードとを持ち、シングルチ
ップマイクロコンピュータで高速の動作を必要とすると
きのみシングルチップマイクロコンピュータを前記高速
モードで動作させ、高速での動作が必要でないときは前
記低速モードで動作させて消費電力を節約するという、
高速モードと低速モードを切り換えることによるシング
ルチップマイクロコンピュータの低消費電力化が図られ
る場合もある。
で発振する低速発振回路を設け、前記高速発振回路で生
成されるクロックによりシングルチップマイクロコンピ
ュータを動作させる高速モードと、前記低速発振回路で
生成されるクロックによりシングルチップマイクロコン
ピュータを動作させる低速モードとを持ち、シングルチ
ップマイクロコンピュータで高速の動作を必要とすると
きのみシングルチップマイクロコンピュータを前記高速
モードで動作させ、高速での動作が必要でないときは前
記低速モードで動作させて消費電力を節約するという、
高速モードと低速モードを切り換えることによるシング
ルチップマイクロコンピュータの低消費電力化が図られ
る場合もある。
【０００７】図１１は、このようなスリープモードや高
速モードと低速モードを切り換えることにより低消費電
力化を図ることの可能なシングルチップマイクロコンピ
ュータの構成を示すブロック図である。図において、１
００はシングルチップマイクロコンピュータであり、１
０２はタイマ、１０３はＲＡＭ、１０４はＲＯＭ、１０
５は割り込みコントローラ、１０６はＡＤ変換器、１０
７はＩ2 Ｃバス、１０８は入出力ポート、１０９はクロ
ック発生回路、１１０はデータバス、１１１はアドレス
バス、１１２は制御信号線である。１１３は高速モード
での源クロックを発生する高速発振子、１１４は低速モ
ードでの源クロックを発生する低速発振子である。
速モードと低速モードを切り換えることにより低消費電
力化を図ることの可能なシングルチップマイクロコンピ
ュータの構成を示すブロック図である。図において、１
００はシングルチップマイクロコンピュータであり、１
０２はタイマ、１０３はＲＡＭ、１０４はＲＯＭ、１０
５は割り込みコントローラ、１０６はＡＤ変換器、１０
７はＩ2 Ｃバス、１０８は入出力ポート、１０９はクロ
ック発生回路、１１０はデータバス、１１１はアドレス
バス、１１２は制御信号線である。１１３は高速モード
での源クロックを発生する高速発振子、１１４は低速モ
ードでの源クロックを発生する低速発振子である。
【０００８】次に動作について説明する。このシングル
チップマイクロコンピュータ１００のタイマ１０２、Ｒ
ＡＭ１０３、ＲＯＭ１０４、割り込みコントローラ１０
５、ＡＤ変換器１０６、Ｉ2 Ｃバス７、入出力ポート１
０８、クロック発生回路１０９はＣＰＵ１０１とデータ
バス１１０、アドレスバス１１１、制御信号線１１２に
より接続されており、ＲＯＭ１０４に格納されたプログ
ラムを実行し、データをＲＡＭ１０３に保持したり、あ
るいは読み出す。そして、タイマ１０２などの周辺装置
を動作させることにより制御を行う。
チップマイクロコンピュータ１００のタイマ１０２、Ｒ
ＡＭ１０３、ＲＯＭ１０４、割り込みコントローラ１０
５、ＡＤ変換器１０６、Ｉ2 Ｃバス７、入出力ポート１
０８、クロック発生回路１０９はＣＰＵ１０１とデータ
バス１１０、アドレスバス１１１、制御信号線１１２に
より接続されており、ＲＯＭ１０４に格納されたプログ
ラムを実行し、データをＲＡＭ１０３に保持したり、あ
るいは読み出す。そして、タイマ１０２などの周辺装置
を動作させることにより制御を行う。
【０００９】この場合、ＣＰＵ１０１、ＲＯＭ１０４、
ＲＡＭ１０３、タイマ１０２、割り込みコントローラ１
０５、ＡＤ変換器１０６、Ｉ2 Ｃバス１０７、入出力ポ
ート１０８などの内蔵された回路を動作させるにはシス
テムクロックφが必要であり、このシステムクロックφ
はクロック発生回路１０９により生成される。クロック
発生回路１０９では一般的に外付けの水晶発振子やセラ
ミック発振子を用いて精度の高い源クロックを発生さ
せ、この源クロックを用いてシステムクロツクφを生成
している。
ＲＡＭ１０３、タイマ１０２、割り込みコントローラ１
０５、ＡＤ変換器１０６、Ｉ2 Ｃバス１０７、入出力ポ
ート１０８などの内蔵された回路を動作させるにはシス
テムクロックφが必要であり、このシステムクロックφ
はクロック発生回路１０９により生成される。クロック
発生回路１０９では一般的に外付けの水晶発振子やセラ
ミック発振子を用いて精度の高い源クロックを発生さ
せ、この源クロックを用いてシステムクロツクφを生成
している。
【００１０】シングルチップマイクロコンピュータ１０
０をスリープモードにして高速発振子１１３や低速発振
子１１４の発振を止め、ＣＰＵ１０１や周辺回路へのシ
ステムクロックφの供給を止めるには、ＣＰＵ１０１が
スリープモード命令を実行することにより行われる。一
方、スリープモードから解除し、ＣＰＵ１０１や周辺回
路へシステムクロックφの供給を再開させるには外部卜
リガ入力等により解除する方法が一般的である。この場
合、外部トリガにより高速発振子１１３の発振を開始さ
せ、発振が安定した後、システムクロックφの供給を開
始する。
０をスリープモードにして高速発振子１１３や低速発振
子１１４の発振を止め、ＣＰＵ１０１や周辺回路へのシ
ステムクロックφの供給を止めるには、ＣＰＵ１０１が
スリープモード命令を実行することにより行われる。一
方、スリープモードから解除し、ＣＰＵ１０１や周辺回
路へシステムクロックφの供給を再開させるには外部卜
リガ入力等により解除する方法が一般的である。この場
合、外部トリガにより高速発振子１１３の発振を開始さ
せ、発振が安定した後、システムクロックφの供給を開
始する。
【００１１】高速モードや低速モードを切り換える方法
は一般的にはＣＰＵ１０１の命令により行われる。例え
ば、高速動作の処理が必要で、高速発振子１１３および
低速発振子１１４が双方とも発振しており、システムク
ロックφが高速発振子１１３の出力に接続されている状
態から、高速処理の必要がなくなり消費電力を下げるた
めに高速発振子を止め、システムクロックφを低速発振
子１１４の出力につなげる場合は次の順序で行う。 （１）ＣＰＵ１０１の命令によりシステムクロックφを
低速発振子１１４の出力につなげる。 （２）ＣＰＵ１０１の命令により高速発振子１１３を止
める。
は一般的にはＣＰＵ１０１の命令により行われる。例え
ば、高速動作の処理が必要で、高速発振子１１３および
低速発振子１１４が双方とも発振しており、システムク
ロックφが高速発振子１１３の出力に接続されている状
態から、高速処理の必要がなくなり消費電力を下げるた
めに高速発振子を止め、システムクロックφを低速発振
子１１４の出力につなげる場合は次の順序で行う。 （１）ＣＰＵ１０１の命令によりシステムクロックφを
低速発振子１１４の出力につなげる。 （２）ＣＰＵ１０１の命令により高速発振子１１３を止
める。
【００１２】また、高速動作の処理が不必要で、高速発
振子１１３を止めておき、低速発振子１１４のみ発振し
ており、システムクロックφが低速発振子１１４の出力
に接続されている状態から、高速処理が必要になり高速
発振子１１３を発振開始させ、システムクロックφを高
速発振子１１３の出力につなげる場合は次の順序で行
う。 （３）ＣＰＵ１０１の命令により高速発振子１１３を発
振開始させる。 （４）高速発振子１１３の発振が安定するまで待つ。 （５）ＣＰＵ１０１の命令によりシステムクロックφを
高速発振子１１３の出力につなげる。
振子１１３を止めておき、低速発振子１１４のみ発振し
ており、システムクロックφが低速発振子１１４の出力
に接続されている状態から、高速処理が必要になり高速
発振子１１３を発振開始させ、システムクロックφを高
速発振子１１３の出力につなげる場合は次の順序で行
う。 （３）ＣＰＵ１０１の命令により高速発振子１１３を発
振開始させる。 （４）高速発振子１１３の発振が安定するまで待つ。 （５）ＣＰＵ１０１の命令によりシステムクロックφを
高速発振子１１３の出力につなげる。
【００１３】
【発明が解決しようとする課題】従来のデータ処理装置
は以上のように構成されているので、スリープモードに
より低消費電力化を図る場合には、スリープモードが解
除され発振子が発振を開始してから発振が安定するまで
の待ち時間が数１００μｓ〜数ｍｓ必要であり、この待
ち時間が無駄になるという課題があった。
は以上のように構成されているので、スリープモードに
より低消費電力化を図る場合には、スリープモードが解
除され発振子が発振を開始してから発振が安定するまで
の待ち時間が数１００μｓ〜数ｍｓ必要であり、この待
ち時間が無駄になるという課題があった。
【００１４】また、高速モードと低速モードを切り換え
ることにより低消費電力化を図る場合では、高速発振回
路を止めている期間は、ＡＤ変換器や他の周辺回路を高
速で動作させることができず、高速で動作させるために
は、その都度、高速発振回路を動作させて高速モードに
切り換える必要があり、高速発振回路の発振子が発振を
開始してから発振が安定するまでに必要な数１００μｓ
〜数ｍｓの待ち時間が無駄になるという課題があった。
ることにより低消費電力化を図る場合では、高速発振回
路を止めている期間は、ＡＤ変換器や他の周辺回路を高
速で動作させることができず、高速で動作させるために
は、その都度、高速発振回路を動作させて高速モードに
切り換える必要があり、高速発振回路の発振子が発振を
開始してから発振が安定するまでに必要な数１００μｓ
〜数ｍｓの待ち時間が無駄になるという課題があった。
【００１５】また、高速動作でＡＤ変換器や他の周辺回
路を使用したい場合でも、前記スリープモードの解除や
前記高速モードへの切り換えによりＣＰＵなどの他の構
成部分も同時に高速動作させる結果、前記ＣＰＵなどの
他の構成部分での消費電流が大きくなって前記ＡＤ変換
器や他の周辺回路を効率よく使用することができず、低
消費電力化を図ることが困難になるという課題があっ
た。
路を使用したい場合でも、前記スリープモードの解除や
前記高速モードへの切り換えによりＣＰＵなどの他の構
成部分も同時に高速動作させる結果、前記ＣＰＵなどの
他の構成部分での消費電流が大きくなって前記ＡＤ変換
器や他の周辺回路を効率よく使用することができず、低
消費電力化を図ることが困難になるという課題があっ
た。
【００１６】この発明は上記のような課題を解決するた
めになされたもので、周辺回路の動作に必要なクロック
の発振開始から発振が安定するまでに要する待ち時間を
短縮できるとともに、周辺回路を消費電力の観点から効
率よく動作させ低消費電力化を図ることの可能なデータ
処理装置を得ることを目的とする。
めになされたもので、周辺回路の動作に必要なクロック
の発振開始から発振が安定するまでに要する待ち時間を
短縮できるとともに、周辺回路を消費電力の観点から効
率よく動作させ低消費電力化を図ることの可能なデータ
処理装置を得ることを目的とする。
【００１７】
【課題を解決するための手段】この発明に係るデータ処
理装置は、システムクロックの代わりに用いられる代替
クロックを生成する代替クロック生成回路と、消費電力
を節約する消費電力節約モードにおいて、前記代替クロ
ック生成回路による代替クロックの生成を制御する代替
クロック生成制御回路と、前記消費電力節約モードにお
いて前記代替クロック生成回路が生成した前記代替クロ
ックを周辺回路へ供給し、前記消費電力節約モードが解
除されるとシステムクロックを前記周辺回路へ供給する
クロック切換回路とを備えるようにしたものである。
理装置は、システムクロックの代わりに用いられる代替
クロックを生成する代替クロック生成回路と、消費電力
を節約する消費電力節約モードにおいて、前記代替クロ
ック生成回路による代替クロックの生成を制御する代替
クロック生成制御回路と、前記消費電力節約モードにお
いて前記代替クロック生成回路が生成した前記代替クロ
ックを周辺回路へ供給し、前記消費電力節約モードが解
除されるとシステムクロックを前記周辺回路へ供給する
クロック切換回路とを備えるようにしたものである。
【００１８】この発明に係るデータ処理装置は、消費電
力節約のスリープモードにおいて代替クロック生成回路
による代替クロックの生成を処理動作開始を指示するト
リガ信号をもとに代替クロック生成回路の帰還ループを
有効にすることで開始させ、前記スリープモードが解除
されるかＡＤ変換器の処理動作が完了すると代替クロッ
ク生成回路による代替クロックの生成を、前記代替クロ
ック生成回路の帰還ループを無効にすることで停止させ
る帰還ループ制御回路と、前記スリープモードにおい
て、前記代替クロック生成制御回路により制御されて前
記代替クロック生成回路が生成した前記代替クロックを
動作モード切換信号をもとに生成されたクロック切換信
号により前記ＡＤ変換器へ供給し、前記スリープモード
が解除されると前記クロック切換信号により前記代替ク
ロックからシステムクロックへ切り換えて前記ＡＤ変換
器へ供給するゲート回路とを備えるようにしたものであ
る。
力節約のスリープモードにおいて代替クロック生成回路
による代替クロックの生成を処理動作開始を指示するト
リガ信号をもとに代替クロック生成回路の帰還ループを
有効にすることで開始させ、前記スリープモードが解除
されるかＡＤ変換器の処理動作が完了すると代替クロッ
ク生成回路による代替クロックの生成を、前記代替クロ
ック生成回路の帰還ループを無効にすることで停止させ
る帰還ループ制御回路と、前記スリープモードにおい
て、前記代替クロック生成制御回路により制御されて前
記代替クロック生成回路が生成した前記代替クロックを
動作モード切換信号をもとに生成されたクロック切換信
号により前記ＡＤ変換器へ供給し、前記スリープモード
が解除されると前記クロック切換信号により前記代替ク
ロックからシステムクロックへ切り換えて前記ＡＤ変換
器へ供給するゲート回路とを備えるようにしたものであ
る。
【００１９】この発明に係るデータ処理装置は、ＡＤ変
換器の処理結果と比較される比較値を予め記憶するレジ
スタと、該レジスタに記憶された前記比較値を、前記Ａ
Ｄ変換器の処理結果と比較する比較回路と、該比較回路
の比較結果に応じて前記データ処理装置のスリープモー
ドを解除するとともに、スリープモードが解除されるこ
とによりクロック切換回路が行うシステムクロックの前
記ＡＤ変換器への供給を、前記比較回路の比較結果に応
じて制御する制御回路とを備えるようにしたものであ
る。
換器の処理結果と比較される比較値を予め記憶するレジ
スタと、該レジスタに記憶された前記比較値を、前記Ａ
Ｄ変換器の処理結果と比較する比較回路と、該比較回路
の比較結果に応じて前記データ処理装置のスリープモー
ドを解除するとともに、スリープモードが解除されるこ
とによりクロック切換回路が行うシステムクロックの前
記ＡＤ変換器への供給を、前記比較回路の比較結果に応
じて制御する制御回路とを備えるようにしたものであ
る。
【００２０】この発明に係るデータ処理装置は、消費電
力節約の低速モードにおいて代替クロック生成回路によ
る代替クロックの生成を、ＡＤ変換器の処理動作開始を
指示するトリガ信号をもとに代替クロック生成回路の帰
還ループを有効にすることで開始させ、前記低速モード
が解除されて高速モードへ移行するか前記ＡＤ変換器の
処理動作が完了すると代替クロック生成回路の帰還ルー
プを無効にすることで前記代替クロックの生成を停止さ
せる帰還ループ制御回路と、前記低速モードにおいて、
前記帰還ループ制御回路により制御されて前記代替クロ
ック生成回路が生成した前記代替クロックを、動作モー
ド切換信号をもとに生成されたクロック切換信号により
前記ＡＤ変換器へ供給し、前記低速モードが解除されて
前記高速モードへ移行すると、前記クロック切換信号に
より前記代替クロックをシステムクロックへ切り換えて
前記ＡＤ変換器へ供給するゲート回路とを備えるように
したものである。
力節約の低速モードにおいて代替クロック生成回路によ
る代替クロックの生成を、ＡＤ変換器の処理動作開始を
指示するトリガ信号をもとに代替クロック生成回路の帰
還ループを有効にすることで開始させ、前記低速モード
が解除されて高速モードへ移行するか前記ＡＤ変換器の
処理動作が完了すると代替クロック生成回路の帰還ルー
プを無効にすることで前記代替クロックの生成を停止さ
せる帰還ループ制御回路と、前記低速モードにおいて、
前記帰還ループ制御回路により制御されて前記代替クロ
ック生成回路が生成した前記代替クロックを、動作モー
ド切換信号をもとに生成されたクロック切換信号により
前記ＡＤ変換器へ供給し、前記低速モードが解除されて
前記高速モードへ移行すると、前記クロック切換信号に
より前記代替クロックをシステムクロックへ切り換えて
前記ＡＤ変換器へ供給するゲート回路とを備えるように
したものである。
【００２１】この発明に係るデータ処理装置は、ＡＤ変
換器の処理動作開始を指示するトリガ信号およびＡＤ変
換器の処理動作の完了に伴って出力された完了信号をラ
ッチする第１の保持回路と、該第１の保持回路が前記ト
リガ信号をラッチしたときの出力をもとに、消費電力節
約モードであるか否かに応じた状態信号を取り込む入力
回路と、該入力回路を介して取り込んだ前記状態信号
を、クロック切換回路のクロック切換動作を制御する制
御信号として出力するとともに前記入力回路の取込動作
に対し逆位相でラッチする第２の保持回路と、前記入力
回路を介して取り込んだ前記状態信号と前記第１の保持
回路の出力とをもとに、代替クロック生成回路の帰還ル
ープの有効、無効を制御する発振制御回路とを代替クロ
ック生成制御回路の帰還ループ制御回路が備えるように
したものである。
換器の処理動作開始を指示するトリガ信号およびＡＤ変
換器の処理動作の完了に伴って出力された完了信号をラ
ッチする第１の保持回路と、該第１の保持回路が前記ト
リガ信号をラッチしたときの出力をもとに、消費電力節
約モードであるか否かに応じた状態信号を取り込む入力
回路と、該入力回路を介して取り込んだ前記状態信号
を、クロック切換回路のクロック切換動作を制御する制
御信号として出力するとともに前記入力回路の取込動作
に対し逆位相でラッチする第２の保持回路と、前記入力
回路を介して取り込んだ前記状態信号と前記第１の保持
回路の出力とをもとに、代替クロック生成回路の帰還ル
ープの有効、無効を制御する発振制御回路とを代替クロ
ック生成制御回路の帰還ループ制御回路が備えるように
したものである。
【００２２】この発明に係るデータ処理装置は、双方向
伝送路の電位レベルの変化をもとに代替クロック生成回
路に対し消費電力節約のスリープモードにおける代替ク
ロックの生成を開始させ、前記代替クロックをもとに動
作する双方向バス装置が前記双方向伝送路から受信した
アドレスデータに応じて前記代替クロック生成回路の代
替クロックの生成を停止させる検出回路と、前記スリー
プモードにおいて前記代替クロック生成回路が生成した
前記代替クロックを前記双方向バス装置へ供給し、前記
スリープモードが解除されると前記代替クロックをシス
テムクロックへ切り換えて前記双方向バス装置へ供給す
るゲート回路と、前記代替クロックをもとに動作する前
記双方向バス装置が前記双方向伝送路から受信したアド
レスデータに応じて前記スリープモードを解除する割込
信号を生成し出力する割込信号生成回路とを備えるよう
にしたものである。
伝送路の電位レベルの変化をもとに代替クロック生成回
路に対し消費電力節約のスリープモードにおける代替ク
ロックの生成を開始させ、前記代替クロックをもとに動
作する双方向バス装置が前記双方向伝送路から受信した
アドレスデータに応じて前記代替クロック生成回路の代
替クロックの生成を停止させる検出回路と、前記スリー
プモードにおいて前記代替クロック生成回路が生成した
前記代替クロックを前記双方向バス装置へ供給し、前記
スリープモードが解除されると前記代替クロックをシス
テムクロックへ切り換えて前記双方向バス装置へ供給す
るゲート回路と、前記代替クロックをもとに動作する前
記双方向バス装置が前記双方向伝送路から受信したアド
レスデータに応じて前記スリープモードを解除する割込
信号を生成し出力する割込信号生成回路とを備えるよう
にしたものである。
【００２３】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この実施の形態１のデータ処理
装置の部分構成を示すブロック図である。なお、この実
施の形態１ではデータ処理装置としてシングルチップマ
イクロコンピュータを例にして説明を行うが、ボードに
ＣＰＵ、ＲＯＭ、ＲＡＭなどの各構成要素が実装された
シングルチップマイクロコンピュータとは形態の異なる
ボードマイクロコンピュータにも適用できるものであ
る。
説明する。 実施の形態１．図１は、この実施の形態１のデータ処理
装置の部分構成を示すブロック図である。なお、この実
施の形態１ではデータ処理装置としてシングルチップマ
イクロコンピュータを例にして説明を行うが、ボードに
ＣＰＵ、ＲＯＭ、ＲＡＭなどの各構成要素が実装された
シングルチップマイクロコンピュータとは形態の異なる
ボードマイクロコンピュータにも適用できるものであ
る。
【００２４】図において、２００はシングルチップマイ
クロコンピュータ（データ処理装置）、１はシングルチ
ップマイクロコンピュータ２００に内蔵された周辺回路
用発振回路（代替クロック生成回路）、１ａはシングル
チップマイクロコンピュータ２００の動作状態、すなわ
ち通常動作モードとスリープモードに応じた動作モード
切換信号が入力される動作モード切換信号入力端子、１
ｂは周辺回路用発振回路１をスタートさせるためのトリ
ガ信号ＡＤＳＴＡＲＴＴＲＧが入力される発振スタート
入力端子、１ｃは周辺回路であるＡＤ変換器の変換完了
後に周辺回路用発振回路１の発振を止めるＡＤ変換スト
ップ信号ＡＤＣＯＭＰが入力される発振ストップ入力端
子、１ｄは周辺回路用発振回路１により生成された、ス
リープモード時に前記ＡＤ変換器を動作させるためのク
ロックφＣＲを出力するクロックφＣＲ出力端子であ
る。１ｅは前記通常動作モードと前記スリープモードに
応じて、前記ＡＤ変換器へ入力するクロックを切り換え
るためのクロック切換信号ＭＯＤＥが出力されるクロッ
ク切換信号出力端子である。
クロコンピュータ（データ処理装置）、１はシングルチ
ップマイクロコンピュータ２００に内蔵された周辺回路
用発振回路（代替クロック生成回路）、１ａはシングル
チップマイクロコンピュータ２００の動作状態、すなわ
ち通常動作モードとスリープモードに応じた動作モード
切換信号が入力される動作モード切換信号入力端子、１
ｂは周辺回路用発振回路１をスタートさせるためのトリ
ガ信号ＡＤＳＴＡＲＴＴＲＧが入力される発振スタート
入力端子、１ｃは周辺回路であるＡＤ変換器の変換完了
後に周辺回路用発振回路１の発振を止めるＡＤ変換スト
ップ信号ＡＤＣＯＭＰが入力される発振ストップ入力端
子、１ｄは周辺回路用発振回路１により生成された、ス
リープモード時に前記ＡＤ変換器を動作させるためのク
ロックφＣＲを出力するクロックφＣＲ出力端子であ
る。１ｅは前記通常動作モードと前記スリープモードに
応じて、前記ＡＤ変換器へ入力するクロックを切り換え
るためのクロック切換信号ＭＯＤＥが出力されるクロッ
ク切換信号出力端子である。
【００２５】２はシングルチップマイクロコンピュータ
２００に内蔵されている周辺回路である前記ＡＤ変換
器、２ａはＡＤ変換器２を動作させるためのＡＤ変換用
クロックＡＤＣＬＫが入力されるＡＤ変換用クロック入
力端子、２ｂはＡＤ変換器２をスタートさせるためのト
リガ信号ＡＤＳＴＡＲＴＴＲＧが入力されるＡＤ変換ス
タート入力端子、２ｃはＡＤ変換器２のＡＤ変換結果Ａ
ＤＲＥＳＬＴを出力する８ビットバスが接続されたＡＤ
変換結果出力端子、２ｄはＡＤ変換器２のＡＤ変換完了
後にＡＤ変換ストップ信号ＡＤＣＯＭＰが出力されるＡ
Ｄ変換ストップ信号出力端子である。
２００に内蔵されている周辺回路である前記ＡＤ変換
器、２ａはＡＤ変換器２を動作させるためのＡＤ変換用
クロックＡＤＣＬＫが入力されるＡＤ変換用クロック入
力端子、２ｂはＡＤ変換器２をスタートさせるためのト
リガ信号ＡＤＳＴＡＲＴＴＲＧが入力されるＡＤ変換ス
タート入力端子、２ｃはＡＤ変換器２のＡＤ変換結果Ａ
ＤＲＥＳＬＴを出力する８ビットバスが接続されたＡＤ
変換結果出力端子、２ｄはＡＤ変換器２のＡＤ変換完了
後にＡＤ変換ストップ信号ＡＤＣＯＭＰが出力されるＡ
Ｄ変換ストップ信号出力端子である。
【００２６】３は前記通常動作モードまたはスリープモ
ードの動作モードに応じてＡＤ変換器２へ入力するクロ
ックを切り換えるためのクロック切換回路（ゲート回
路）である。このクロック切換回路３は、クロック切換
信号出力端子１ｅから出力されたクロック切換信号を反
転するインバータ回路３ａ、クロック切換信号出力端子
１ｅとクロックφＣＲ出力端子１ｄへ各入力端子がそれ
ぞれ接続された２入力ＡＮＤ回路３ｂ、インバータ回路
３ａの出力端子と一方の入力端子が接続され、図示して
いない発振回路が出力するシステムクロックφが他方の
入力端子へ供給される２入力ＡＮＤ回路３ｃ、２入力Ａ
ＮＤ回路３ｂおよび２入力ＡＮＤ回路３ｃの各出力端子
がそれぞれの入力端子へ接続されるとともに出力端子が
ＡＤ変換用クロック入力端子２ａへ接続された２入力Ｏ
Ｒ回路３ｄを備えている。なお、前記図示していない発
振回路は、シングルチップマイクロコンピュータ２００
に本来内蔵されており、この発振回路が出力するシステ
ムクロックφによりシングルチップマイクロコンピュー
タ２００が動作する。
ードの動作モードに応じてＡＤ変換器２へ入力するクロ
ックを切り換えるためのクロック切換回路（ゲート回
路）である。このクロック切換回路３は、クロック切換
信号出力端子１ｅから出力されたクロック切換信号を反
転するインバータ回路３ａ、クロック切換信号出力端子
１ｅとクロックφＣＲ出力端子１ｄへ各入力端子がそれ
ぞれ接続された２入力ＡＮＤ回路３ｂ、インバータ回路
３ａの出力端子と一方の入力端子が接続され、図示して
いない発振回路が出力するシステムクロックφが他方の
入力端子へ供給される２入力ＡＮＤ回路３ｃ、２入力Ａ
ＮＤ回路３ｂおよび２入力ＡＮＤ回路３ｃの各出力端子
がそれぞれの入力端子へ接続されるとともに出力端子が
ＡＤ変換用クロック入力端子２ａへ接続された２入力Ｏ
Ｒ回路３ｄを備えている。なお、前記図示していない発
振回路は、シングルチップマイクロコンピュータ２００
に本来内蔵されており、この発振回路が出力するシステ
ムクロックφによりシングルチップマイクロコンピュー
タ２００が動作する。
【００２７】ＡＤＳＴＡＲＴは、ＡＤ変換器２をスター
トさせる場合に、シングルチップマイクロコンピュータ
２００の図示していないＣＰＵが発生するトリガ信号で
ある。ＥＸＴＴＲＧは、シングルチップマイクロコンピ
ュータ２００の外部からＡＤ変換をスタートさせるため
に入力されるトリガ信号である。ＳＬＥＥＰは前記ＣＰ
Ｕからスリープモード時に“Ｈ”、通常モード時に
“Ｌ”として出力される動作モード切換信号である。ト
リガ信号ＡＤＳＴＡＲＴＴＲＧは、前記トリガ信号ＡＤ
ＳＴＡＲＴと前記トリガ信号ＥＸＴＲＧの論理和出力と
して生成され、周辺回路用発振回路１の発振スタート入
力端子１ｂとＡＤ変換器２のＡＤ変換スタート入力端子
２ｂへ供給される。
トさせる場合に、シングルチップマイクロコンピュータ
２００の図示していないＣＰＵが発生するトリガ信号で
ある。ＥＸＴＴＲＧは、シングルチップマイクロコンピ
ュータ２００の外部からＡＤ変換をスタートさせるため
に入力されるトリガ信号である。ＳＬＥＥＰは前記ＣＰ
Ｕからスリープモード時に“Ｈ”、通常モード時に
“Ｌ”として出力される動作モード切換信号である。ト
リガ信号ＡＤＳＴＡＲＴＴＲＧは、前記トリガ信号ＡＤ
ＳＴＡＲＴと前記トリガ信号ＥＸＴＲＧの論理和出力と
して生成され、周辺回路用発振回路１の発振スタート入
力端子１ｂとＡＤ変換器２のＡＤ変換スタート入力端子
２ｂへ供給される。
【００２８】図２は、図１に示した周辺回路用発振回路
１および代替クロック生成制御回路の構成を示す回路図
であり、図２（ａ）は発振スタート信号および発振スト
ップ信号により信号ＡＤＣＯＮＶを生成する前記代替ク
ロック生成制御回路の一部であるラッチ（第１の保持回
路）１ｙを示している。この信号ＡＤＣＯＮＶは発振ス
タート信号が出力されてＡＤ変換器２がＡＤ変換を行な
っている期間“Ｈ”レベルとなり、ＡＤ変換器２がＡＤ
変換を停止すると発振ストップ信号により“Ｌ”レベル
になる。前記発振スタート信号は、前記トリガ信号ＡＤ
ＳＴＡＲＴまたは前記トリガ信号ＥＸＴＴＲＧと同じタ
イミングで生成される。また、前記発振ストップ信号
は、前記ＡＤ変換ストップ信号ＡＤＣＯＭＰと同じタイ
ミングで生成される。
１および代替クロック生成制御回路の構成を示す回路図
であり、図２（ａ）は発振スタート信号および発振スト
ップ信号により信号ＡＤＣＯＮＶを生成する前記代替ク
ロック生成制御回路の一部であるラッチ（第１の保持回
路）１ｙを示している。この信号ＡＤＣＯＮＶは発振ス
タート信号が出力されてＡＤ変換器２がＡＤ変換を行な
っている期間“Ｈ”レベルとなり、ＡＤ変換器２がＡＤ
変換を停止すると発振ストップ信号により“Ｌ”レベル
になる。前記発振スタート信号は、前記トリガ信号ＡＤ
ＳＴＡＲＴまたは前記トリガ信号ＥＸＴＴＲＧと同じタ
イミングで生成される。また、前記発振ストップ信号
は、前記ＡＤ変換ストップ信号ＡＤＣＯＭＰと同じタイ
ミングで生成される。
【００２９】また、図２（ｂ）において１ｇおよび１ｈ
は信号ＡＤＣＯＮＶと、信号ＡＤＣＯＮＶを反転した反
転信号ＡＤＣＯＮＶとにより導通、非導通が制御される
トランスミッションゲートであり、トランスミッション
ゲート（帰還ループ制御回路）１ｇは入力回路に対応
し、トランスミッションゲート１ｈは第２の保持回路に
対応する。１ｉは２つのインバータ回路の直列回路（第
２の保持回路）である。この直列回路とトランスミッシ
ョンゲート１ｈは並列に接続されている。１ｊは前記信
号ＡＤＣＯＮＶが一方の入力端子へ供給されるととも
に、前記並列に接続されたトランスミッションゲート１
ｈと前記直列回路１ｉの出力側の接続点Ｘへ他方の入力
端子が接続された２入力ＮＡＮＤ回路（発振制御回路，
帰還ループ制御回路）である。１ｋは２入力ＮＡＮＤ回
路１ｊの出力端子に一方の入力端子が接続されるととも
に、他方の入力端子が２入力ＮＡＮＤ回路１ｑの出力端
子と接続された２入力ＮＯＲ回路である。１ｍはインバ
ータ回路、１ｎは６個のインバータ回路からなる遅延回
路である。１ｏは遅延回路１ｎの最終段のインバータ回
路の出力端子が一方の入力端子へ接続されるとともに、
他方の入力端子が前記インバータ回路１ｍの出力端子と
接続された２入力ＮＯＲ回路である。さらに１ｐは遅延
回路１ｎの最終段のインバータ回路の出力をＰ反転して
入力側へ戻すためのインバータ回路、１ｑは一方の入力
端子がインバータ回路１ｐの出力端子と接続されるとと
もに他方の入力端子が前記並列に接続されたトランスミ
ッションゲート１ｈと前記直列回路１ｉの出力側の接続
点Ｘへ接続された２入力ＮＡＮＤ回路である。１ｚは代
替クロック生成制御回路主要構成部であり、図２（ａ）
に示した前記ラッチ１ｙとともに代替クロック生成制御
回路を構成している。
は信号ＡＤＣＯＮＶと、信号ＡＤＣＯＮＶを反転した反
転信号ＡＤＣＯＮＶとにより導通、非導通が制御される
トランスミッションゲートであり、トランスミッション
ゲート（帰還ループ制御回路）１ｇは入力回路に対応
し、トランスミッションゲート１ｈは第２の保持回路に
対応する。１ｉは２つのインバータ回路の直列回路（第
２の保持回路）である。この直列回路とトランスミッシ
ョンゲート１ｈは並列に接続されている。１ｊは前記信
号ＡＤＣＯＮＶが一方の入力端子へ供給されるととも
に、前記並列に接続されたトランスミッションゲート１
ｈと前記直列回路１ｉの出力側の接続点Ｘへ他方の入力
端子が接続された２入力ＮＡＮＤ回路（発振制御回路，
帰還ループ制御回路）である。１ｋは２入力ＮＡＮＤ回
路１ｊの出力端子に一方の入力端子が接続されるととも
に、他方の入力端子が２入力ＮＡＮＤ回路１ｑの出力端
子と接続された２入力ＮＯＲ回路である。１ｍはインバ
ータ回路、１ｎは６個のインバータ回路からなる遅延回
路である。１ｏは遅延回路１ｎの最終段のインバータ回
路の出力端子が一方の入力端子へ接続されるとともに、
他方の入力端子が前記インバータ回路１ｍの出力端子と
接続された２入力ＮＯＲ回路である。さらに１ｐは遅延
回路１ｎの最終段のインバータ回路の出力をＰ反転して
入力側へ戻すためのインバータ回路、１ｑは一方の入力
端子がインバータ回路１ｐの出力端子と接続されるとと
もに他方の入力端子が前記並列に接続されたトランスミ
ッションゲート１ｈと前記直列回路１ｉの出力側の接続
点Ｘへ接続された２入力ＮＡＮＤ回路である。１ｚは代
替クロック生成制御回路主要構成部であり、図２（ａ）
に示した前記ラッチ１ｙとともに代替クロック生成制御
回路を構成している。
【００３０】なお、クロック切換信号出力端子１ｅから
出力されるクロック切換信号ＭＯＤＥは、前記並列に接
続されたトランスミッションゲート１ｈと前記直列回路
１ｉの出力側の接続点Ｘから取り出される。
出力されるクロック切換信号ＭＯＤＥは、前記並列に接
続されたトランスミッションゲート１ｈと前記直列回路
１ｉの出力側の接続点Ｘから取り出される。
【００３１】次に動作について説明する。図３は、通常
のＡＤ変換を実行する場合の各部の信号波形を示すタイ
ミングチャートであり、図４はスリープモード時にＡＤ
変換を実行する場合の各部の信号波形を示すタイミング
チャートである。
のＡＤ変換を実行する場合の各部の信号波形を示すタイ
ミングチャートであり、図４はスリープモード時にＡＤ
変換を実行する場合の各部の信号波形を示すタイミング
チャートである。
【００３２】先ず、図３を参照して通常のＡＤ変換を実
行する場合の動作について説明する。シングルチップマ
イクロコンピュータ２００のＣＰＵよりＡＤ変換のスタ
ートの命令が出力されると、図３（ｃ）に示すようにト
リガ信号ＡＤＳＴＡＲＴが前記ＣＰＵから出力される。
このトリガ信号ＡＤＳＴＡＲＴによりトリガ信号ＡＤＳ
ＴＡＲＴＴＲＧも同じタイミングで発生し、周辺回路用
発振回路１の発振スタート入力端子１ｂとＡＤ変換器２
のＡＤ変換スタート入力端子２ｂに入力される。
行する場合の動作について説明する。シングルチップマ
イクロコンピュータ２００のＣＰＵよりＡＤ変換のスタ
ートの命令が出力されると、図３（ｃ）に示すようにト
リガ信号ＡＤＳＴＡＲＴが前記ＣＰＵから出力される。
このトリガ信号ＡＤＳＴＡＲＴによりトリガ信号ＡＤＳ
ＴＡＲＴＴＲＧも同じタイミングで発生し、周辺回路用
発振回路１の発振スタート入力端子１ｂとＡＤ変換器２
のＡＤ変換スタート入力端子２ｂに入力される。
【００３３】この結果、発振スタート信号がトリガ信号
ＡＤＳＴＡＲＴＴＲＧと同じタイミングで図２（ａ）に
示すラッチ１ｙへ供給され信号ＡＤＣＯＮＶを“Ｈ”レ
ベルにする。そして、“Ｈ”レベルである信号ＡＤＣＯ
ＮＶと“Ｌ”レベルである反転信号ＡＤＣＯＮＶにより
トランスミッションゲート１ｇは導通状態になって動作
モード切換信号ＳＬＥＥＰを取り込む。なお、このとき
トランスミッションゲート１ｈは非導通状態になってい
る。
ＡＤＳＴＡＲＴＴＲＧと同じタイミングで図２（ａ）に
示すラッチ１ｙへ供給され信号ＡＤＣＯＮＶを“Ｈ”レ
ベルにする。そして、“Ｈ”レベルである信号ＡＤＣＯ
ＮＶと“Ｌ”レベルである反転信号ＡＤＣＯＮＶにより
トランスミッションゲート１ｇは導通状態になって動作
モード切換信号ＳＬＥＥＰを取り込む。なお、このとき
トランスミッションゲート１ｈは非導通状態になってい
る。
【００３４】この場合、動作モード切換信号ＳＬＥＥＰ
は通常モード時のため“Ｌ”であるので、前記並列に接
続されたトランスミッションゲート１ｈと前記直列回路
１ｉの出力側の接続点Ｘは“Ｌ”レベルになり、この結
果２入力ＮＡＮＤ回路１ｊの出力は“Ｈ”レベルに固定
され、２入力ＮＡＮＤ回路１ｑからの出力も“Ｈ”レベ
ルに固定され、２入力ＮＯＲ回路１ｋの出力は“Ｌ”レ
ベルに固定されるため、周辺回路用発振回路１は発振を
開始せず、図３（ｇ）に示すようにクロックφＣＲ出力
端子１ｄから出力されるクロックφＣＲは“Ｌ”に固定
された状態にある。
は通常モード時のため“Ｌ”であるので、前記並列に接
続されたトランスミッションゲート１ｈと前記直列回路
１ｉの出力側の接続点Ｘは“Ｌ”レベルになり、この結
果２入力ＮＡＮＤ回路１ｊの出力は“Ｈ”レベルに固定
され、２入力ＮＡＮＤ回路１ｑからの出力も“Ｈ”レベ
ルに固定され、２入力ＮＯＲ回路１ｋの出力は“Ｌ”レ
ベルに固定されるため、周辺回路用発振回路１は発振を
開始せず、図３（ｇ）に示すようにクロックφＣＲ出力
端子１ｄから出力されるクロックφＣＲは“Ｌ”に固定
された状態にある。
【００３５】また、クロック切換信号出力端子１ｅから
出力されるクロック切換信号ＭＯＤＥも図３（ｈ）に示
すように“Ｌ”に固定された状態である。
出力されるクロック切換信号ＭＯＤＥも図３（ｈ）に示
すように“Ｌ”に固定された状態である。
【００３６】この結果、２入力ＡＮＤ回路３ｂのゲート
が閉じ、２入力ＡＮＤ回路３ｃのゲートが開いた状態に
なって、システムクロックφが２入力ＯＲ回路３ｄを介
してＡＤ変換器２のＡＤ変換用クロック入力端子２ａへ
供給される。
が閉じ、２入力ＡＮＤ回路３ｃのゲートが開いた状態に
なって、システムクロックφが２入力ＯＲ回路３ｄを介
してＡＤ変換器２のＡＤ変換用クロック入力端子２ａへ
供給される。
【００３７】ＡＤ変換器２は、トリガ信号ＡＤＳＴＡＲ
ＴＴＲＧと前記供給されたシステムクロックφによりＡ
Ｄ変換を開始し、図３（ｊ）に示すように規定のクロッ
クサイクル（この場合、１６クロックサイクル）後、Ａ
Ｄ変換ストップ信号ＡＤＣＯＭＰを発生させてＡＤ変換
動作を完了する。
ＴＴＲＧと前記供給されたシステムクロックφによりＡ
Ｄ変換を開始し、図３（ｊ）に示すように規定のクロッ
クサイクル（この場合、１６クロックサイクル）後、Ａ
Ｄ変換ストップ信号ＡＤＣＯＭＰを発生させてＡＤ変換
動作を完了する。
【００３８】そして、このＡＤ変換ストップ信号ＡＤＣ
ＯＭＰと同じタイミングで発生した発振ストップ信号に
より、図２（ａ）に示すラッチ１ｙは反転し、信号ＡＤ
ＣＯＮＶは“Ｌ”レベル、反転信号ＡＤＣＯＮＶは
“Ｈ”レベルになって、トランスミッションゲート１ｇ
は非導通状態、トランスミッションゲート１ｈは導通状
態になる。導通状態になったトランスミッションゲート
１ｈと前記直列回路１ｉはラッチ回路を構成することに
なって“Ｌ”レベルの動作モード切換信号ＳＬＥＥＰを
ラッチする。
ＯＭＰと同じタイミングで発生した発振ストップ信号に
より、図２（ａ）に示すラッチ１ｙは反転し、信号ＡＤ
ＣＯＮＶは“Ｌ”レベル、反転信号ＡＤＣＯＮＶは
“Ｈ”レベルになって、トランスミッションゲート１ｇ
は非導通状態、トランスミッションゲート１ｈは導通状
態になる。導通状態になったトランスミッションゲート
１ｈと前記直列回路１ｉはラッチ回路を構成することに
なって“Ｌ”レベルの動作モード切換信号ＳＬＥＥＰを
ラッチする。
【００３９】このとき、ＡＤ変換ストップ信号ＡＤＣＯ
ＭＰによりＣＰＵに対し割り込みをかけることも可能で
ある。そして同時に、ＡＤ変換結果ＡＤＲＥＳＬＴを出
力する。
ＭＰによりＣＰＵに対し割り込みをかけることも可能で
ある。そして同時に、ＡＤ変換結果ＡＤＲＥＳＬＴを出
力する。
【００４０】以上が通常動作モード時の動作であり、シ
ステムクロックφによる従来のＡＤ変換動作と同様であ
る。
ステムクロックφによる従来のＡＤ変換動作と同様であ
る。
【００４１】次に、スリープモード時において、シング
ルチップマイクロコンピュータ２００の外部から与えら
れるトリガ信号ＥＸＴＴＲＧによりＡＤ変換が開始し、
実行される場合の動作について図４を参照して説明す
る。
ルチップマイクロコンピュータ２００の外部から与えら
れるトリガ信号ＥＸＴＴＲＧによりＡＤ変換が開始し、
実行される場合の動作について図４を参照して説明す
る。
【００４２】このスリープモード時では、シングルチッ
プマイクロコンピュータ２００に内蔵された前記図示し
ていない発振回路は停止しているため、システムクロッ
クφは図４（ａ）に示すように“Ｈ”レベルに固定され
ている。また、動作モード切換信号ＳＬＥＥＰはスリー
プモード時なので“Ｈ”であり、動作モード切換信号入
力端子１ａに入力されている。
プマイクロコンピュータ２００に内蔵された前記図示し
ていない発振回路は停止しているため、システムクロッ
クφは図４（ａ）に示すように“Ｈ”レベルに固定され
ている。また、動作モード切換信号ＳＬＥＥＰはスリー
プモード時なので“Ｈ”であり、動作モード切換信号入
力端子１ａに入力されている。
【００４３】図４（ｄ）に示すＡＤ変換をスタートさせ
るためのトリガ信号ＥＸＴＴＲＧが入力されると、図４
（ｅ）に示すようにトリガ信号ＡＤＳＴＡＲＴＴＲＧも
同じタイミングで発生し、発振スタート信号がトリガ信
号ＡＤＳＴＡＲＴＴＲＧと同じタイミングで図２（ａ）
に示すラッチ１ｙへ供給される信号ＡＤＣＯＮＶを
“Ｈ”レベル、反転信号ＡＤＣＯＮＶを“Ｌ”レベルに
する。そして、“Ｈ”レベルである信号ＡＤＣＯＮＶと
“Ｌ”レベルである反転信号ＡＤＣＯＮＶによりトラン
スミッションゲート１ｇは導通状態になって“Ｈ”レベ
ルの動作モード切換信号ＳＬＥＥＰが動作モード切換信
号入力端子１ａから取り込まれる。
るためのトリガ信号ＥＸＴＴＲＧが入力されると、図４
（ｅ）に示すようにトリガ信号ＡＤＳＴＡＲＴＴＲＧも
同じタイミングで発生し、発振スタート信号がトリガ信
号ＡＤＳＴＡＲＴＴＲＧと同じタイミングで図２（ａ）
に示すラッチ１ｙへ供給される信号ＡＤＣＯＮＶを
“Ｈ”レベル、反転信号ＡＤＣＯＮＶを“Ｌ”レベルに
する。そして、“Ｈ”レベルである信号ＡＤＣＯＮＶと
“Ｌ”レベルである反転信号ＡＤＣＯＮＶによりトラン
スミッションゲート１ｇは導通状態になって“Ｈ”レベ
ルの動作モード切換信号ＳＬＥＥＰが動作モード切換信
号入力端子１ａから取り込まれる。
【００４４】この結果、クロック切換信号出力端子１ｅ
から出力されるクロック切換信号ＭＯＤＥは“Ｈ”レベ
ルになり、２入力ＡＮＤ回路３ｂのゲートが開き、２入
力ＡＮＤ回路３ｃのゲートが閉じた状態になって、クロ
ックφＣＲ出力端子１ｄからクロックφＣＲが出力され
れば２入力ＯＲ回路３ｄを介してＡＤ変換器２のＡＤ変
換用クロック入力端子２ａへ供給される状態になる。
から出力されるクロック切換信号ＭＯＤＥは“Ｈ”レベ
ルになり、２入力ＡＮＤ回路３ｂのゲートが開き、２入
力ＡＮＤ回路３ｃのゲートが閉じた状態になって、クロ
ックφＣＲ出力端子１ｄからクロックφＣＲが出力され
れば２入力ＯＲ回路３ｄを介してＡＤ変換器２のＡＤ変
換用クロック入力端子２ａへ供給される状態になる。
【００４５】なお、トリガ信号ＡＤＳＴＡＲＴＴＲＧが
発生していないときには信号ＡＤＣＯＮＶは“Ｌ”レベ
ル、反転信号ＡＤＣＯＮＶは“Ｈ”レベルであり、トラ
ンスミッションゲート１ｇは非導通状態、トランスミッ
ションゲート１ｈは導通状態にあり、“Ｌ”レベルの動
作モード切換信号ＳＬＥＥＰを前記ラッチ回路によりラ
ッチしているため、図２に示す周辺回路用発振回路１は
発振しておらずクロックφＣＲは“Ｌ”に固定されてお
り、ＡＤ変換用クロックＡＤＣＬＫも停止した状態にあ
る。
発生していないときには信号ＡＤＣＯＮＶは“Ｌ”レベ
ル、反転信号ＡＤＣＯＮＶは“Ｈ”レベルであり、トラ
ンスミッションゲート１ｇは非導通状態、トランスミッ
ションゲート１ｈは導通状態にあり、“Ｌ”レベルの動
作モード切換信号ＳＬＥＥＰを前記ラッチ回路によりラ
ッチしているため、図２に示す周辺回路用発振回路１は
発振しておらずクロックφＣＲは“Ｌ”に固定されてお
り、ＡＤ変換用クロックＡＤＣＬＫも停止した状態にあ
る。
【００４６】次に、“Ｈ”レベルの動作モード切換信号
ＳＬＥＥＰが動作モード切換信号入力端子１ａから取り
込まれると、前記並列に接続されたトランスミッション
ゲート１ｈと前記直列回路１ｉの出力側の接続点Ｘは
“Ｈ”レベルになるため、２入力ＮＡＮＤ回路１ｊの出
力は“Ｌ”レベルになり、２入力ＮＡＮＤ回路１ｑから
の出力が有効になり、２入力ＮＯＲ回路１ｋの出力は２
入力ＮＡＮＤ回路１ｑからの出力に応じて変化し、周辺
回路用発振回路１は発振を開始し、図４（ｈ）に示すよ
うにクロックφＣＲ出力端子１ｄからクロックφＣＲが
出力され、ゲートが開いている２入力ＡＮＤ回路３ｂと
２入力ＯＲ回路３ｄを介してＡＤ変換器２のＡＤ変換用
クロック入力端子２ａへ供給される。
ＳＬＥＥＰが動作モード切換信号入力端子１ａから取り
込まれると、前記並列に接続されたトランスミッション
ゲート１ｈと前記直列回路１ｉの出力側の接続点Ｘは
“Ｈ”レベルになるため、２入力ＮＡＮＤ回路１ｊの出
力は“Ｌ”レベルになり、２入力ＮＡＮＤ回路１ｑから
の出力が有効になり、２入力ＮＯＲ回路１ｋの出力は２
入力ＮＡＮＤ回路１ｑからの出力に応じて変化し、周辺
回路用発振回路１は発振を開始し、図４（ｈ）に示すよ
うにクロックφＣＲ出力端子１ｄからクロックφＣＲが
出力され、ゲートが開いている２入力ＡＮＤ回路３ｂと
２入力ＯＲ回路３ｄを介してＡＤ変換器２のＡＤ変換用
クロック入力端子２ａへ供給される。
【００４７】なお、周辺回路用発振回路１における発振
は、軽負荷であることから発振が安定するまでの時間が
短い。
は、軽負荷であることから発振が安定するまでの時間が
短い。
【００４８】一方、図４（ｄ）に示すＡＤ変換をスター
トさせるためのトリガ信号ＥＸＴＴＲＧと同じタイミン
グで発生した図４（ｅ）に示すトリガ信号ＡＤＳＴＡＲ
ＴＴＲＧは、ＡＤ変換器２のＡＤ変換スタート入力端子
２ｂへも入力される。この結果、ＡＤ変換器２には、図
４（ｈ）に示すクロックφＣＲであるＡＤ変換用クロッ
クＡＤＣＬＫとトリガ信号ＡＤＳＴＡＲＴＴＲＧが入力
されることによりＡＤ変換を開始する。その後、規定の
クロックサイクル（この場合１６クロックサイクル）
後、ＡＤ変換ストップ信号ＡＤＣＯＭＰを発生させてＡ
Ｄ変換動作を完了する。ＡＤ変換が完了すると、８ビッ
ト変換値であるＡＤ変換結果出力ＡＤＲＥＳＬＴが出力
される。
トさせるためのトリガ信号ＥＸＴＴＲＧと同じタイミン
グで発生した図４（ｅ）に示すトリガ信号ＡＤＳＴＡＲ
ＴＴＲＧは、ＡＤ変換器２のＡＤ変換スタート入力端子
２ｂへも入力される。この結果、ＡＤ変換器２には、図
４（ｈ）に示すクロックφＣＲであるＡＤ変換用クロッ
クＡＤＣＬＫとトリガ信号ＡＤＳＴＡＲＴＴＲＧが入力
されることによりＡＤ変換を開始する。その後、規定の
クロックサイクル（この場合１６クロックサイクル）
後、ＡＤ変換ストップ信号ＡＤＣＯＭＰを発生させてＡ
Ｄ変換動作を完了する。ＡＤ変換が完了すると、８ビッ
ト変換値であるＡＤ変換結果出力ＡＤＲＥＳＬＴが出力
される。
【００４９】またこのとき、ＡＤ変換ストップ信号ＡＤ
ＣＯＭＰはＣＰＵに対しスリープモードの解除を要求
し、前記図示していない発振回路の発振を開始させ、Ｃ
ＰＵがスリープモードを解除することにより動作モード
切換信号ＳＬＥＥＰは“Ｌ”になる。実際、スリープモ
ードが解除されることにより前記システムクロックφを
発生する発振回路は発振を開始するが、発振開始時は発
振が不安定なため、図４（ａ），（ｃ）に示すように発
振が安定するまではＣＰＵやＡＤ変換器２にはシステム
クロックφは供給されない。すなわち発振安定待ち時間
が必要であり、ＣＰＵやＡＤ変換器２には適当な時間が
経過した後にシステムクロックφが供給される。
ＣＯＭＰはＣＰＵに対しスリープモードの解除を要求
し、前記図示していない発振回路の発振を開始させ、Ｃ
ＰＵがスリープモードを解除することにより動作モード
切換信号ＳＬＥＥＰは“Ｌ”になる。実際、スリープモ
ードが解除されることにより前記システムクロックφを
発生する発振回路は発振を開始するが、発振開始時は発
振が不安定なため、図４（ａ），（ｃ）に示すように発
振が安定するまではＣＰＵやＡＤ変換器２にはシステム
クロックφは供給されない。すなわち発振安定待ち時間
が必要であり、ＣＰＵやＡＤ変換器２には適当な時間が
経過した後にシステムクロックφが供給される。
【００５０】一方、周辺回路用発振回路１では、ＡＤ変
換ストップ信号ＡＤＣＯＭＰが発振ストップ入力端子へ
入力されると、このＡＤ変換ストップ信号ＡＤＣＯＭＰ
と同じタイミングで発生する発振ストップ信号により図
２（ａ）に示すラッチ回路が反転し、信号ＡＤＣＯＮＶ
は“Ｈ”レベルから“Ｌ”レベルへ変化するため、２入
力ＮＡＮＤ回路１ｊの出力は“Ｈ”レベル、２入力ＮＯ
Ｒ回路１ｋの出力は“Ｌ”レベルに固定される。この結
果、ＡＤ変換動作の完了とともに発振が停止する。
換ストップ信号ＡＤＣＯＭＰが発振ストップ入力端子へ
入力されると、このＡＤ変換ストップ信号ＡＤＣＯＭＰ
と同じタイミングで発生する発振ストップ信号により図
２（ａ）に示すラッチ回路が反転し、信号ＡＤＣＯＮＶ
は“Ｈ”レベルから“Ｌ”レベルへ変化するため、２入
力ＮＡＮＤ回路１ｊの出力は“Ｈ”レベル、２入力ＮＯ
Ｒ回路１ｋの出力は“Ｌ”レベルに固定される。この結
果、ＡＤ変換動作の完了とともに発振が停止する。
【００５１】なお、ＡＤ変換ストップ信号ＡＤＣＯＭＰ
でＣＰＵに対し割込みをかけることも可能である。
でＣＰＵに対し割込みをかけることも可能である。
【００５２】このように、スリープモードの状態でも外
部から与えられるトリガ信号ＥＸＴＴＲＧによりＡＤ変
換を実行することができ、かつＡＤ変換完了後にはシン
グルチップマイクロコンピュータ２００をスリープモー
ドから立ち上げることが可能になる。
部から与えられるトリガ信号ＥＸＴＴＲＧによりＡＤ変
換を実行することができ、かつＡＤ変換完了後にはシン
グルチップマイクロコンピュータ２００をスリープモー
ドから立ち上げることが可能になる。
【００５３】以上、説明したように、この実施の形態１
によれば、外部から与えられるトリガ信号ＥＸＴＴＲＧ
により、スリープモード時に周辺回路用発振回路１を動
作させ、この周辺回路用発振回路１で発生させた周辺回
路用のクロックφＣＲにより前記周辺回路であるＡＤ変
換器２のみをスリープモード時に前記クロックφＣＲに
応じた速度で動作させることができるため、従来のよう
にスリープモードを解除してシステムクロックφを動作
させる必要がなく、周辺回路のみを消費電力の観点から
効率よく動作させ低消費電力化を図ることのできる効果
がある。
によれば、外部から与えられるトリガ信号ＥＸＴＴＲＧ
により、スリープモード時に周辺回路用発振回路１を動
作させ、この周辺回路用発振回路１で発生させた周辺回
路用のクロックφＣＲにより前記周辺回路であるＡＤ変
換器２のみをスリープモード時に前記クロックφＣＲに
応じた速度で動作させることができるため、従来のよう
にスリープモードを解除してシステムクロックφを動作
させる必要がなく、周辺回路のみを消費電力の観点から
効率よく動作させ低消費電力化を図ることのできる効果
がある。
【００５４】実施の形態２．図５は、この実施の形態２
のデータ処理装置の部分構成を示すブロック図である。
図５において図１と同一または相当の部分については同
一の符号を付し説明を省略する。また図２の各回路の構
成もこの実施の形態２に同様に適用される。
のデータ処理装置の部分構成を示すブロック図である。
図５において図１と同一または相当の部分については同
一の符号を付し説明を省略する。また図２の各回路の構
成もこの実施の形態２に同様に適用される。
【００５５】この実施の形態でもデータ処理装置として
シングルチップマイクロコンピュータを例にして説明す
るが、ボードにＣＰＵ、ＲＯＭ、ＲＡＭなどの各構成要
素が実装されたシングルチップマイクロコンピュータと
は形態の異なるボードマイクロコンピュータにも適用で
きる。
シングルチップマイクロコンピュータを例にして説明す
るが、ボードにＣＰＵ、ＲＯＭ、ＲＡＭなどの各構成要
素が実装されたシングルチップマイクロコンピュータと
は形態の異なるボードマイクロコンピュータにも適用で
きる。
【００５６】図５において、３００はこの実施の形態２
のシングルチップマイクロコンピュータ（データ処理装
置）である。このシングルチップマイクロコンピュータ
３００は、システムクロックφを発生するため高速発振
回路および低速発振回路を備えており、図に示すように
周辺回路用発振回路１の動作モード切換信号入力端子１
ａに、前記高速発振回路で生成された高速のシステムク
ロックφ１による高速モードと前記低速発振回路で生成
された低速のシステムクロックφ２による低速モードと
を切り換えるための高速動作／低速動作切換信号が入力
される。この高速動作／低速動作切換信号は前記低速モ
ードでは“Ｈ”レベル、前記高速モードでは“Ｌ”レベ
ルである。
のシングルチップマイクロコンピュータ（データ処理装
置）である。このシングルチップマイクロコンピュータ
３００は、システムクロックφを発生するため高速発振
回路および低速発振回路を備えており、図に示すように
周辺回路用発振回路１の動作モード切換信号入力端子１
ａに、前記高速発振回路で生成された高速のシステムク
ロックφ１による高速モードと前記低速発振回路で生成
された低速のシステムクロックφ２による低速モードと
を切り換えるための高速動作／低速動作切換信号が入力
される。この高速動作／低速動作切換信号は前記低速モ
ードでは“Ｈ”レベル、前記高速モードでは“Ｌ”レベ
ルである。
【００５７】次に、前記低速モードにおける動作につい
て図６のタイミングチャートを参照して説明する。図６
は、前記低速モードで動作中にＡＤ変換を実行する場合
の各部の信号波形を示すタイミングチャートである。
て図６のタイミングチャートを参照して説明する。図６
は、前記低速モードで動作中にＡＤ変換を実行する場合
の各部の信号波形を示すタイミングチャートである。
【００５８】シングルチップマイクロコンピュータ３０
０は低速モードで動作しているため、システムクロック
φは図６（ａ）に示すように低周波数で発振している低
速のシステムクロックφ２である。また、高速動作／低
速動作切換信号は“Ｈ”レベルであり、この動作モード
切換信号が動作モード切換信号入力端子１ａへ入力され
ているので、クロック切換信号出力端子１ｅからは
“Ｈ”レベルのクロック切換信号ＭＯＤＥが出力され、
ＡＤ変換用クロック入力端子２ａへ供給されるクロック
ＡＤＣＬＫとしてクロックφＣＲが選択されている。
０は低速モードで動作しているため、システムクロック
φは図６（ａ）に示すように低周波数で発振している低
速のシステムクロックφ２である。また、高速動作／低
速動作切換信号は“Ｈ”レベルであり、この動作モード
切換信号が動作モード切換信号入力端子１ａへ入力され
ているので、クロック切換信号出力端子１ｅからは
“Ｈ”レベルのクロック切換信号ＭＯＤＥが出力され、
ＡＤ変換用クロック入力端子２ａへ供給されるクロック
ＡＤＣＬＫとしてクロックφＣＲが選択されている。
【００５９】なお、このときトリガ信号ＡＤＳＴＡＲＴ
ＴＲＧは発生していないので、クロックφＣＲは“Ｌ”
レベルに固定された状態であり、ＡＤ変換用クロック入
力端子２ａへ供給されるクロックＡＤＣＬＫも“Ｌ”レ
ベルに固定されている。
ＴＲＧは発生していないので、クロックφＣＲは“Ｌ”
レベルに固定された状態であり、ＡＤ変換用クロック入
力端子２ａへ供給されるクロックＡＤＣＬＫも“Ｌ”レ
ベルに固定されている。
【００６０】その後、シングルチップマイクロコンピュ
ータ３００の図示していないＣＰＵからＡＤ変換のスタ
ートの命令が出力されると、図６（ｅ）に示すトリガ信
号ＡＤＳＴＡＲＴが出力され、さらに図６（ｆ）に示す
ようにトリガ信号ＡＤＳＴＡＲＴＴＲＧも同じタイミン
グで発生し、周辺回路用発振回路１の発振スタート入力
端子１ｂとＡＤ変換器２のＡＤ変換スタート入力端子２
ｂへ入力される。
ータ３００の図示していないＣＰＵからＡＤ変換のスタ
ートの命令が出力されると、図６（ｅ）に示すトリガ信
号ＡＤＳＴＡＲＴが出力され、さらに図６（ｆ）に示す
ようにトリガ信号ＡＤＳＴＡＲＴＴＲＧも同じタイミン
グで発生し、周辺回路用発振回路１の発振スタート入力
端子１ｂとＡＤ変換器２のＡＤ変換スタート入力端子２
ｂへ入力される。
【００６１】この結果、発振スタート信号がトリガ信号
ＡＤＳＴＡＲＴＴＲＧと同じタイミングで図２に示すラ
ッチへ供給される信号ＡＤＣＯＮＶを“Ｈ”レベル、反
転信号ＡＤＣＯＮＶを“Ｌ”レベルにする。そして、
“Ｈ”レベルである信号ＡＤＣＯＮＶと“Ｌ”レベルで
ある反転信号ＡＤＣＯＮＶによりトランスミッションゲ
ート１ｇは導通状態になって“Ｈ”レベルの高速動作／
低速動作切換信号が動作モード切換信号入力端子１ａか
ら取り込まれる。
ＡＤＳＴＡＲＴＴＲＧと同じタイミングで図２に示すラ
ッチへ供給される信号ＡＤＣＯＮＶを“Ｈ”レベル、反
転信号ＡＤＣＯＮＶを“Ｌ”レベルにする。そして、
“Ｈ”レベルである信号ＡＤＣＯＮＶと“Ｌ”レベルで
ある反転信号ＡＤＣＯＮＶによりトランスミッションゲ
ート１ｇは導通状態になって“Ｈ”レベルの高速動作／
低速動作切換信号が動作モード切換信号入力端子１ａか
ら取り込まれる。
【００６２】そして、クロック切換信号出力端子１ｅか
ら出力されるクロック切換信号ＭＯＤＥは“Ｈ”レベル
になり、２入力ＡＮＤ回路３ｂのゲートが開き、２入力
ＡＮＤ回路３ｃのゲートが閉じた状態になって、クロッ
クφＣＲ出力端子１ｄからクロックφＣＲが出力されれ
ば２入力ＯＲ回路３ｄを介してＡＤ変換器２のＡＤ変換
用クロック入力端子２ａへ供給される状態になる。
ら出力されるクロック切換信号ＭＯＤＥは“Ｈ”レベル
になり、２入力ＡＮＤ回路３ｂのゲートが開き、２入力
ＡＮＤ回路３ｃのゲートが閉じた状態になって、クロッ
クφＣＲ出力端子１ｄからクロックφＣＲが出力されれ
ば２入力ＯＲ回路３ｄを介してＡＤ変換器２のＡＤ変換
用クロック入力端子２ａへ供給される状態になる。
【００６３】次に、“Ｈ”レベルの高速動作／低速動作
切換信号が動作モード切換信号入力端子１ａから取り込
まれると、図２（ｂ）に示す並列に接続されたトランス
ミッションゲート１ｈと直列回路１ｉの出力側の接続点
Ｘは“Ｈ”レベルになるため、２入力ＮＡＮＤ回路１ｊ
の出力は“Ｌ”レベルになり、２入力ＮＡＮＤ回路１ｑ
からの出力が有効になり、２入力ＮＯＲ回路１ｋの出力
は２入力ＮＡＮＤ回路１ｑからの出力に応じて変化し、
周辺回路用発振回路１は発振を開始し、図６（ｉ）に示
すようにクロックφＣＲ出力端子１ｄからクロックφＣ
Ｒが出力され、ゲートが開いている２入力ＡＮＤ回路３
ｂと２入力ＯＲ回路３ｄを介してＡＤ変換器２のＡＤ変
換用クロック入力端子２ａへ供給される。
切換信号が動作モード切換信号入力端子１ａから取り込
まれると、図２（ｂ）に示す並列に接続されたトランス
ミッションゲート１ｈと直列回路１ｉの出力側の接続点
Ｘは“Ｈ”レベルになるため、２入力ＮＡＮＤ回路１ｊ
の出力は“Ｌ”レベルになり、２入力ＮＡＮＤ回路１ｑ
からの出力が有効になり、２入力ＮＯＲ回路１ｋの出力
は２入力ＮＡＮＤ回路１ｑからの出力に応じて変化し、
周辺回路用発振回路１は発振を開始し、図６（ｉ）に示
すようにクロックφＣＲ出力端子１ｄからクロックφＣ
Ｒが出力され、ゲートが開いている２入力ＡＮＤ回路３
ｂと２入力ＯＲ回路３ｄを介してＡＤ変換器２のＡＤ変
換用クロック入力端子２ａへ供給される。
【００６４】一方、図６（ｅ）に示すＡＤ変換をスター
トさせるためのトリガ信号ＡＤＳＴＡＲＴと同じタイミ
ングで発生した図６（ｆ）に示すトリガ信号ＡＤＳＴＡ
ＲＴＴＲＧは、ＡＤ変換器２のＡＤ変換スタート入力端
子２ｂへも入力される。この結果、ＡＤ変換器２には、
図６（ｉ）に示すクロックφＣＲであるＡＤ変換用クロ
ックＡＤＣＬＫとトリガ信号ＡＤＳＴＡＲＴＴＲＧが入
力されることによりＡＤ変換を開始する。その後、規定
のクロックサイクル（この場合１６クロックサイクル）
後、ＡＤ変換ストップ信号ＡＤＣＯＭＰを発生させてＡ
Ｄ変換動作を完了する。ＡＤ変換が完了すると、８ビッ
ト変換値であるＡＤ変換結果出力ＡＤＲＥＳＬＴが出力
される。
トさせるためのトリガ信号ＡＤＳＴＡＲＴと同じタイミ
ングで発生した図６（ｆ）に示すトリガ信号ＡＤＳＴＡ
ＲＴＴＲＧは、ＡＤ変換器２のＡＤ変換スタート入力端
子２ｂへも入力される。この結果、ＡＤ変換器２には、
図６（ｉ）に示すクロックφＣＲであるＡＤ変換用クロ
ックＡＤＣＬＫとトリガ信号ＡＤＳＴＡＲＴＴＲＧが入
力されることによりＡＤ変換を開始する。その後、規定
のクロックサイクル（この場合１６クロックサイクル）
後、ＡＤ変換ストップ信号ＡＤＣＯＭＰを発生させてＡ
Ｄ変換動作を完了する。ＡＤ変換が完了すると、８ビッ
ト変換値であるＡＤ変換結果出力ＡＤＲＥＳＬＴが出力
される。
【００６５】周辺回路用発振回路１ではＡＤ変換ストッ
プ信号ＡＤＣＯＭＰが発振ストップ入力端子１ｃへ入力
されるので、ＡＤ変換動作の完了とともに発振が停止す
る。
プ信号ＡＤＣＯＭＰが発振ストップ入力端子１ｃへ入力
されるので、ＡＤ変換動作の完了とともに発振が停止す
る。
【００６６】このように、シングルチップマイクロコン
ピュータ３００が低速モードで動作中であっても、ＡＤ
変換器２をクロックφＣＲの周波数に応じた高速で動作
させることが可能になり、ＡＤ変換を高速で実行するこ
とができる。
ピュータ３００が低速モードで動作中であっても、ＡＤ
変換器２をクロックφＣＲの周波数に応じた高速で動作
させることが可能になり、ＡＤ変換を高速で実行するこ
とができる。
【００６７】なお、ＡＤ変換ストップ信号ＡＤＣＯＭＰ
によりＣＰＵに対し割込みをかけることも可能であり、
またＡＤ変換ストップ信号ＡＤＣＯＭＰを利用して高速
発振回路を発振させ、高速発振回路の発振が安定するの
を待って、シングルチップマイクロコンピュータ３００
の動作モードを高速モードに切り換えるといった一連の
動作を自動的に行う回路手段を付加することも可能であ
る。
によりＣＰＵに対し割込みをかけることも可能であり、
またＡＤ変換ストップ信号ＡＤＣＯＭＰを利用して高速
発振回路を発振させ、高速発振回路の発振が安定するの
を待って、シングルチップマイクロコンピュータ３００
の動作モードを高速モードに切り換えるといった一連の
動作を自動的に行う回路手段を付加することも可能であ
る。
【００６８】以上のように、この実施の形態２によれ
ば、低速モードで動作するＣＰＵから供給されるトリガ
信号ＡＤＳＴＡＲＴにより、ＣＰＵの低速モード時に周
辺回路用発振回路１を動作させ、この周辺回路用発振回
路１で発生させた周辺回路用のクロックφＣＲにより周
辺回路であるＡＤ変換器２のみを前記クロックφＣＲの
速度に応じた高速で動作させることができるため、従来
のように低速モードを解除して高速モードに移行して高
速のシステムクロックφ１でＡＤ変換器２を動作させる
必要がなく、周辺回路のみを消費電力の観点から効率よ
く高速動作させ低消費電力化を図ることができる効果が
ある。
ば、低速モードで動作するＣＰＵから供給されるトリガ
信号ＡＤＳＴＡＲＴにより、ＣＰＵの低速モード時に周
辺回路用発振回路１を動作させ、この周辺回路用発振回
路１で発生させた周辺回路用のクロックφＣＲにより周
辺回路であるＡＤ変換器２のみを前記クロックφＣＲの
速度に応じた高速で動作させることができるため、従来
のように低速モードを解除して高速モードに移行して高
速のシステムクロックφ１でＡＤ変換器２を動作させる
必要がなく、周辺回路のみを消費電力の観点から効率よ
く高速動作させ低消費電力化を図ることができる効果が
ある。
【００６９】実施の形態３．次に、ＡＤ変換器を内蔵し
たシングルチップマイクロコンピュータにおいて、スリ
ープモード時に外部トリガによりＡＤ変換を実施し、前
もってレジスタに記憶させておいた比較値と前記ＡＤ変
換の変換結果とを比較することにより、条件があったと
きにのみスリープモードから立ち上げる場合について説
明する。
たシングルチップマイクロコンピュータにおいて、スリ
ープモード時に外部トリガによりＡＤ変換を実施し、前
もってレジスタに記憶させておいた比較値と前記ＡＤ変
換の変換結果とを比較することにより、条件があったと
きにのみスリープモードから立ち上げる場合について説
明する。
【００７０】図７は、この実施の形態３のデータ処理装
置の部分構成を示すブロック図である。図７において図
１と同一または相当の部分については同一の符号を付し
説明を省略する。また図２の各回路の構成はこの実施の
形態３に同様に適用される。
置の部分構成を示すブロック図である。図７において図
１と同一または相当の部分については同一の符号を付し
説明を省略する。また図２の各回路の構成はこの実施の
形態３に同様に適用される。
【００７１】図において、４００はこの実施の形態のシ
ングルチップマイクロコンピュータ（データ処理装
置）、１５は比較値を前もって記憶させておく比較レジ
スタ（レジスタ）、１６はＡＤ変換器２により変換され
た変換値を前記比較レジスタ１５に記憶させておいた比
較値と比較するための比較回路、ＣＭＰＤＡＴＡは前記
比較レジスタ１５に記憶されている比較値、ＣＭＰはＡ
Ｄ変換結果ＡＤＲＥＳＬＴと前記比較値ＣＭＰＤＡＴＡ
とを比較することにより得られる比較結果信号、１９は
ＣＰＵから出力されるスリープモード設定信号により
“Ｈ”レベルの動作モード切換信号ＳＬＥＥＰを出力
し、またスリープモード解除信号により前記Ｈレベルの
動作モード切換信号ＳＬＥＥＰを“Ｌ”レベルにするラ
ッチ（制御回路）である。
ングルチップマイクロコンピュータ（データ処理装
置）、１５は比較値を前もって記憶させておく比較レジ
スタ（レジスタ）、１６はＡＤ変換器２により変換され
た変換値を前記比較レジスタ１５に記憶させておいた比
較値と比較するための比較回路、ＣＭＰＤＡＴＡは前記
比較レジスタ１５に記憶されている比較値、ＣＭＰはＡ
Ｄ変換結果ＡＤＲＥＳＬＴと前記比較値ＣＭＰＤＡＴＡ
とを比較することにより得られる比較結果信号、１９は
ＣＰＵから出力されるスリープモード設定信号により
“Ｈ”レベルの動作モード切換信号ＳＬＥＥＰを出力
し、またスリープモード解除信号により前記Ｈレベルの
動作モード切換信号ＳＬＥＥＰを“Ｌ”レベルにするラ
ッチ（制御回路）である。
【００７２】次に動作について説明する。図８は、スリ
ープモード時にＡＤ変換を行い、このＡＤ変換結果を前
もって比較レジスタ１５に記憶させておいた比較値ＣＭ
ＰＤＡＴＡと比較することにより、条件があったときの
みスリープモードから立ち上がる、このシングルチップ
マイクロコンピュータ４００の各部の信号波形を示すタ
イミングチャートである。
ープモード時にＡＤ変換を行い、このＡＤ変換結果を前
もって比較レジスタ１５に記憶させておいた比較値ＣＭ
ＰＤＡＴＡと比較することにより、条件があったときの
みスリープモードから立ち上がる、このシングルチップ
マイクロコンピュータ４００の各部の信号波形を示すタ
イミングチャートである。
【００７３】なお、このシングルチップマイクロコンピ
ュータ４００は、始め通常動作モードで動作しているも
のとする。また、比較レジスタ１５にはあらかじめ比較
値を入力しておくものとする。シングルチップマイクロ
コンピュータ４００が通常動作モードで動作している場
合、動作モード切換信号ＳＬＥＥＰは“Ｌ”レベルであ
り、動作モード切換信号入力端子１ａに入力されてい
る。従って、クロック切換信号ＭＯＤＥは“Ｌ”レベル
であり、ＡＤ変換用クロック入力端子２ａへ供給される
クロックＡＤＣＬＫとしてシステムクロックφが選択さ
れている。
ュータ４００は、始め通常動作モードで動作しているも
のとする。また、比較レジスタ１５にはあらかじめ比較
値を入力しておくものとする。シングルチップマイクロ
コンピュータ４００が通常動作モードで動作している場
合、動作モード切換信号ＳＬＥＥＰは“Ｌ”レベルであ
り、動作モード切換信号入力端子１ａに入力されてい
る。従って、クロック切換信号ＭＯＤＥは“Ｌ”レベル
であり、ＡＤ変換用クロック入力端子２ａへ供給される
クロックＡＤＣＬＫとしてシステムクロックφが選択さ
れている。
【００７４】その後、ＣＰＵからスリープモード設定信
号が図８（ｂ）に示すように出力されると、動作モード
切換信号ＳＬＥＥＰは“Ｌ”レベルから“Ｈ”レベルに
変化する。システムクロックφは動作モード切換信号Ｓ
ＬＥＥＰが“Ｌ”レベルのときは出力されているが、
“Ｈ”レベルに変化すると同時に図８（ａ）に示すよう
に“Ｈ”レベルに固定される。
号が図８（ｂ）に示すように出力されると、動作モード
切換信号ＳＬＥＥＰは“Ｌ”レベルから“Ｈ”レベルに
変化する。システムクロックφは動作モード切換信号Ｓ
ＬＥＥＰが“Ｌ”レベルのときは出力されているが、
“Ｈ”レベルに変化すると同時に図８（ａ）に示すよう
に“Ｈ”レベルに固定される。
【００７５】動作モード切換信号ＳＬＥＥＰが“Ｌ”か
ら“Ｈ”に変化するとクロック切換信号ＭＯＤＥは
“Ｌ”レベルから“Ｈ”レベルになり、ＡＤ変換用クロ
ック入力端子２ａへ供給されるクロックＡＤＣＬＫはク
ロックφＣＲに切り換わる。
ら“Ｈ”に変化するとクロック切換信号ＭＯＤＥは
“Ｌ”レベルから“Ｈ”レベルになり、ＡＤ変換用クロ
ック入力端子２ａへ供給されるクロックＡＤＣＬＫはク
ロックφＣＲに切り換わる。
【００７６】なお、このとき、トリガ信号ＡＤＳＴＡＲ
ＴＴＲＧは発生していないので、クロックφＣＲは
“Ｌ”レベルに固定されており、クロックＡＤＣＬＫも
停止した状態にある。
ＴＴＲＧは発生していないので、クロックφＣＲは
“Ｌ”レベルに固定されており、クロックＡＤＣＬＫも
停止した状態にある。
【００７７】その後、ＡＤ変換をスタートさせるために
トリガ信号ＥＸＴＴＲＧが図８（ｅ）に示すように出力
されると、このトリガ信号ＥＸＴＴＲＧによりトリガ信
号ＡＤＳＴＡＲＴＴＲＧも同じタイミングで発生し、周
辺回路用発振回路１の発振スタート入力端子１ｂとＡＤ
変換器２のＡＤ変換スタート入力端子２ｂに入力され
る。
トリガ信号ＥＸＴＴＲＧが図８（ｅ）に示すように出力
されると、このトリガ信号ＥＸＴＴＲＧによりトリガ信
号ＡＤＳＴＡＲＴＴＲＧも同じタイミングで発生し、周
辺回路用発振回路１の発振スタート入力端子１ｂとＡＤ
変換器２のＡＤ変換スタート入力端子２ｂに入力され
る。
【００７８】この場合、動作モード切換信号ＳＬＥＥＰ
は“Ｈ”レベルであるから、周辺回路用発振回路１は発
振を開始し、同時にクロックφＣＲがクロックφＣＲ出
力端子１ｄから出力されるようになる。このクロックφ
ＣＲは２入力ＡＮＤ回路３ｂおよび２入力ＯＲ回路３ｄ
を介してＡＤ変換器２のＡＤ変換用クロック入力端子２
ａへ入力される。ＡＤ変換器２は、クロックφＣＲであ
るクロックＡＤＣＬＫとトリガ信号ＡＤＳＴＡＲＴＴＲ
Ｇが入力されることによりＡＤ変換を開始する。
は“Ｈ”レベルであるから、周辺回路用発振回路１は発
振を開始し、同時にクロックφＣＲがクロックφＣＲ出
力端子１ｄから出力されるようになる。このクロックφ
ＣＲは２入力ＡＮＤ回路３ｂおよび２入力ＯＲ回路３ｄ
を介してＡＤ変換器２のＡＤ変換用クロック入力端子２
ａへ入力される。ＡＤ変換器２は、クロックφＣＲであ
るクロックＡＤＣＬＫとトリガ信号ＡＤＳＴＡＲＴＴＲ
Ｇが入力されることによりＡＤ変換を開始する。
【００７９】その後、規定のクロックサイクル（この場
合、１６クロックサイクル）後、ＡＤ変換ストップ信号
ＡＤＣＯＭＰがＡＤ変換器２から出力され、ＡＤ変換器
２はＡＤ変換動作を完了する。
合、１６クロックサイクル）後、ＡＤ変換ストップ信号
ＡＤＣＯＭＰがＡＤ変換器２から出力され、ＡＤ変換器
２はＡＤ変換動作を完了する。
【００８０】ＡＤ変換が完了すると、ＡＤ変換結果出力
端子２ｃから８ビットの変換結果ＡＤＲＥＳＬＴが出力
される。この変換結果ＡＤＲＥＳＬＴが出力されると、
あらかじめ比較レジスタ１５に保持しておいた比較値Ｃ
ＭＰＤＡＴＡと前記変換結果ＡＤＲＥＳＬＴの大小が比
較回路１６で比較され、条件が合致したときのみ比較結
果信号ＣＭＰが出力される。この比較結果信号ＣＭＰに
よりラッチ１９から出力されていた前記動作モード切換
信号ＳＬＥＥＰは変化して“Ｈ”レベルから“Ｌ”レベ
ルになり、スリープモードが解除される。
端子２ｃから８ビットの変換結果ＡＤＲＥＳＬＴが出力
される。この変換結果ＡＤＲＥＳＬＴが出力されると、
あらかじめ比較レジスタ１５に保持しておいた比較値Ｃ
ＭＰＤＡＴＡと前記変換結果ＡＤＲＥＳＬＴの大小が比
較回路１６で比較され、条件が合致したときのみ比較結
果信号ＣＭＰが出力される。この比較結果信号ＣＭＰに
よりラッチ１９から出力されていた前記動作モード切換
信号ＳＬＥＥＰは変化して“Ｈ”レベルから“Ｌ”レベ
ルになり、スリープモードが解除される。
【００８１】実際、スリープモードが解除されることに
よりシステムクロックφを出力する発振回路は発振を開
始するが、発振開始時は発振が不安定なため、図８
（ａ）、（ｋ）に示すように発振が安定するまでＣＰＵ
やＡＤ変換器２にはシステムクロックφは供給されな
い。すなわち発振安定待ち時間が必要であり、ＣＰＵや
ＡＤ変換器２には適当な時間が経過した後に供給され
る。
よりシステムクロックφを出力する発振回路は発振を開
始するが、発振開始時は発振が不安定なため、図８
（ａ）、（ｋ）に示すように発振が安定するまでＣＰＵ
やＡＤ変換器２にはシステムクロックφは供給されな
い。すなわち発振安定待ち時間が必要であり、ＣＰＵや
ＡＤ変換器２には適当な時間が経過した後に供給され
る。
【００８２】一方、ＡＤ変換完了後にＡＤ変換器２から
ＡＤ変換ストップ信号ＡＤＣＯＭＰが出力され、周辺回
路用発振回路１の発振ストップ入力端子１ｃに入力され
るので、周辺回路用発振回路１ではＡＤ変換動作の完了
とともに発振が停止する。
ＡＤ変換ストップ信号ＡＤＣＯＭＰが出力され、周辺回
路用発振回路１の発振ストップ入力端子１ｃに入力され
るので、周辺回路用発振回路１ではＡＤ変換動作の完了
とともに発振が停止する。
【００８３】なお、ＡＤ変換ストップ信号ＡＤＣＯＭＰ
によりＣＰＵに対し割込みをかけることも可能である。
によりＣＰＵに対し割込みをかけることも可能である。
【００８４】また、以上説明した実施の形態は、スリー
プモードを低速モードと読み替えることで、前記実施の
形態２の高速モード、低速モードで動作するシングルチ
ップマイクロコンピュータにも適用できる。
プモードを低速モードと読み替えることで、前記実施の
形態２の高速モード、低速モードで動作するシングルチ
ップマイクロコンピュータにも適用できる。
【００８５】以上のように、この実施の形態３によれ
ば、スリープモードの状態であっても、外部から与えら
れたトリガ信号ＥＸＴＴＲＧによりＡＤ変換を実行する
ことが、できさらにＡＤ変換完了後あらかじめ設定して
おいた比較値ＣＭＰＤＡＴＡとＡＤ変換結果ＡＤＲＥＳ
ＡＬＴとの大小を比較することによりシングルチップマ
イクロコンピュータ４００の動作モード（スリープモー
ドを解除するか否か）を決定できる効果がある。
ば、スリープモードの状態であっても、外部から与えら
れたトリガ信号ＥＸＴＴＲＧによりＡＤ変換を実行する
ことが、できさらにＡＤ変換完了後あらかじめ設定して
おいた比較値ＣＭＰＤＡＴＡとＡＤ変換結果ＡＤＲＥＳ
ＡＬＴとの大小を比較することによりシングルチップマ
イクロコンピュータ４００の動作モード（スリープモー
ドを解除するか否か）を決定できる効果がある。
【００８６】実施の形態４．次に、周辺回路としてＩ2
Ｃバス（オランダ、フィリップ社の双方向バスの登録商
標）を備えたマイクロコンピュータにおいて、前記Ｉ2
Ｃバスがスレーブ受信モードにあるスリープモード時に
前記Ｉ2 Ｃバスをマルチバイブレータで発生させたクロ
ックでアドレスデータ受信の一連の動作をさせ、このア
ドレスデータ受信の結果によりシステムクロックを発生
させ、前記スリープモードにある前記マイクロコンピュ
ータを立ち上げる場合について説明する。
Ｃバス（オランダ、フィリップ社の双方向バスの登録商
標）を備えたマイクロコンピュータにおいて、前記Ｉ2
Ｃバスがスレーブ受信モードにあるスリープモード時に
前記Ｉ2 Ｃバスをマルチバイブレータで発生させたクロ
ックでアドレスデータ受信の一連の動作をさせ、このア
ドレスデータ受信の結果によりシステムクロックを発生
させ、前記スリープモードにある前記マイクロコンピュ
ータを立ち上げる場合について説明する。
【００８７】図９は、この実施の形態４のデータ処理装
置の部分構成を示すブロック図である。なお、クロック
切換回路３の構成は前記実施の形態１から実施の形態３
のデータ処理装置のクロック切換回路と同一の構成であ
り説明を省略する。５００はシングルチップマイクロコ
ンピュータ（データ処理装置）、２１は周辺回路である
Ｉ2 Ｃバス（双方向バス装置）、２１ａは代替クロック
生成制御回路構成部、２１ｂはＩ2 Ｃバス２１がシリア
ルクロックライン（双方向伝送路）２２（以下、ＳＣＬ
という）から受信したアドレスデータに応じて前記スリ
ープモードを解除する割込信号を生成し出力する割込信
号生成回路、２２は双方向の前記ＳＣＬ、２３は双方向
のシリアルデータライン（双方向伝送路）（以下、ＳＤ
Ａという）、２４はスレーブ受信モードにあるストップ
モード時にマルチバイブレータスタート信号を出力する
ＳＤＡ検出回路（代替クロック生成制御回路）である。
ＳＤＡ検出回路２４と代替クロック生成制御回路構成部
２１ａとで代替クロック生成制御回路を構成している。
置の部分構成を示すブロック図である。なお、クロック
切換回路３の構成は前記実施の形態１から実施の形態３
のデータ処理装置のクロック切換回路と同一の構成であ
り説明を省略する。５００はシングルチップマイクロコ
ンピュータ（データ処理装置）、２１は周辺回路である
Ｉ2 Ｃバス（双方向バス装置）、２１ａは代替クロック
生成制御回路構成部、２１ｂはＩ2 Ｃバス２１がシリア
ルクロックライン（双方向伝送路）２２（以下、ＳＣＬ
という）から受信したアドレスデータに応じて前記スリ
ープモードを解除する割込信号を生成し出力する割込信
号生成回路、２２は双方向の前記ＳＣＬ、２３は双方向
のシリアルデータライン（双方向伝送路）（以下、ＳＤ
Ａという）、２４はスレーブ受信モードにあるストップ
モード時にマルチバイブレータスタート信号を出力する
ＳＤＡ検出回路（代替クロック生成制御回路）である。
ＳＤＡ検出回路２４と代替クロック生成制御回路構成部
２１ａとで代替クロック生成制御回路を構成している。
【００８８】２５はマルチバイブレータ（代替クロック
生成回路）である。２６はラッチである。このラッチ２
６のセット入力端子には、シングルチップマイクロコン
ピュータ５００がスリープモードに移行すると出力され
るワンショットのφ（システムクロック）ストップ信号
が入力され、またリセット入力端子には、シングルチッ
プマイクロコンピュータ５００がスリープモードから通
常のシステムクロックφで動作する動作モードに移行す
ると出力されるワンショットのφ（システムクロック）
スタート信号が入力される。ラッチ２６のＱ出力端子か
らは、前記φストップ信号が前記セット入力端子へ入力
されると“Ｈ”レベルのクロック切換信号Ｊ３が出力さ
れ、また前記φスタート信号が前記リセット入力端子へ
入力されることで前記“Ｈ”レベルのクロック切換信号
Ｊ３は“Ｌ”レベルに変化する。
生成回路）である。２６はラッチである。このラッチ２
６のセット入力端子には、シングルチップマイクロコン
ピュータ５００がスリープモードに移行すると出力され
るワンショットのφ（システムクロック）ストップ信号
が入力され、またリセット入力端子には、シングルチッ
プマイクロコンピュータ５００がスリープモードから通
常のシステムクロックφで動作する動作モードに移行す
ると出力されるワンショットのφ（システムクロック）
スタート信号が入力される。ラッチ２６のＱ出力端子か
らは、前記φストップ信号が前記セット入力端子へ入力
されると“Ｈ”レベルのクロック切換信号Ｊ３が出力さ
れ、また前記φスタート信号が前記リセット入力端子へ
入力されることで前記“Ｈ”レベルのクロック切換信号
Ｊ３は“Ｌ”レベルに変化する。
【００８９】次に動作について説明する。図１０は、Ｉ
2 Ｃバス２１がスレーブ受信モードにあるストップモー
ド時に前記Ｉ2 Ｃバス２１をマルチバイブレータ２５で
発生させたクロックでアドレスデータ受信の一連の動作
をさせ、このアドレスデータ受信の結果によりシステム
クロックを発生させ、スリープモードにあるシングルチ
ップマイクロコンピュータ５００を立ち上げる場合の動
作を示すタイミングチャートである。シングルチップマ
イクロコンピュータ５００がスリープモードに移行して
システムクロックφが停止すると、このスリープモード
の開始時にφストップ信号がラッチ２６のセット入力端
子へ出力される。この結果、図１０（ａ）に示すように
クロック切換信号Ｊ３は“Ｈ”レベルへ変化する。
2 Ｃバス２１がスレーブ受信モードにあるストップモー
ド時に前記Ｉ2 Ｃバス２１をマルチバイブレータ２５で
発生させたクロックでアドレスデータ受信の一連の動作
をさせ、このアドレスデータ受信の結果によりシステム
クロックを発生させ、スリープモードにあるシングルチ
ップマイクロコンピュータ５００を立ち上げる場合の動
作を示すタイミングチャートである。シングルチップマ
イクロコンピュータ５００がスリープモードに移行して
システムクロックφが停止すると、このスリープモード
の開始時にφストップ信号がラッチ２６のセット入力端
子へ出力される。この結果、図１０（ａ）に示すように
クロック切換信号Ｊ３は“Ｈ”レベルへ変化する。
【００９０】前記システムクロックφが停止しているシ
ングルチップマイクロコンピュータ５００のスリープモ
ードではＩ2 Ｃバス２１は動作を停止しているが、図１
０（ｄ）および（ｅ）に示すようにＳＤＡ検出回路２４
はＳＤＡの立ち下がり（スタートコンディション）を検
出する。この結果、図１０（ｄ）に示すスタートコンデ
ィションをＳＤＡ検出回路２４が検出すると、ＳＤＡ検
出回路２４はマルチバイブレータスタート信号Ａをマル
チバイブレータ２５へ出力する。マルチバイブレータ２
５は発振を開始し、図１０（ｇ）に示すようにクロック
φＭＢを出力する。
ングルチップマイクロコンピュータ５００のスリープモ
ードではＩ2 Ｃバス２１は動作を停止しているが、図１
０（ｄ）および（ｅ）に示すようにＳＤＡ検出回路２４
はＳＤＡの立ち下がり（スタートコンディション）を検
出する。この結果、図１０（ｄ）に示すスタートコンデ
ィションをＳＤＡ検出回路２４が検出すると、ＳＤＡ検
出回路２４はマルチバイブレータスタート信号Ａをマル
チバイブレータ２５へ出力する。マルチバイブレータ２
５は発振を開始し、図１０（ｇ）に示すようにクロック
φＭＢを出力する。
【００９１】クロック切換回路３の２入力ＡＮＤ回路３
ｂは“Ｈ”レベルの前記クロック切換信号Ｊ３によりゲ
ートが開いた状態にあり、また２入力ＡＮＤ回路３ｃは
ゲートが閉じた状態にあるため、前記クロックφＭＢは
２入力ＡＮＤ回路３ｂと２入力ＯＲ回路３ｄを介してＩ
2 Ｃバス２１へ供給される。
ｂは“Ｈ”レベルの前記クロック切換信号Ｊ３によりゲ
ートが開いた状態にあり、また２入力ＡＮＤ回路３ｃは
ゲートが閉じた状態にあるため、前記クロックφＭＢは
２入力ＡＮＤ回路３ｂと２入力ＯＲ回路３ｄを介してＩ
2 Ｃバス２１へ供給される。
【００９２】この結果、Ｉ2 Ｃバス２１は、シングルチ
ップマイクロコンピュータ５００がスリープモードにあ
る場合でも動作を開始し、図１０（ｃ）に示すアドレス
データの受信、アックビットの発生といったアドレスデ
ータ受信の一連の動作を行う。そして、アドレスデータ
の最終クロック（アッククロック）の発生後、送信アド
レスデータが自分に割り当てられたスレーブアドレスで
あった場合、図１０（ｆ）に示すマルチバイブレータス
トップ信号をマルチバイブレータ２５へ出力し、マルチ
バイブレータ２５の発振を停止させる。そして、図１０
（ｃ）に示すようにＳＣＬを立ち下げてＩ2 Ｃバス２１
をホールドさせる。
ップマイクロコンピュータ５００がスリープモードにあ
る場合でも動作を開始し、図１０（ｃ）に示すアドレス
データの受信、アックビットの発生といったアドレスデ
ータ受信の一連の動作を行う。そして、アドレスデータ
の最終クロック（アッククロック）の発生後、送信アド
レスデータが自分に割り当てられたスレーブアドレスで
あった場合、図１０（ｆ）に示すマルチバイブレータス
トップ信号をマルチバイブレータ２５へ出力し、マルチ
バイブレータ２５の発振を停止させる。そして、図１０
（ｃ）に示すようにＳＣＬを立ち下げてＩ2 Ｃバス２１
をホールドさせる。
【００９３】このときＩ2 Ｃバス２１からは図１０
（ｉ）に示すように割込みが発生し、シングルチップマ
イクロコンピュータ５００のシステムクロックφを発生
する発振回路を動作させ、スリープモードを解除する。
この結果、システムクロックφが発生し、発振安定時間
が経過してシステムクロックφの発振が安定すると、φ
スタート信号がラッチ２６のリセット入力端子へ入力さ
れ、ラッチ２６のＱ出力端子から出力されていた“Ｈ”
レベルの前記クロック切換信号Ｊ３は、図１０（ａ）に
示すように“Ｌ”レベルへ変化する。
（ｉ）に示すように割込みが発生し、シングルチップマ
イクロコンピュータ５００のシステムクロックφを発生
する発振回路を動作させ、スリープモードを解除する。
この結果、システムクロックφが発生し、発振安定時間
が経過してシステムクロックφの発振が安定すると、φ
スタート信号がラッチ２６のリセット入力端子へ入力さ
れ、ラッチ２６のＱ出力端子から出力されていた“Ｈ”
レベルの前記クロック切換信号Ｊ３は、図１０（ａ）に
示すように“Ｌ”レベルへ変化する。
【００９４】この結果、クロック切換回路３の２入力Ａ
ＮＤ回路３ｂはゲートが閉じた状態になり、また２入力
ＡＮＤ回路３ｃはゲートが開いた状態になって、システ
ムクロックφが２入力ＡＮＤ回路３ｃと２入力ＯＲ回路
３ｄを介してＩ2 Ｃバス２１へ供給され、Ｉ2 Ｃバス２
１はシステムクロックφによる通常の動作状態になる。
ＮＤ回路３ｂはゲートが閉じた状態になり、また２入力
ＡＮＤ回路３ｃはゲートが開いた状態になって、システ
ムクロックφが２入力ＡＮＤ回路３ｃと２入力ＯＲ回路
３ｄを介してＩ2 Ｃバス２１へ供給され、Ｉ2 Ｃバス２
１はシステムクロックφによる通常の動作状態になる。
【００９５】以上のように、この実施の形態４によれ
ば、スレーブ受信モードにあるストップモード時におい
ても、ＳＤＡの立ち下がりをＳＤＡ検出回路２４により
検出でき、さらに停止しているシステムクロックφに代
るマルチバイブレータ２５の出力するクロックφＭＢに
よりアドレスデータ受信の一連の動作をＩ2 Ｃバス２１
に行わせることが可能になるため、このアドレスデータ
受信の一連の動作を行う際にシングルチップマイクロコ
ンピュータ５００をスリープモードに移行させておくこ
とができる分、消費電力を軽減できる効果がある。
ば、スレーブ受信モードにあるストップモード時におい
ても、ＳＤＡの立ち下がりをＳＤＡ検出回路２４により
検出でき、さらに停止しているシステムクロックφに代
るマルチバイブレータ２５の出力するクロックφＭＢに
よりアドレスデータ受信の一連の動作をＩ2 Ｃバス２１
に行わせることが可能になるため、このアドレスデータ
受信の一連の動作を行う際にシングルチップマイクロコ
ンピュータ５００をスリープモードに移行させておくこ
とができる分、消費電力を軽減できる効果がある。
【００９６】
【発明の効果】以上のように、この発明によれば、消費
電力節約モードにおいて代替クロック生成回路が生成し
た代替クロックを周辺回路へ供給し、この代替クロック
により前記周辺回路を動作させる構成を備えたので、消
費電力節約モード時のシステムクロック発振回路が停止
した状態でも周辺回路を動作させることが可能になり、
周辺回路を動作させるたびに前記システムクロック発振
回路を起動する必要がなくなり、前記代替クロックによ
り周辺回路のみが動作するため消費電流を減らすことが
でき、また、周辺回路を動作させる際に前記システムク
ロック発振回路を起動させるための待ち時間が不要であ
り、前記代替クロック生成回路の起動は早く周辺回路の
動作に必要な前記代替クロックの発振開始から発振安定
までに要する待ち時間が短縮でき、高速な処理が実現で
きる効果がある。
電力節約モードにおいて代替クロック生成回路が生成し
た代替クロックを周辺回路へ供給し、この代替クロック
により前記周辺回路を動作させる構成を備えたので、消
費電力節約モード時のシステムクロック発振回路が停止
した状態でも周辺回路を動作させることが可能になり、
周辺回路を動作させるたびに前記システムクロック発振
回路を起動する必要がなくなり、前記代替クロックによ
り周辺回路のみが動作するため消費電流を減らすことが
でき、また、周辺回路を動作させる際に前記システムク
ロック発振回路を起動させるための待ち時間が不要であ
り、前記代替クロック生成回路の起動は早く周辺回路の
動作に必要な前記代替クロックの発振開始から発振安定
までに要する待ち時間が短縮でき、高速な処理が実現で
きる効果がある。
【００９７】この発明によれば、スリープモードにおい
て、外部から与えられたトリガ信号をもとに代替クロッ
ク生成回路の帰還ループを有効にして前記代替クロック
生成回路による代替クロックの生成を開始させ、この代
替クロックによりＡＤ変換器を動作させるように構成し
たので、スリープモード時のシステムクロック発振回路
が停止した状態でもＡＤ変換器を動作させることが可能
になり、ＡＤ変換器を動作させるたびに前記システムク
ロック発振回路を起動する必要がなくなり、前記代替ク
ロックによりＡＤ変換器のみが動作するため消費電流を
減らすことができ、ＡＤ変換器を動作させる際に前記シ
ステムクロック発振回路を起動させるための待ち時間が
不要である。また、前記代替クロック生成回路の起動は
早くＡＤ変換器の動作に必要な前記代替クロックの発振
開始から発振安定までに要する時間も短く、高速な処理
が実現できる効果がある。
て、外部から与えられたトリガ信号をもとに代替クロッ
ク生成回路の帰還ループを有効にして前記代替クロック
生成回路による代替クロックの生成を開始させ、この代
替クロックによりＡＤ変換器を動作させるように構成し
たので、スリープモード時のシステムクロック発振回路
が停止した状態でもＡＤ変換器を動作させることが可能
になり、ＡＤ変換器を動作させるたびに前記システムク
ロック発振回路を起動する必要がなくなり、前記代替ク
ロックによりＡＤ変換器のみが動作するため消費電流を
減らすことができ、ＡＤ変換器を動作させる際に前記シ
ステムクロック発振回路を起動させるための待ち時間が
不要である。また、前記代替クロック生成回路の起動は
早くＡＤ変換器の動作に必要な前記代替クロックの発振
開始から発振安定までに要する時間も短く、高速な処理
が実現できる効果がある。
【００９８】この発明によれば、スリープモードが解除
されるとクロック切換回路が行うシステムクロックのＡ
Ｄ変換器への供給を、比較回路の比較結果に応じて制御
する制御回路を備えるように構成したので、ＡＤ変換器
を消費電力の観点から効率よく動作させ、低消費電力化
が図れるだけでなく、スリープモードおよびスリープモ
ードが解除された通常の動作モードを前記比較回路の比
較結果に応じて決定できる効果がある。
されるとクロック切換回路が行うシステムクロックのＡ
Ｄ変換器への供給を、比較回路の比較結果に応じて制御
する制御回路を備えるように構成したので、ＡＤ変換器
を消費電力の観点から効率よく動作させ、低消費電力化
が図れるだけでなく、スリープモードおよびスリープモ
ードが解除された通常の動作モードを前記比較回路の比
較結果に応じて決定できる効果がある。
【００９９】この発明によれば、低速モードにおいて、
代替クロック生成回路による代替クロックの生成をＡＤ
変換器の処理動作開始を指示するトリガ信号をもとに、
前記代替クロック生成回路の帰還ループを有効にするこ
とで開始させ、この代替クロックにより前記ＡＤ変換器
を動作させるように構成したので、前記低速モード時で
もＡＤ変換器を前記代替クロックに応じた高速度で動作
させることが可能になり、ＡＤ変換器を動作させるたび
に前記システムクロック発振回路を起動する必要がなく
なり、前記代替クロックによりＡＤ変換器のみが動作す
るため消費電流を減らすことができ、ＡＤ変換器を動作
させる際に前記システムクロック発振回路を起動させる
ための待ち時間が不要である。また、前記代替クロック
生成回路の起動は早くＡＤ変換器の動作に必要な前記代
替クロックの発振が開始してから安定するまでの時間も
短く、高速な処理が実現できる効果がある。
代替クロック生成回路による代替クロックの生成をＡＤ
変換器の処理動作開始を指示するトリガ信号をもとに、
前記代替クロック生成回路の帰還ループを有効にするこ
とで開始させ、この代替クロックにより前記ＡＤ変換器
を動作させるように構成したので、前記低速モード時で
もＡＤ変換器を前記代替クロックに応じた高速度で動作
させることが可能になり、ＡＤ変換器を動作させるたび
に前記システムクロック発振回路を起動する必要がなく
なり、前記代替クロックによりＡＤ変換器のみが動作す
るため消費電流を減らすことができ、ＡＤ変換器を動作
させる際に前記システムクロック発振回路を起動させる
ための待ち時間が不要である。また、前記代替クロック
生成回路の起動は早くＡＤ変換器の動作に必要な前記代
替クロックの発振が開始してから安定するまでの時間も
短く、高速な処理が実現できる効果がある。
【０１００】この発明によれば、処理動作開始を指示す
るトリガ信号およびＡＤ変換器の処理動作の完了に伴っ
て出力された完了信号をラッチし、前記トリガ信号をラ
ッチしたときの出力をもとに、消費電力節約モードであ
るか否かに応じた状態信号を取り込み、該状態信号をク
ロック切換動作を制御する制御信号として出力するとと
もに前記取り込んだ前記状態信号と前記ラッチの出力を
もとに代替クロックの生成を制御する帰還ループ制御回
路を備えるように構成したので、少ない消費電流のハー
ドウェアにより代替クロックの生成が制御でき、スリー
プモードや低速モード時の低速動作状態でも少ない消費
電流でＡＤ変換器などの周辺回路を前記代替クロックに
応じて高速動作させることができる効果がある。
るトリガ信号およびＡＤ変換器の処理動作の完了に伴っ
て出力された完了信号をラッチし、前記トリガ信号をラ
ッチしたときの出力をもとに、消費電力節約モードであ
るか否かに応じた状態信号を取り込み、該状態信号をク
ロック切換動作を制御する制御信号として出力するとと
もに前記取り込んだ前記状態信号と前記ラッチの出力を
もとに代替クロックの生成を制御する帰還ループ制御回
路を備えるように構成したので、少ない消費電流のハー
ドウェアにより代替クロックの生成が制御でき、スリー
プモードや低速モード時の低速動作状態でも少ない消費
電流でＡＤ変換器などの周辺回路を前記代替クロックに
応じて高速動作させることができる効果がある。
【０１０１】この発明によれば、双方向伝送路の電位レ
ベルの変化をもとに代替クロック生成回路に対しスリー
プモードにおける代替クロックの生成を開始させ、前記
代替クロックをもとに動作する前記双方向バス装置が前
記双方向伝送路から受信したアドレスデータに応じて前
記代替クロック生成回路の代替クロックの生成を停止さ
せる検出回路と、前記双方向バス装置が受信したアドレ
スデータに応じて前記スリープモードを解除する割込信
号を生成し出力する割込信号生成回路と、前記スリープ
モードにおいて前記双方向バス装置へ供給するクロック
を前記代替クロック生成回路が生成した前記代替クロッ
クに切り換え、前記スリープモードが解除されると前記
双方向バス装置へ供給するクロックをシステムクロック
に切り換えるゲート回路とを備えるように構成したの
で、スリープモードにおいても双方向バス装置を動作さ
せることができ、前記双方向バス装置がアドレスデータ
を受信する一連の動作を行なっている間、システムクロ
ックが停止したスリープモードを維持できるため、この
スリープモードを維持できる分、消費電流を軽減できる
効果がある。
ベルの変化をもとに代替クロック生成回路に対しスリー
プモードにおける代替クロックの生成を開始させ、前記
代替クロックをもとに動作する前記双方向バス装置が前
記双方向伝送路から受信したアドレスデータに応じて前
記代替クロック生成回路の代替クロックの生成を停止さ
せる検出回路と、前記双方向バス装置が受信したアドレ
スデータに応じて前記スリープモードを解除する割込信
号を生成し出力する割込信号生成回路と、前記スリープ
モードにおいて前記双方向バス装置へ供給するクロック
を前記代替クロック生成回路が生成した前記代替クロッ
クに切り換え、前記スリープモードが解除されると前記
双方向バス装置へ供給するクロックをシステムクロック
に切り換えるゲート回路とを備えるように構成したの
で、スリープモードにおいても双方向バス装置を動作さ
せることができ、前記双方向バス装置がアドレスデータ
を受信する一連の動作を行なっている間、システムクロ
ックが停止したスリープモードを維持できるため、この
スリープモードを維持できる分、消費電流を軽減できる
効果がある。
【図１】 この発明の実施の形態１のデータ処理装置の
部分構成を示すブロック図である。
部分構成を示すブロック図である。
【図２】 この発明の実施の形態１のデータ処理装置の
周辺回路用発振回路および代替クロック生成制御回路の
構成を示す回路図である。
周辺回路用発振回路および代替クロック生成制御回路の
構成を示す回路図である。
【図３】 この発明の実施の形態１のデータ処理装置に
おける通常のＡＤ変換を実行する場合の各部の信号波形
を示すタイミングチャートである。
おける通常のＡＤ変換を実行する場合の各部の信号波形
を示すタイミングチャートである。
【図４】 この発明の実施の形態１のデータ処理装置に
おけるスリープモード時にＡＤ変換を実行する場合の各
部の信号波形を示すタイミングチャートである。
おけるスリープモード時にＡＤ変換を実行する場合の各
部の信号波形を示すタイミングチャートである。
【図５】 この発明の実施の形態２のデータ処理装置の
部分構成を示すブロック図である。
部分構成を示すブロック図である。
【図６】 この発明の実施の形態２のデータ処理装置が
低速モードで動作中、ＡＤ変換を実行する場合の各部の
信号波形を示すタイミングチャートである。
低速モードで動作中、ＡＤ変換を実行する場合の各部の
信号波形を示すタイミングチャートである。
【図７】 この発明の実施の形態３のデータ処理装置の
部分構成を示すブロック図である。
部分構成を示すブロック図である。
【図８】 この発明の実施の形態３のデータ処理装置に
おける各部の信号波形を示すタイミングチャートであ
る。
おける各部の信号波形を示すタイミングチャートであ
る。
【図９】 この発明の実施の形態４のデータ処理装置の
部分構成を示すブロック図である。
部分構成を示すブロック図である。
【図１０】 この発明の実施の形態４のデータ処理装置
における各部の信号波形を示すタイミングチャートであ
る。
における各部の信号波形を示すタイミングチャートであ
る。
【図１１】 従来のデータ処理装置の構成を示すブロッ
ク図である。
ク図である。
１ 周辺回路用発振回路（代替クロック生成回路）、１
ｇ トランスミッションゲート（入力回路，帰還ループ
制御回路）、１ｈ トランスミッションゲート（第２の
保持回路）、１ｉ 直列回路（第２の保持回路）、１ｊ
２入力ＮＡＮＤ回路（発振制御回路，帰還ループ制御
回路）、１ｙ ラッチ（第１の保持回路，代替クロック
生成制御回路）、１ｚ 代替クロック生成制御回路主要
構成部（代替クロック生成制御回路）、２ ＡＤ変換器
（周辺回路）、３ クロック切換回路（ゲート回路）、
１５ 比較レジスタ（レジスタ）、１６ 比較回路、１
９ラッチ（制御回路）、２１ Ｉ2 Ｃバス（双方向バス
装置）、２１ａ 代替クロック生成制御回路構成部（代
替クロック生成制御回路）、２１ｂ 割込信号生成回
路、２２ ＳＣＬ（双方向伝送路）、２３ ＳＤＡ（双
方向伝送路）、２４ＳＤＡ検出回路（代替クロック生成
制御回路，検出回路）、２５ マルチバイブレータ（代
替クロック生成回路）、２００，３００，４００，５０
０ シングルチップマイクロコンピュータ（データ処理
装置）。
ｇ トランスミッションゲート（入力回路，帰還ループ
制御回路）、１ｈ トランスミッションゲート（第２の
保持回路）、１ｉ 直列回路（第２の保持回路）、１ｊ
２入力ＮＡＮＤ回路（発振制御回路，帰還ループ制御
回路）、１ｙ ラッチ（第１の保持回路，代替クロック
生成制御回路）、１ｚ 代替クロック生成制御回路主要
構成部（代替クロック生成制御回路）、２ ＡＤ変換器
（周辺回路）、３ クロック切換回路（ゲート回路）、
１５ 比較レジスタ（レジスタ）、１６ 比較回路、１
９ラッチ（制御回路）、２１ Ｉ2 Ｃバス（双方向バス
装置）、２１ａ 代替クロック生成制御回路構成部（代
替クロック生成制御回路）、２１ｂ 割込信号生成回
路、２２ ＳＣＬ（双方向伝送路）、２３ ＳＤＡ（双
方向伝送路）、２４ＳＤＡ検出回路（代替クロック生成
制御回路，検出回路）、２５ マルチバイブレータ（代
替クロック生成回路）、２００，３００，４００，５０
０ シングルチップマイクロコンピュータ（データ処理
装置）。
Claims (6)
- 【請求項１】 周辺回路、システムクロックを生成する
システムクロック発振回路を有し、前記システムクロッ
クをもとに動作するデータ処理装置において、 前記システムクロックの代わりの代替クロックを生成す
る代替クロック生成回路と、 消費電力を節約する消費電力節約モードにおいて、前記
代替クロック生成回路による代替クロックの生成を制御
する代替クロック生成制御回路と、 前記消費電力節約モードにおいて前記代替クロック生成
回路が生成した前記代替クロックを前記周辺回路へ供給
し、前記消費電力節約モードが解除されると前記システ
ムクロック発振回路が生成したシステムクロックを前記
周辺回路へ供給するクロック切換回路とを備えたデータ
処理装置。 - 【請求項２】 周辺回路はＡＤ変換器であり、 代替クロック生成制御回路は、消費電力節約のスリープ
モードにおいて代替クロック生成回路による代替クロッ
クの生成を、処理動作開始を指示するトリガ信号をもと
に代替クロック生成回路の帰還ループを有効にすること
で開始させ、前記スリープモードが解除されるか前記Ａ
Ｄ変換器の処理動作が完了すると前記代替クロックの生
成を前記代替クロック生成回路の帰還ループを無効にす
ることで停止させる帰還ループ制御回路を備え、 クロック切換回路は、前記スリープモードにおいて、前
記代替クロック生成制御回路により制御されて前記代替
クロック生成回路が生成した前記代替クロックを、動作
モード切換信号をもとに生成されたクロック切換信号に
より前記ＡＤ変換器へ供給し、前記スリープモードが解
除されると前記クロック切換信号により前記代替クロッ
クからシステムクロックへ切り換えて前記ＡＤ変換器へ
供給するゲート回路を備えていることを特徴とする請求
項１記載のデータ処理装置。 - 【請求項３】 ＡＤ変換器の処理結果と比較される比較
値を予め記憶するレジスタと、 該レジスタに記憶された前記比較値を、前記ＡＤ変換器
の処理結果と比較する比較回路と、 該比較回路の比較結果に応じてデータ処理装置のスリー
プモードを解除するとともに、スリープモードが解除さ
れることによりクロック切換回路が行うシステムクロッ
クの前記ＡＤ変換器への供給を、前記比較回路の比較結
果に応じて制御する制御回路とを備えていることを特徴
とする請求項２記載のデータ処理装置。 - 【請求項４】 周辺回路はＡＤ変換器であり、 代替クロック生成制御回路は、消費電力節約の低速モー
ドにおいて代替クロック生成回路による代替クロックの
生成を、前記ＡＤ変換器の処理動作開始を指示するトリ
ガ信号をもとに代替クロック生成回路の帰還ループを有
効にすることで開始させ、前記低速モードが解除されて
前記高速モードへ移行するか前記ＡＤ変換器の処理動作
が完了すると前記代替クロックの生成を代替クロック生
成回路の帰還ループを無効にすることで停止させる帰還
ループ制御回路を備え、 クロック切換回路は、前記低速モードにおいて、前記代
替クロック生成制御回路により制御されて前記代替クロ
ック生成回路が生成した前記代替クロックを、動作モー
ド切換信号をもとに生成されたクロック切換信号により
前記ＡＤ変換器へ供給し、前記低速モードが解除されて
前記高速モードへ移行すると、前記クロック切換信号に
より前記代替クロックをシステムクロックへ切り換えて
前記ＡＤ変換器へ供給するゲート回路を備えていること
を特徴とする請求項１記載のデータ処理装置。 - 【請求項５】 代替クロック生成制御回路の帰還ループ
制御回路は、 処理動作開始を指示するトリガ信号およびＡＤ変換器の
処理動作の完了に伴って出力された完了信号をラッチす
る第１の保持回路と、 該第１の保持回路が前記トリガ信号をラッチしたときの
出力をもとに、消費電力節約モードであるか否かに応じ
た状態信号を取り込む入力回路と、 該入力回路を介して取り込んだ前記状態信号を、クロッ
ク切換回路のクロック切換動作を制御する制御信号とし
て出力するとともに前記入力回路の取込動作に対し逆位
相でラッチする第２の保持回路と、 前記入力回路を介して取り込んだ前記状態信号と前記第
１の保持回路の出力とをもとに、代替クロック生成回路
の帰還ループの有効、無効を制御する発振制御回路とを
備えていることを特徴とする請求項２から請求項４のう
ちのいずれか１項記載のデータ処理装置。 - 【請求項６】 周辺回路は双方向伝送路を介してデータ
転送を行う双方向バス装置であり、 代替クロック生成制御回路は、前記双方向伝送路の電位
レベルの変化をもとに代替クロック生成回路に対し消費
電力節約のスリープモードにおける代替クロックの生成
を開始させ、前記代替クロックをもとに動作する前記双
方向バス装置が前記双方向伝送路から受信したアドレス
データに応じて前記代替クロック生成回路の代替クロッ
クの生成を停止させる検出回路を有し、 クロック切換回路は、前記スリープモードにおいて前記
代替クロック生成回路が生成した前記代替クロックを前
記双方向バス装置へ供給し、前記スリープモードが解除
されると前記代替クロックをシステムクロックへ切り換
えて前記双方向バス装置へ供給するゲート回路を有し、 前記代替クロックをもとに動作する前記双方向バス装置
が前記双方向伝送路から受信したアドレスデータに応じ
て前記スリープモードを解除する割込信号を生成し出力
する割込信号生成回路を備えていることを特徴とする請
求項１記載のデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9303219A JPH11143571A (ja) | 1997-11-05 | 1997-11-05 | データ処理装置 |
| US09/048,995 US6163851A (en) | 1997-11-05 | 1998-03-27 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9303219A JPH11143571A (ja) | 1997-11-05 | 1997-11-05 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11143571A true JPH11143571A (ja) | 1999-05-28 |
Family
ID=17918321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9303219A Pending JPH11143571A (ja) | 1997-11-05 | 1997-11-05 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6163851A (ja) |
| JP (1) | JPH11143571A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100606330B1 (ko) * | 2003-10-31 | 2006-07-31 | 비아 테크노로지스, 인크. | 전자 장치의 절전 제어 회로 및 그의 동작 방법 |
| JP2010166309A (ja) * | 2009-01-15 | 2010-07-29 | Sumitomo Electric Ind Ltd | 光データリンク |
| KR101233168B1 (ko) | 2006-04-24 | 2013-02-15 | 엘지전자 주식회사 | 둘 이상의 서브시스템이 내장된 시스템에 있어서 전력 제어방법 및 장치 |
| JP2015135700A (ja) * | 2010-05-21 | 2015-07-27 | ルネサスエレクトロニクス株式会社 | マイクロコントローラ |
| JP2017528854A (ja) * | 2015-06-29 | 2017-09-28 | 小米科技有限責任公司Ｘｉａｏｍｉ Ｉｎｃ． | 主ｍｃｕウェイクアップ回路、方法、及び装置 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001154981A (ja) * | 1999-11-12 | 2001-06-08 | Geneticware Corp Ltd | エレメント間のチャンネル通信方法およびそのチャンネル通信装置 |
| KR100369768B1 (ko) * | 2000-12-09 | 2003-03-03 | 엘지전자 주식회사 | 휴대용 컴퓨터에서의 버스 클럭 주파수 제어장치 |
| US6642879B2 (en) * | 2001-07-16 | 2003-11-04 | Cirrus Logic, Inc. | Method and system for powering down an analog-to-digital converter into a sleep mode |
| JP4152795B2 (ja) * | 2003-04-03 | 2008-09-17 | 株式会社ルネサステクノロジ | マイクロコントローラ |
| WO2005114441A2 (en) | 2004-05-19 | 2005-12-01 | Arc International (Uk) Limited | Microprocessor architecture |
| JP4503512B2 (ja) * | 2005-08-26 | 2010-07-14 | 京セラ株式会社 | 無線通信装置及び電力変換器の動作周波数制御方法 |
| JP5353030B2 (ja) * | 2008-03-10 | 2013-11-27 | 日本電気株式会社 | ディスクアレイシステム |
| US8255722B2 (en) * | 2009-03-09 | 2012-08-28 | Atmel Corporation | Microcontroller with clock generator for supplying activated clock signal to requesting module to conserve power |
| US9323312B2 (en) | 2012-09-21 | 2016-04-26 | Atmel Corporation | System and methods for delaying interrupts in a microcontroller system |
| US9213397B2 (en) | 2012-09-21 | 2015-12-15 | Atmel Corporation | Changing power modes of a microcontroller system |
| US9213388B2 (en) | 2012-09-21 | 2015-12-15 | Atmel Corporation | Delaying reset signals in a microcontroller system |
| US9507406B2 (en) | 2012-09-21 | 2016-11-29 | Atmel Corporation | Configuring power domains of a microcontroller system |
| US9383807B2 (en) | 2013-10-01 | 2016-07-05 | Atmel Corporation | Configuring power domains of a microcontroller system |
| US9684367B2 (en) | 2014-06-26 | 2017-06-20 | Atmel Corporation | Power trace port for tracing states of power domains |
| KR102349363B1 (ko) * | 2015-08-24 | 2022-01-11 | 삼성전자주식회사 | 영상처리시스템, 영상표시장치, 전자장치, 절전형 인터페이스장치 및 영상표시장치의 구동방법 |
| US10409319B2 (en) | 2017-04-17 | 2019-09-10 | Intel Corporation | System, apparatus and method for providing a local clock signal for a memory array |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4463440A (en) * | 1980-04-15 | 1984-07-31 | Sharp Kabushiki Kaisha | System clock generator in integrated circuit |
| US4800333A (en) * | 1986-12-29 | 1989-01-24 | General Electric Company | Switched-capacitor watthour meter circuit having reduced capacitor ratio |
| US5430881A (en) * | 1990-12-28 | 1995-07-04 | Dia Semicon Systems Incorporated | Supervisory control method and power saving control unit for computer system |
| JP3058986B2 (ja) * | 1992-04-02 | 2000-07-04 | ダイヤセミコンシステムズ株式会社 | コンピュータシステムの節電制御装置 |
| JP3090767B2 (ja) * | 1992-04-02 | 2000-09-25 | ダイヤセミコンシステムズ株式会社 | コンピュータシステムの節電制御装置 |
| US5448715A (en) * | 1992-07-29 | 1995-09-05 | Hewlett-Packard Company | Dual clock domain interface between CPU and memory bus |
| JPH0683756A (ja) * | 1992-08-31 | 1994-03-25 | Toshiba Corp | データ処理装置 |
| JPH06318123A (ja) * | 1993-05-07 | 1994-11-15 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US5638083A (en) * | 1993-07-07 | 1997-06-10 | Chips And Technologies, Inc. | System for allowing synchronous sleep mode operation within a computer |
| US5742650A (en) * | 1994-02-04 | 1998-04-21 | Motorola, Inc. | Power reduction method and apparatus for phase-locked loop based clocks in a data processing system |
| JP3466755B2 (ja) * | 1995-03-08 | 2003-11-17 | キヤノン株式会社 | 電子機器 |
| US6067631A (en) * | 1995-08-25 | 2000-05-23 | Samsung Electronics Co., Ltd. | Time setting device and method of an operating system in a power saving mode |
| US5550489A (en) * | 1995-09-29 | 1996-08-27 | Quantum Corporation | Secondary clock source for low power, fast response clocking |
| JP3191910B2 (ja) * | 1996-01-23 | 2001-07-23 | キヤノン株式会社 | 機器制御装置及び方法 |
| US5900757A (en) * | 1996-05-01 | 1999-05-04 | Sun Microsystems, Inc. | Clock stopping schemes for data buffer |
| US5848281A (en) * | 1996-07-23 | 1998-12-08 | Smalley; Kenneth George | Method and apparatus for powder management in a multifunction controller with an embedded microprocessor |
| US5903746A (en) * | 1996-11-04 | 1999-05-11 | Texas Instruments Incorporated | Apparatus and method for automatically sequencing clocks in a data processing system when entering or leaving a low power state |
| US5918058A (en) * | 1997-02-20 | 1999-06-29 | Arm Limited | Routing of clock signals in a data processing circuit with a power saving mode of operation |
| US6021500A (en) * | 1997-05-07 | 2000-02-01 | Intel Corporation | Processor with sleep and deep sleep modes |
| US5931950A (en) * | 1997-06-17 | 1999-08-03 | Pc-Tel, Inc. | Wake-up-on-ring power conservation for host signal processing communication system |
-
1997
- 1997-11-05 JP JP9303219A patent/JPH11143571A/ja active Pending
-
1998
- 1998-03-27 US US09/048,995 patent/US6163851A/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100606330B1 (ko) * | 2003-10-31 | 2006-07-31 | 비아 테크노로지스, 인크. | 전자 장치의 절전 제어 회로 및 그의 동작 방법 |
| KR101233168B1 (ko) | 2006-04-24 | 2013-02-15 | 엘지전자 주식회사 | 둘 이상의 서브시스템이 내장된 시스템에 있어서 전력 제어방법 및 장치 |
| JP2010166309A (ja) * | 2009-01-15 | 2010-07-29 | Sumitomo Electric Ind Ltd | 光データリンク |
| JP2015135700A (ja) * | 2010-05-21 | 2015-07-27 | ルネサスエレクトロニクス株式会社 | マイクロコントローラ |
| JP2017528854A (ja) * | 2015-06-29 | 2017-09-28 | 小米科技有限責任公司Ｘｉａｏｍｉ Ｉｎｃ． | 主ｍｃｕウェイクアップ回路、方法、及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6163851A (en) | 2000-12-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11143571A (ja) | データ処理装置 | |
| JP4038134B2 (ja) | 電源制御装置及び情報処理装置 | |
| WO2011145198A1 (ja) | データプロセッサ及び電子制御ユニット | |
| KR20060051490A (ko) | 집적회로장치 | |
| JP2001175368A (ja) | Ｃｐｕコア電圧切替え回路 | |
| KR19990006825A (ko) | 무선 휴대 단말기 | |
| JPH11202968A (ja) | マイクロコンピュータ | |
| JPH10149237A (ja) | 半導体回路 | |
| JPH08274605A (ja) | 電気装置再起動回路 | |
| JP2002287858A (ja) | 電源装置 | |
| JPH11265234A (ja) | 電源装置 | |
| JP2004185378A (ja) | クロック同期式シリアル通信装置および半導体集積回路装置 | |
| JP2004310401A (ja) | バスシステム | |
| JP3711849B2 (ja) | マイクロコンピュータ | |
| JP2004127188A (ja) | 情報処理システム | |
| JPH10333790A (ja) | パワーセーブ機能を備えた情報処理装置及び当該情報処理装置のパワーセーブ解除方法 | |
| JP3879523B2 (ja) | マイクロコンピュータ | |
| JP3727670B2 (ja) | マイクロコントローラ | |
| JP2546536B2 (ja) | スタンバイ制御回路 | |
| JP2006065616A (ja) | Ｓｒｐ制御装置及び通信装置 | |
| KR100272531B1 (ko) | 전자기기에 있어서의 전원 소모 방지장치 및 방법 | |
| JPH05313778A (ja) | マイクロコンピュータ | |
| JPH11305887A (ja) | マイクロコントローラの制御方法及びマイクロコントローラ | |
| JPH117437A (ja) | マイクロコンピュータ | |
| JPH11242529A (ja) | クロック制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041101 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060314 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060410 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070703 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071030 |