JPH06318123A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06318123A JPH06318123A JP5105783A JP10578393A JPH06318123A JP H06318123 A JPH06318123 A JP H06318123A JP 5105783 A JP5105783 A JP 5105783A JP 10578393 A JP10578393 A JP 10578393A JP H06318123 A JPH06318123 A JP H06318123A
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- JP
- Japan
- Prior art keywords
- clock
- system clock
- microprocessor
- phase system
- circuit
- Prior art date
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- Withdrawn
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/06—Clock generators producing several clock signals
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】システム・クロックの相数を制御して、マイク
ロプロセッサの処理速度を改善する。 【構成】メイン・クロックを生成して出力する発振器１
ならびにサブ・クロックを生成して出力する発振器２
と、両発振器の出力するメイン・クロックとサブ・クロ
ックを入力し、マイクロプロセッサ４に供給するシステ
ム・クロックとして、ｎ相かｎ／ｍ相システム・クロッ
クの何れかを出力するツイン・クロック制御回路３とを
備え、この回路３は、メインとサブ・クロックを入力
し、何れかのクロックを出力するセレクタ５と、このク
ロックを入力して、ｎ相のを生成するｎ相システム・ク
ロック生成回路６と、ｎ／ｍ相のを生成するｎ／ｍ相シ
ステム・クロック生成回路８と、セレクタ５を制御し、
マイクロプロセッサ４の処理速度に応じ、マイクロプロ
セッサに供給するシステム・クロックとして、ｎ相かｎ
／ｍ相システム・クロックの何れかを選択するシステム
・クロック制御回路７とを備える。
ロプロセッサの処理速度を改善する。 【構成】メイン・クロックを生成して出力する発振器１
ならびにサブ・クロックを生成して出力する発振器２
と、両発振器の出力するメイン・クロックとサブ・クロ
ックを入力し、マイクロプロセッサ４に供給するシステ
ム・クロックとして、ｎ相かｎ／ｍ相システム・クロッ
クの何れかを出力するツイン・クロック制御回路３とを
備え、この回路３は、メインとサブ・クロックを入力
し、何れかのクロックを出力するセレクタ５と、このク
ロックを入力して、ｎ相のを生成するｎ相システム・ク
ロック生成回路６と、ｎ／ｍ相のを生成するｎ／ｍ相シ
ステム・クロック生成回路８と、セレクタ５を制御し、
マイクロプロセッサ４の処理速度に応じ、マイクロプロ
セッサに供給するシステム・クロックとして、ｎ相かｎ
／ｍ相システム・クロックの何れかを選択するシステム
・クロック制御回路７とを備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にマイクロプロセッサ等のシステム・クロックを生成
し制御するために用いられる半導体集積回路に関する。
特にマイクロプロセッサ等のシステム・クロックを生成
し制御するために用いられる半導体集積回路に関する。
【０００２】
【従来の技術】従来の、この種の半導体集積回路におい
ては、省力化を図るために、２種類の異なる周波数の発
振器を用いて、マイクロプロセッサに供給されるシステ
ム・クロックを生成し、制御することが行われている。
図３（ａ）に示されるのは、従来のシステム・クロック
を生成し、制御する半導体集積回路（以下、ツイン・ク
ロック制御回路と云う）のブロック図である。図３
（ａ）に示されるように、本従来例は、マイクロプロセ
ッサ４に対応して、発振器１および２と、セレクタ５お
よびシステム・クロック生成回路９を含むツィン・クロ
ック制御回路３とを備えて構成されている。
ては、省力化を図るために、２種類の異なる周波数の発
振器を用いて、マイクロプロセッサに供給されるシステ
ム・クロックを生成し、制御することが行われている。
図３（ａ）に示されるのは、従来のシステム・クロック
を生成し、制御する半導体集積回路（以下、ツイン・ク
ロック制御回路と云う）のブロック図である。図３
（ａ）に示されるように、本従来例は、マイクロプロセ
ッサ４に対応して、発振器１および２と、セレクタ５お
よびシステム・クロック生成回路９を含むツィン・クロ
ック制御回路３とを備えて構成されている。
【０００３】図３（ａ）において、発振器１は、マイク
ロプロセッサ４における高速処理速度に十分対応するこ
とのできる周波数のシステム・クロック（以下、メイン
・クロックと云う）を生成する発振器である。また発振
器２は、当該マイクロプロセッサ４における低速処理速
度に対応するクロック（以下、サブ・クロックと云う）
を生成する発振器であり、当該サブ・クロックは、低消
費電力に対応できるクロックである。これらの発振器１
および２より出力されるメイン・クロックおよびサブ・
クロックは、それぞれツイン・クロック制御回路３に含
まれるセレクタ５に入力され、マイクロプロセッサ４に
よる制御作用を介して何れか一方のクロックが選択され
て、システム・クロック生成回路９に入力される。シス
テム・クロック生成回路９においては、セレクタ５によ
り選択されたクロックを受けて、高速または低速のシス
テム・クロックが生成され、マイクロプロセッサ４に供
給される。
ロプロセッサ４における高速処理速度に十分対応するこ
とのできる周波数のシステム・クロック（以下、メイン
・クロックと云う）を生成する発振器である。また発振
器２は、当該マイクロプロセッサ４における低速処理速
度に対応するクロック（以下、サブ・クロックと云う）
を生成する発振器であり、当該サブ・クロックは、低消
費電力に対応できるクロックである。これらの発振器１
および２より出力されるメイン・クロックおよびサブ・
クロックは、それぞれツイン・クロック制御回路３に含
まれるセレクタ５に入力され、マイクロプロセッサ４に
よる制御作用を介して何れか一方のクロックが選択され
て、システム・クロック生成回路９に入力される。シス
テム・クロック生成回路９においては、セレクタ５によ
り選択されたクロックを受けて、高速または低速のシス
テム・クロックが生成され、マイクロプロセッサ４に供
給される。
【０００４】また、図３（ｂ）に示されるのは、他の従
来例を示すブロック図であり、マイクロプロセッサ４に
対応して、発振器１および２と、セレクタ５、周波数逓
倍回路１０およびシステム・クロック生成回路９を含む
ツイン・クロック制御回路３とを備えて構成される。
来例を示すブロック図であり、マイクロプロセッサ４に
対応して、発振器１および２と、セレクタ５、周波数逓
倍回路１０およびシステム・クロック生成回路９を含む
ツイン・クロック制御回路３とを備えて構成される。
【０００５】この従来例においては、発振器２より出力
されるサブ・クロックの周波数を、周波数逓倍回路１０
により逓倍して得られるクロックと、発振器１より出力
されるメイン・クロックがセレクタ５に入力され、マイ
クロプロセッサ４による制御作用を介して何れか一方の
クロックが選択されて、システム・クロック生成回路９
に入力される。システム・クロック生成回路９において
は、上述の場合と同様に、セレクタ５により選択された
クロックを受けて、その内の一方のクロックによるシス
テム・クロックが生成されて、マイクロプロセッサ４に
供給される。
されるサブ・クロックの周波数を、周波数逓倍回路１０
により逓倍して得られるクロックと、発振器１より出力
されるメイン・クロックがセレクタ５に入力され、マイ
クロプロセッサ４による制御作用を介して何れか一方の
クロックが選択されて、システム・クロック生成回路９
に入力される。システム・クロック生成回路９において
は、上述の場合と同様に、セレクタ５により選択された
クロックを受けて、その内の一方のクロックによるシス
テム・クロックが生成されて、マイクロプロセッサ４に
供給される。
【０００６】
【発明が解決しようとする課題】上述した従来のクロッ
クを生成し、制御するツイン・クロック制御回路を含む
半導体集積回路においては、メイン・クロックを停止さ
せて、サブ・クロックを選択してマイクロプロセッサに
おける処理を実行させる際には、省電力化を目的とした
動作状態が設定されるために、必要最低限の周波数の発
振器のみを使用する稼働状態となり、サブ・クロックに
よる処理動作時におけるマイクロプロセッサの処理速度
が必要以上に遅くなるという欠点がある。
クを生成し、制御するツイン・クロック制御回路を含む
半導体集積回路においては、メイン・クロックを停止さ
せて、サブ・クロックを選択してマイクロプロセッサに
おける処理を実行させる際には、省電力化を目的とした
動作状態が設定されるために、必要最低限の周波数の発
振器のみを使用する稼働状態となり、サブ・クロックに
よる処理動作時におけるマイクロプロセッサの処理速度
が必要以上に遅くなるという欠点がある。
【０００７】また、周波数逓倍器を用いる場合には、当
該周波数逓倍器に対する設計精度が極めて高いレベルで
要求されて設計自体が非常に困難となるとともに、周波
数逓倍器の特性として温度変化に対する安定度に欠ける
という欠点がある。
該周波数逓倍器に対する設計精度が極めて高いレベルで
要求されて設計自体が非常に困難となるとともに、周波
数逓倍器の特性として温度変化に対する安定度に欠ける
という欠点がある。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
は、メイン・クロックを生成して出力する第１の発振器
ならびにサブ・クロックを生成して出力する第２の発振
器と、前記第１および第２の発振器より出力されるメイ
ン・クロックおよびサブ・クロックを入力し、所定のマ
イクロプロセッサに供給されるシステム・クロックとし
て、１命令サイクル当たりｎ（偶数の正整数）クロック
を充当するｎ相システム・クロック、または１命令サイ
クル当たりｎ／ｍ（偶数の正整数、ｎ＞ｍ）クロックを
充当するｎ／ｍ相システム・クロックの何れかを選択し
て出力するツイン・クロック制御回路と、とを少なくと
も備えることを特徴としている。
は、メイン・クロックを生成して出力する第１の発振器
ならびにサブ・クロックを生成して出力する第２の発振
器と、前記第１および第２の発振器より出力されるメイ
ン・クロックおよびサブ・クロックを入力し、所定のマ
イクロプロセッサに供給されるシステム・クロックとし
て、１命令サイクル当たりｎ（偶数の正整数）クロック
を充当するｎ相システム・クロック、または１命令サイ
クル当たりｎ／ｍ（偶数の正整数、ｎ＞ｍ）クロックを
充当するｎ／ｍ相システム・クロックの何れかを選択し
て出力するツイン・クロック制御回路と、とを少なくと
も備えることを特徴としている。
【０００９】なお、前記ツイン・クロック制御回路は、
前記第１および第２の発振器より出力されるメイン・ク
ロックおよびサブ・クロックを入力して、所定の選択制
御信号を介して何れか一方のクロックを選択して出力す
るセレクタと、前記セレクタにより選択されたクロック
を入力して、ｎ相システム・クロックを生成するｎ相シ
ステム・クロック生成回路と、前記セレクタにより選択
されたクロックを入力して、ｎ／ｍ相システム・クロッ
クを生成するｎ／ｍ相システム・クロック生成回路と、
前記選択制御信号を介して前記セレクタにおけるクロッ
ク選択作用を制御するとともに、前記マイクロプロセッ
サの処理速度に対応して、当該マイクロプロセッサに供
給されるシステム・クロックとして、前記ｎ相システム
・クロックおよびｎ／ｍ相システム・クロックの内の何
れか一方を選択するための選択制御作用を行うシステム
・クロック制御回路とを備えて構成してもよい。
前記第１および第２の発振器より出力されるメイン・ク
ロックおよびサブ・クロックを入力して、所定の選択制
御信号を介して何れか一方のクロックを選択して出力す
るセレクタと、前記セレクタにより選択されたクロック
を入力して、ｎ相システム・クロックを生成するｎ相シ
ステム・クロック生成回路と、前記セレクタにより選択
されたクロックを入力して、ｎ／ｍ相システム・クロッ
クを生成するｎ／ｍ相システム・クロック生成回路と、
前記選択制御信号を介して前記セレクタにおけるクロッ
ク選択作用を制御するとともに、前記マイクロプロセッ
サの処理速度に対応して、当該マイクロプロセッサに供
給されるシステム・クロックとして、前記ｎ相システム
・クロックおよびｎ／ｍ相システム・クロックの内の何
れか一方を選択するための選択制御作用を行うシステム
・クロック制御回路とを備えて構成してもよい。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、マイクロ
プロセッサ４に対応して、発振器１および２と、セレク
タ５、ｎ相システム・クロック生成回路６、システム・
クロック制御回路７およびｎ／ｍ相システム・クロック
生成回路８を含むツイン・クロック制御回路３とを備え
て構成される。また、図２（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）および（ｆ）に示されるのは、本実施例
における各部の動作波形を示すタイミング図である。
である。図１に示されるように、本実施例は、マイクロ
プロセッサ４に対応して、発振器１および２と、セレク
タ５、ｎ相システム・クロック生成回路６、システム・
クロック制御回路７およびｎ／ｍ相システム・クロック
生成回路８を含むツイン・クロック制御回路３とを備え
て構成される。また、図２（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）および（ｆ）に示されるのは、本実施例
における各部の動作波形を示すタイミング図である。
【００１２】図１において、発振器１より出力されるメ
イン・クロックと、発振器２より出力されるサブ・クロ
ックは、それぞれツイン・クロック制御回路３に含まれ
るセレクタ５に入力され、システム・クロック制御回路
７の制御作用を介して、その内の何れか一方のクロック
が選択されて、ｎ相システム・クロック生成回路６およ
びｎ／ｍ相システム・クロック生成回路８に入力され
る。これらのｎ相システム・クロック生成回路６および
ｎ／ｍ相システム・クロック生成回路８においては、マ
イクロプロセッサ４に供給されるシステム・クロックと
して、任意に設定された相数のシステム・クロックがｎ
相とｎ／ｍ相とでそれぞれ生成される。前述の図２
（ａ）、（ｂ）おおび（ｃ）は、それぞれｎ相システム
・クロック、ｎ相読出しクロックおよびｎ相書込みクロ
ックを示しており、また、図２（ｄ）、（ｅ）おおび
（ｆ）は、それぞれｎ／ｍ相システム・クロック、ｎ／
ｍ相読出しクロックおよびｎ／ｍ相書込みクロックを示
している。
イン・クロックと、発振器２より出力されるサブ・クロ
ックは、それぞれツイン・クロック制御回路３に含まれ
るセレクタ５に入力され、システム・クロック制御回路
７の制御作用を介して、その内の何れか一方のクロック
が選択されて、ｎ相システム・クロック生成回路６およ
びｎ／ｍ相システム・クロック生成回路８に入力され
る。これらのｎ相システム・クロック生成回路６および
ｎ／ｍ相システム・クロック生成回路８においては、マ
イクロプロセッサ４に供給されるシステム・クロックと
して、任意に設定された相数のシステム・クロックがｎ
相とｎ／ｍ相とでそれぞれ生成される。前述の図２
（ａ）、（ｂ）おおび（ｃ）は、それぞれｎ相システム
・クロック、ｎ相読出しクロックおよびｎ相書込みクロ
ックを示しており、また、図２（ｄ）、（ｅ）おおび
（ｆ）は、それぞれｎ／ｍ相システム・クロック、ｎ／
ｍ相読出しクロックおよびｎ／ｍ相書込みクロックを示
している。
【００１３】このシステム・クロックをｎ相およびｎ／
ｍ相の何れかにするかは、マイクロプロセッサ４の処理
速度により選択される。この場合においては、マイクロ
プロセッサ５の処理速度に応じて、システム・クロック
制御回路９の制御作用を介して、ｎ相システム・クロッ
ク生成回路７とｎ／ｍ相システム・クロック生成回路８
の何れか一方のシステム・クロック生成回路が作動し、
マイクロプロセッサ４に対して供給されるシステム・ク
ロックの相数を任意に切替えることができる。なお、ｎ
およひｍの値は共に偶数の整数値であり、ｎの値はｍの
値より大きい値であるものとする。上記の図２（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）よりも明
らかなように、システム・クロックの相数をｎ相からｎ
／ｍ相に低減させることにより、１命令サイクルの期間
を短縮することが可能となり、これにより、マイクロプ
ロセッサ４の処理速度を向上させることができる。ま
た、従来例に見られるように、周波数逓倍回路を用いな
くても、マイクロプロセッサの処理速度を向上させるこ
とが可能である。
ｍ相の何れかにするかは、マイクロプロセッサ４の処理
速度により選択される。この場合においては、マイクロ
プロセッサ５の処理速度に応じて、システム・クロック
制御回路９の制御作用を介して、ｎ相システム・クロッ
ク生成回路７とｎ／ｍ相システム・クロック生成回路８
の何れか一方のシステム・クロック生成回路が作動し、
マイクロプロセッサ４に対して供給されるシステム・ク
ロックの相数を任意に切替えることができる。なお、ｎ
およひｍの値は共に偶数の整数値であり、ｎの値はｍの
値より大きい値であるものとする。上記の図２（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）よりも明
らかなように、システム・クロックの相数をｎ相からｎ
／ｍ相に低減させることにより、１命令サイクルの期間
を短縮することが可能となり、これにより、マイクロプ
ロセッサ４の処理速度を向上させることができる。ま
た、従来例に見られるように、周波数逓倍回路を用いな
くても、マイクロプロセッサの処理速度を向上させるこ
とが可能である。
【００１４】
【発明の効果】以上説明したように、本発明は、ツイン
・クロック制御回路を用いてマイクロプロセッサに供給
されるシステム・クロックの相数をｎ相からｎ／ｍ相に
低減させる機能を有することにより、マイクロプロセッ
サの処理速度を向上させることができるという効果があ
り、また周波数逓倍回路が不要となるために、当該周波
数逓倍回路設計に関連する問題点を排除することができ
るという効果がある。
・クロック制御回路を用いてマイクロプロセッサに供給
されるシステム・クロックの相数をｎ相からｎ／ｍ相に
低減させる機能を有することにより、マイクロプロセッ
サの処理速度を向上させることができるという効果があ
り、また周波数逓倍回路が不要となるために、当該周波
数逓倍回路設計に関連する問題点を排除することができ
るという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例におけるクロックを示すタイミング図
である。
である。
【図３】従来例を示すブロック図である。
１、２ 発振器 ３ ツイン・クロック制御回路 ４ マイクロプロセッサ ５ セレクタ ６ ｎ相システム・クロック生成回路 ７ システム・クロック制御回路 ８ ｎ／ｍ相システム・クロック生成回路 ９ システム・クロック生成回路 １０ 周波数逓倍回路
Claims (2)
- 【請求項１】 メイン・クロックを生成して出力する第
１の発振器ならびにサブ・クロックを生成して出力する
第２の発振器と、 前記第１および第２の発振器より出力されるメイン・ク
ロックおよびサブ・クロックを入力し、所定のマイクロ
プロセッサに供給されるシステム・クロックとして、１
命令サイクル当たりｎ（偶数の正整数）クロックを充当
するｎ相システム・クロック、または１命令サイクル当
たりｎ／ｍ（偶数の正整数、ｎ＞ｍ）クロックを充当す
るｎ／ｍ相システム・クロックの何れかを選択して出力
するツイン・クロック制御回路と、 とを少なくとも備えることを特徴とする半導体集積回
路。 - 【請求項２】 前記ツイン・クロック制御回路が、前記
第１および第２の発振器より出力されるメイン・クロッ
クおよびサブ・クロックを入力して、所定の選択制御信
号を介して何れか一方のクロックを選択して出力するセ
レクタと、 前記セレクタにより選択されたクロックを入力して、ｎ
相システム・クロックを生成するｎ相システム・クロッ
ク生成回路と、 前記セレクタにより選択されたクロックを入力して、ｎ
／ｍ相システム・クロックを生成するｎ／ｍ相システム
・クロック生成回路と、 前記選択制御信号を介して前記セレクタにおけるクロッ
ク選択作用を制御するとともに、前記マイクロプロセッ
サの処理速度に対応して、当該マイクロプロセッサに供
給されるシステム・クロックとして、前記ｎ相システム
・クロックおよびｎ／ｍ相システム・クロックの内の何
れか一方を選択するための選択制御作用を行うシステム
・クロック制御回路と、 を備える請求項１記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5105783A JPH06318123A (ja) | 1993-05-07 | 1993-05-07 | 半導体集積回路 |
| KR1019940010078A KR0133471B1 (ko) | 1993-05-07 | 1994-05-07 | 반도체 집적 회로(Semiconductor integrated circuit) |
| US08/239,520 US5625311A (en) | 1993-05-07 | 1994-05-09 | System clock generating circuit having a power saving mode capable of maintaining a satisfactory processing speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5105783A JPH06318123A (ja) | 1993-05-07 | 1993-05-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06318123A true JPH06318123A (ja) | 1994-11-15 |
Family
ID=14416749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5105783A Withdrawn JPH06318123A (ja) | 1993-05-07 | 1993-05-07 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5625311A (ja) |
| JP (1) | JPH06318123A (ja) |
| KR (1) | KR0133471B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7421633B2 (en) * | 2005-03-21 | 2008-09-02 | Texas Instruments Incorporated | Controller receiving combined TMS/TDI and suppyling separate TMS and TDI |
| JP3694084B2 (ja) * | 1996-02-21 | 2005-09-14 | 三菱電機株式会社 | 携帯端末 |
| US5789952A (en) * | 1996-05-01 | 1998-08-04 | Cypress Semiconductor Corporation | Anti-lock CPU clock control method, circuit and apparatus |
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| JPH11143571A (ja) * | 1997-11-05 | 1999-05-28 | Mitsubishi Electric Corp | データ処理装置 |
| US6275948B1 (en) * | 1997-11-14 | 2001-08-14 | Agere Systems Guardian Corp. | Processor powerdown operation using intermittent bursts of instruction clock |
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| US7003682B2 (en) * | 2001-07-17 | 2006-02-21 | Koninklijke Philips Electronics N.V. | Power management method for setting clock circuit into power down mode if analog front end circuit is sampling input signals in an electronic device |
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| US7282966B2 (en) * | 2004-09-28 | 2007-10-16 | Intel Corporation | Frequency management apparatus, systems, and methods |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61109126A (ja) * | 1984-10-31 | 1986-05-27 | Mitsubishi Electric Corp | １チップマイクロコンピュ−タ |
| JPS63155340A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | 記憶装置の読出し方式 |
| US5483659A (en) * | 1987-09-14 | 1996-01-09 | Yamamura; Kimio | Apparatus for controlling a signal processing system to operate in high and low speed modes |
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| US5025387A (en) * | 1988-09-06 | 1991-06-18 | Motorola, Inc. | Power saving arrangement for a clocked digital circuit |
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