JP2770760B2 - 電力分散マルチプロセッサ - Google Patents

電力分散マルチプロセッサ

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複数の要素プロセッサ
を複数個使用し、各要素プロセッサが協調しある情報処
理を行うマルチプロセッサにおいて、消費電力の低減と
負荷分散および電力分散に関するものである。
【０００２】
【従来の技術】従来のマルチプロセッサを構成する要素
プロセッサを図１６に示す。プロセッサ１０１は、クロ
ック信号線２０３から入力されるクロック信号に同期
し、入力データ線２０１から得られるデータを処理し出
力データ線２０２に出力する。このような従来の要素プ
ロセッサでは、その要素プロセッサの負荷、あるいは、
そのプロセッサに接続された要素プロセッサの負荷によ
り、動作周波数が変化しなかった。
【０００３】
【発明が解決しようとする課題】ある情報処理をマルチ
プロセッサで処理する場合、各要素プロセッサにその負
荷を均等に割り当てなければならない。しかし、現実に
は、各要素プロセッサに負荷の重さのばらつきが生じ
た。従って、このように負荷が各要素プロセッサに均等
に分散されていない状態では、要素プロセッサに処理を
行っていない非動作状態が存在し、その期間にはその要
素プロセッサで無駄な電力を消費した。また、負荷が分
散されていない要素プロセッサが動作状態と非動作状態
を短い周期で繰り返すような場合、その動作切り替えに
要する処理のオーバヘッドと、無駄な消費電力の増大を
招いた。
【０００４】本発明の目的は、無駄な消費電力を削減で
きる要素プロセッサを提供することにある。
【０００５】本発明の他の目的は、各要素プロセッサに
負荷の重さのばらつきが生じても、無駄な消費電力を削
減できるマルチプロセッサを提供することにある。
【０００６】
【課題を解決するための手段】本発明の要素プロセッサ
は、入力データ線から得られるデータを処理し出力デー
タ線に出力するプロセッサと、クロック信号線から入力
されるクロック信号に同期し、前記プロセッサからのＰ
ＬＬ制御線によってその周波数が変化するクロック信号
を生成する位相同期ループ回路とを備え、前記位相同期
ループ回路の出力クロック信号をクロック信号として前
記プロセッサが動作することを特徴とする。
【０００７】また、本発明の要素プロセッサは、入力デ
ータ線から得られるデータを処理し出力データ線に出力
するプロセッサと、前記プロセッサからのＶＣＯ制御線
によってその発振周波数が変化するクロック信号を生成
する外部周波数制御型発振器とを備え、前記外部周波数
制御型発振器の出力クロック信号をクロック信号として
前記プロセッサが動作することを特徴とすることもでき
る。
【０００８】また、本発明の要素プロセッサは、入力デ
ータ線から得られるデータを処理し出力データ線に出力
するプロセッサと、前記プロセッサからのＤＤＣ制御線
によって第１の電源から第３の電圧を生成するＤＣ−Ｄ
Ｃコンバータとを備え、前記ＤＣ−ＤＣコンバータが生
成する第３の電圧と第２の電源の出力電圧との電位差を
電源電圧として前記プロセッサが動作することを特徴と
することもできる。
【０００９】また、本発明の要素プロセッサは、入力デ
ータ線から得られるデータを処理し第１の出力データ線
に出力するプロセッサと、第１の出力データ線から得ら
れるデータを蓄え、第２の出力データ線に出力するＦＩ
ＦＯバッファと、クロック信号線から入力されるクロッ
ク信号に同期し、前記プロセッサからのＰＬＬ制御線に
よってその周波数が変化するクロック信号を生成する位
相同期ループ回路とを備え、前記位相同期ループ回路の
出力クロック信号をクロック信号として前記プロセッサ
が動作し、前記ＦＩＦＯバッファに貯まっているデータ
量をＦＩＦＯ観測線により前記プロセッサに入力し、前
記プロセッサが前記ＰＬＬ制御線を通して前記位相同期
ループ回路を制御することを特徴とすることもできる。
【００１０】また、本発明の要素プロセッサは、入力デ
ータ線から得られるデータを処理し第１の出力データ線
に出力するプロセッサと、第１の出力データ線から得ら
れるデータを蓄え、第２の出力データ線に出力するＦＩ
ＦＯバッファと、前記プロセッサからのＶＣＯ制御線に
よってその発振周波数が変化するクロック信号を生成す
る外部周波数制御型発振器とを備え、前記外部周波数制
御型発振器の出力クロック信号をクロック信号として前
記プロセッサが動作し、前記ＦＩＦＯバッファに貯まっ
ているデータ量をＦＩＦＯ観測線により前記プロセッサ
に入力し、前記プロセッサが前記ＶＣＯ制御線を通して
前記外部周波数制御型発振器を制御することを特徴とす
ることもできる。
【００１１】また、本発明の要素プロセッサは、入力デ
ータ線から得られるデータを処理し第１の出力データ線
に出力するプロセッサと、第１の出力データ線から得ら
れるデータを蓄え、第２の出力データ線に出力するＦＩ
ＦＯバッファと、前記プロセッサからのＤＤＣ制御線に
よって第１の電源から第３の電圧を生成するＤＣ−ＤＣ
コンバータとを備え、前記ＤＣ−ＤＣコンバータが生成
する第３の電圧と第２の電源の出力電圧との電位差を電
源電圧として前記プロセッサが動作し、前記ＦＩＦＯバ
ッファに貯まっているデータ量をＦＩＦＯ観測線により
前記プロセッサに入力し、前記プロセッサが前記ＤＤＣ
制御線を通して前記ＤＣ−ＤＣコンバータを制御するこ
とを特徴とすることもできる。
【００１２】また、本発明の要素プロセッサは、第１の
入力データ線から得られるデータを蓄え、第２の入力デ
ータ線に出力するＦＩＦＯバッファと、第２の入力デー
タ線から得られるデータを処理し出力データ線に出力す
るプロセッサと、クロック信号線から入力されるクロッ
ク信号に同期し、前記プロセッサからのＰＬＬ制御線に
よってその周波数が変化するクロック信号を生成する位
相同期ループ回路とを備え、前記位相同期ループ回路の
出力クロック信号をクロック信号として前記プロセッサ
が動作し、前記ＦＩＦＯバッファに貯まっているデータ
量をＦＩＦＯ観測線により前記プロセッサに入力し、前
記プロセッサが前記ＰＬＬ制御線を通して前記位相同期
ループ回路を制御することを特徴とすることもできる。
【００１３】また、本発明の要素プロセッサは、第１の
入力データ線から得られるデータを蓄え、第２の入力デ
ータ線に出力するＦＩＦＯバッファと、第２の入力デー
タ線から得られるデータを処理し出力データ線に出力す
るプロセッサと、前記プロセッサからのＶＣＯ制御線に
よってその発振周波数が変化するクロック信号を生成す
る外部周波数制御型発振器とを備え、前記外部周波数制
御型発振器の出力クロック信号をクロック信号として前
記プロセッサが動作し、前記ＦＩＦＯバッファに貯まっ
ているデータ量をＦＩＦＯ観測線により前記プロセッサ
に入力し、前記プロセッサが前記ＶＣＯ制御線を通して
前記外部周波数制御型発振器を制御することを特徴とす
ることもできる。
【００１４】また、本発明の要素プロセッサは、第１の
入力データ線から得られるデータを蓄え、第２の入力デ
ータ線に出力するＦＩＦＯバッファと、第２の入力デー
タ線から得られるデータを処理し出力データ線に出力す
るプロセッサと、前記プロセッサからのＤＤＣ制御線に
よって第１の電源から第３の電圧を生成するＤＣ−ＤＣ
コンバータとを備え、前記ＤＣ−ＤＣコンバータが生成
する第３の電圧と第２の電源の出力電圧との電位差を電
源電圧として前記プロセッサが動作し、前記ＦＩＦＯバ
ッファに貯まっているデータ量をＦＩＦＯ観測線により
前記プロセッサに入力し、前記プロセッサが前記ＤＤＣ
制御線を通して前記ＤＣ−ＤＣコンバータを制御するこ
とを特徴とすることもできる。
【００１５】また、本発明のマルチプロセッサは、前記
の要素プロセッサを複数個用意し、相互にそれぞれの出
力データ線と入力データ線を接続し、前記の複数個の要
素プロセッサが協調してある情報処理を行い、各要素プ
ロセッサの負荷に応じてその要素プロセッサの動作速度
が制御されることを特徴とする。
【００１６】
【作用】マルチプロセッサを構成する各要素プロセッサ
の動作速度を、その要素プロセッサの負荷、あるいはそ
の要素プロセッサの出力データを受け取る要素プロセッ
サの負荷、あるいはその要素プロセッサに入力されるデ
ータを生成する要素プロセッサの負荷によって変化させ
ることで、各要素プロセッサの動作速度を独立に決定す
る。各要素プロセッサの動作速度を変える方法として、
要素プロセッサに入力するクロック信号を同期位相ルー
プ回路または外部周波数制御型発振器により変化させる
方法、あるいはプロセッサの電源電圧をＤＣ−ＤＣコン
バータにより変化させる方法がある。また、各要素プロ
セッサの負荷は、その要素プロセッサのプログラムによ
り判定する方法、あるいは入力に付いたＦＩＦＯバッフ
ァの状態による方法、あるいは出力に付いたＦＩＦＯバ
ッファの状態による方法がある。
【００１７】前記のようにして各要素プロセッサの動作
速度を決定した場合、定常状態では各要素プロセッサは
常に情報を処理している動作状態にある。すなわち、動
作状態と非動作状態を切り替える処理が発生しない。ま
た、各要素プロセッサはそのプロセッサに必要な速度で
動作するため、無駄な消費電力を削減できる。
【００１８】
【実施例】図１から図１５を参照して本発明の実施例を
説明する。
【００１９】図１は、本発明の要素プロセッサの第１の
実施例を示すブロック図である。
【００２０】この実施例の要素プロセッサは、入力デー
タ線２０１から得られるデータを処理し出力データ線２
０２に出力するプロセッサ１０１と、クロック信号線２
０４から入力されるクロック信号に同期し、プロセッサ
１０１からのＰＬＬ制御線２０５によってその周波数が
変化するクロック信号を生成する位相同期ループ回路１
０２とを備え、プロセッサ１０１は、クロック信号線２
０３を介して送られてくる位相同期ループ回路１０２の
出力クロック信号をクロック信号として動作する。
【００２１】図１０に位相同期ループ回路１０２の構成
を示す。この位相同期ループ回路１０２は、カウンタ１
０９，１１０と、位相比較器１０６と、チャージポンプ
回路１０７と、ローパスフィルタ回路１０８と、外部周
波数制御型発振器１０３とから構成されている。
【００２２】図１１に、位相比較器１０６の構成を示
す。この位相比較器は、図示のように接続された複数個
のＮＡＮＤ回路により構成される。
【００２３】図１２に、チャージポンプ回路１０７の構
成を示す。このチャージポンプ回路は、ＣＭＯＳで構成
されている。
【００２４】図１３にローパスフィルタ回路１０８の構
成を示す。このローパスフィルタ回路は、抵抗とコンデ
ンサとから構成されている。
【００２５】図１４に、外部周波数制御型発振器１０３
の構成を示す。この発振器は、図示のように接続された
ＦＥＴにより構成されている。
【００２６】前記の要素プロセッサを複数個用意し、相
互にそれぞれの出力データ線２０２と入力データ線２０
１を接続する。複数個の要素プロセッサが協調して、あ
る情報処理を行うマルチプロセッサを構成する。プロセ
ッサ１０１は、処理の負荷が大きいとき、位相同期ルー
プ回路１０２を制御し、クロック周波数を増加させる。
また、処理の負荷が小さいとき、同様に位相同期ループ
回路１０２を制御し、クロック周波数を減少させる。位
相同期ループ回路１０２は、クロック信号線２０４から
与えられる信号に同期し、周波数がＮ倍、またはＮ分の
１倍のクロック信号を生成する。周波数の増減は、ＰＬ
Ｌ制御線２０５を通してプロセッサ１０１が行う。
【００２７】プロセッサ１０１が負荷の量を判定する方
法として、例えば次の方法がある。すなわち、各要素プ
ロセッサは、その要素プロセッサに割り当てられたある
処理単位を処理した後に、その処理結果を出力するのと
同時にパイロットデータを出力する。要素プロセッサ
が、ある処理単位を実行中にパイロットデータを少なく
とも２つ入力した場合、その要素プロセッサは負荷が重
いと判断する。一方、ある処理単位を実行中に１つのパ
イロットデータも入力しない場合、その要素プロセッサ
は負荷が軽いと判断する。
【００２８】従来のマルチプロセッサでは、負荷の分散
方法について決定的なものがなく、各要素プロセッサに
負荷の不均衡が生じた。すなわち、ある要素プロセッサ
は負荷が重く、別の要素プロセッサは負荷が軽くなって
しまった。このような場合、全体の処理速度は、負荷の
一番重い要素プロセッサによって決定されることが多
く、出力のスループットの低下も招いた。また、このよ
うな負荷が不均衡な状態では、各要素プロセッサに、処
理を行っている状態、すなわち動作状態と、処理を行っ
ていない状態、すなわち非動作状態が存在し、相互の状
態を移動するのに要する無駄な処理、およびそのための
無駄な電力消費が生じた。さらに、非動作状態では、無
駄な電力を消費した。
【００２９】本発明の電力分散マルチプロセッサでは、
前述のとおり各要素プロセッサの負荷に応じて各要素プ
ロセッサがその動作速度を決定する。定常状態では、各
要素プロセッサは常に処理を行っている状態となり、非
動作状態が存在しない。従って、動作状態と非動作状態
を移行するための無駄な処理、およびそのための無駄な
電力、さらには、非動作状態が存在しないため、そのた
めの無駄な電力を消費しない。
【００３０】すなわち、従来のマルチプロセッサは負荷
の分散が難しかったが、本実施例の電力分散マルチプロ
セッサでは、ある程度の負荷の不均衡をそのプロセッサ
の動作速度を変化させることで補い、また、負荷の重い
要素プロセッサには、その処理を行うのに必要な電力を
自立的に供給できる。すなわち、電力の観点からは、完
全な電力分散が行われる。
【００３１】図２は、本発明の要素プロセッサの第２の
実施例を示すブロック図である。
【００３２】この要素プロセッサは、入力データ線２０
１から得られるデータを処理し出力データ線２０２に出
力するプロセッサ２０１と、プロセッサ２０１からのＶ
ＣＯ制御線２０６によってその発振周波数が変化するク
ロック信号を生成する外部周波数制御型発振器１０３と
を備え、外部周波数制御型発振器１０３の出力クロック
信号をクロック信号としてプロセッサ１０１が動作す
る。
【００３３】外部周波数制御型発振器１０３は、図１４
に示した発振器を用いる。
【００３４】前記の要素プロセッサを複数個用意し、相
互にそれぞれの出力データ線と入力データ線を接続す
る。複数個の要素プロセッサが協調して、ある情報処理
を行うマルチプロセッサを構成する。プロセッサ１０１
は、処理の負荷が大きいとき、外部周波数制御型発振器
１０３を制御し、クロック周波数を増加させる。また、
処理の負荷が小さいとき、同様に外部周波数制御型発振
器１０３を制御し、クロック周波数を減少させる。周波
数の増減はＶＣＯ制御線２０６を通してプロセッサ１０
１が行う。
【００３５】本実施例の電力分散マルチプロセッサで
は、前述のとおり各要素プロセッサの負荷に応じて各要
素プロセッサがその動作速度を決定する。定常状態で
は、各要素プロセッサは常に処理を行っている状態とな
り、前記の非動作状態が存在しない。従って、動作状態
と非動作状態を移行するための無駄な処理、およびその
ための無駄な電力、さらには、非動作状態が存在しない
ため、そのための無駄な電力を消費しない。
【００３６】図３は、本発明の要素プロセッサの第３の
実施例を示すブロック図である。
【００３７】この要素プロセッサは、入力データ線２０
１から得られるデータを処理し出力データ線２０２に出
力するプロセッサ１０１と、プロセッサ１０１からのＤ
ＤＣ制御線２０７によって第１の電源から第３の電圧を
生成するＤＣ−ＤＣコンバータ１０４を備え、この第３
の電圧は電源線２０８を経て、プロセッサ１０１に供給
される。ＤＣ−ＤＣコンバータ１０４が生成する第３の
電圧と第２の電源の出力電圧との電位差を電源電圧とし
てプロセッサ１０１が動作する。
【００３８】図１５に、ＤＣ−ＤＣコンバータ１０４の
構成を示す。このコンバータは、ＦＥＴと差動アンプと
で構成されている。
【００３９】前記の要素プロセッサを複数個用意し、相
互にそれぞれの出力データ線と入力データ線を接続す
る。複数個の要素プロセッサが協調して、ある情報処理
を行うマルチプロセッサを構成する。プロセッサ１０１
は、処理の負荷が大きいとき、ＤＣ−ＤＣコンバータ１
０４を制御し、プロセッサ１０１にかかる電源電圧を増
加させる。また、処理の負荷が小さいとき、同様にＤＣ
−ＤＣコンバータ１０４を制御し、電源電圧を減少させ
る。電源電圧の増減はＤＤＣ制御線２０７を通してプロ
セッサ１０１が行う。すなわち、これはプロセッサを構
成する半導体集積回路の処理能力が、電源電圧が高くな
ると上がり、電源電圧が低くなると下がることを利用し
ている。
【００４０】本実施例の電力分散マルチプロセッサで
は、前述のとおり各要素プロセッサの負荷に応じて各要
素プロセッサがその動作速度を決定する。定常状態で
は、各要素プロセッサは常に処理を行っている状態とな
り、前記の非動作状態が存在しない。従って、動作状態
と非動作状態を移行するための無駄な処理、およびその
ための無駄な電力、さらには、非動作状態が存在しない
ため、そのための無駄な電力を消費しない。
【００４１】図４は、本発明の要素プロセッサの第４の
実施例を示すブロック図である。
【００４２】この要素プロセッサは、入力データ線２０
１から得られるデータを処理し第１の出力データ線２０
９に出力するプロセッサ１０１と、第１の出力データ線
２０９から得られるデータを蓄え、第２の出力データ線
２０２に出力するＦＩＦＯバッファ１０５と、クロック
信号線２０４から入力されるクロック信号に同期し、プ
ロセッサ１０１からのＰＬＬ制御線２０５によってその
周波数が変化するクロック信号を生成する位相同期ルー
プ回路１０２とを備え、位相同期ループ回路１０２の出
力クロック信号をクロック信号としてプロセッサ１０１
が動作し、ＦＩＦＯバッファ１０５に貯まっているデー
タ量をＦＩＦＯ観測線２１０によりプロセッサ１０１に
入力し、プロセッサ１０１がＰＬＬ制御線２０５を通し
て位相同期ループ回路１０２を制御する。
【００４３】位相同期ループ回路１０２は、図１０に示
した回路を用いる。
【００４４】前記の要素プロセッサを複数個用意し、相
互にそれぞれの第２の出力データ線２０２と入力データ
線２０１を接続する。複数個の要素プロセッサが協調し
て、ある情報処理を行うマルチプロセッサを構成する。
プロセッサ１０１は、処理の負荷が大きいとき、位相同
期ループ回路１０２を制御し、クロック周波数を増加さ
せる。また、処理の負荷が小さいとき、同様に位相同期
ループ回路１０２を制御し、クロック周波数を減少させ
る。位相同期ループ回路１０２は、クロック信号線２０
４から与えられる信号に同期し、周波数がＮ倍、または
Ｎ分の１倍のクロック信号を生成する。周波数の増減は
ＰＬＬ制御線２０５を通してプロセッサ１０１が行う。
【００４５】プロセッサ１０１が負荷の量を判定する方
法として、ＦＩＦＯバッファ１０５に貯まっているデー
タ量を用いる。データ量はＦＩＦＯ観測線２１０を通し
てプロセッサ１０１が知ることができる。すなわち、Ｆ
ＩＦＯバッファ１０５にデータが貯まっているとき、第
２の出力データ線２０２につながる次段の要素プロセッ
サの負荷が重いことを示すため、プロセッサ１０１は負
荷が軽いと判断する。一方、ＦＩＦＯバッファ１０５に
データが貯まっていないとき、第２の出力データ線２０
２につながる次段の要素プロセッサに余裕があり負荷が
軽いことを示すため、プロセッサ１０１は負荷が重いと
判断する。
【００４６】本実施例の電力分散マルチプロセッサで
は、前述のとおり各要素プロセッサの負荷に応じて各要
素プロセッサがその動作速度を決定する。定常状態で
は、各要素プロセッサは常に処理を行っている状態とな
り、前記の非動作状態が存在しない。従って、動作状態
と非動作状態を移行するための無駄な処理、およびその
ための無駄な電力、さらには、非動作状態が存在しない
ため、そのための無駄な電力を消費しない。
【００４７】図５は、本発明の要素プロセッサの第５の
実施例を示すブロック図である。
【００４８】この要素プロセッサは、入力データ線２０
１から得られるデータを処理し第１の出力データ線２０
９に出力するプロセッサ１０１と、第１の出力データ線
２０９から得られるデータを蓄え、第２の出力データ線
２０２に出力するＦＩＦＯバッファ１０５と、プロセッ
サ１０１からのＶＣＯ制御線２０６によってその発振周
波数が変化するクロック信号を生成する外部周波数制御
型発振器１０３とを備え、外部周波数制御型発振器１０
３の出力クロック信号をクロック信号としてプロセッサ
１０１が動作し、ＦＩＦＯバッファ１０５に貯まってい
るデータ量をＦＩＦＯ観測線２１０によりプロセッサ１
０１に入力し、プロセッサ１０１がＶＣＯ制御線２０６
を通して外部周波数制御型発振器１０３を制御する。
【００４９】外部周波数制御型発振器１０３には、図１
４に示した発振器を用いる。
【００５０】前記の要素プロセッサを複数個用意し、相
互にそれぞれの出力データ線と入力データ線を接続す
る。複数個の要素プロセッサが協調して、ある情報処理
を行うマルチプロセッサを構成する。プロセッサ１０１
は、処理の負荷が大きいとき、外部周波数制御型発振器
１０３を制御し、クロック周波数を増加させる。また、
処理の負荷が小さいとき、同様に外部周波数制御型発振
器１０３を制御し、クロック周波数を減少させる。周波
数の増減はＶＣＯ制御線２０６を通してプロセッサ１０
１が行う。
【００５１】本発明の電力分散マルチプロセッサでは、
前述のとおり各要素プロセッサの負荷に応じて各要素プ
ロセッサがその動作速度を決定する。定常状態では、各
要素プロセッサは常に処理を行っている状態となり、前
記の非動作状態が存在しない。従って、動作状態と非動
作状態を移行するための無駄な処理、およびそのための
無駄な電力、さらには、非動作状態が存在しないため、
そのための無駄な電力を消費しない。
【００５２】図６は、本発明の要素プロセッサの第６の
実施例を示すブロック図である。
【００５３】この要素プロセッサは、入力データ線２０
１から得られるデータを処理し第１の出力データ線２０
９に出力するプロセッサ１０１と、第１の出力データ線
２０９から得られるデータを蓄え、第２の出力データ線
２０２に出力するＦＩＦＯバッファ１０５と、プロセッ
サ１０１からのＤＤＣ制御線２０７によって第１の電源
から第３の電圧を生成するＤＣ−ＤＣコンバータ１０４
を備え、この第３の電圧は電源線２０８を経て、プロセ
ッサ１０１に供給される。ＤＣ−ＤＣコンバータ１０４
が生成する第３の電圧と第２の電源の出力電圧との電位
差を電源電圧としてプロセッサ１０１が動作し、ＦＩＦ
Ｏバッファ１０５に貯まっているデータ量をＦＩＦＯ観
測線２１０によりプロセッサ１０１に入力し、プロセッ
サ１０１がＤＤＣ制御線２０７を通してＤＣ−ＤＣコン
バータ１０４を制御する。
【００５４】ＤＣ−ＤＣコンバータ１０４は、図１５に
示したものを用いる。
【００５５】前記の要素プロセッサを複数個用意し、相
互にそれぞれの出力データ線と入力データ線を接続す
る。複数個の要素プロセッサが協調して、ある情報処理
を行うマルチプロセッサを構成する。プロセッサ１０１
は、処理の負荷が大きいとき、ＤＣ−ＤＣコンバータ１
０４を制御し、プロセッサ１０１にかかる電源電圧を増
加させる。また、処理の負荷が小さいとき、同様にＤＣ
−ＤＣコンバータ１０４を制御し、電源電圧を減少させ
る。電源電圧の増減はＤＤＣ制御線２０７を通してプロ
セッサ１０１が行う。すなわち、これはプロセッサを構
成する半導体集積回路の処理能力が、電源電圧が高くな
ると上がり、電源電圧が低くなると下がることを利用し
ている。
【００５６】本実施例の電力分散マルチプロセッサで
は、前述のとおり各要素プロセッサの負荷に応じて各要
素プロセッサがその動作速度を決定する。定常状態で
は、各要素プロセッサは常に処理を行っている状態とな
り、前記の非動作状態が存在しない。従って、動作状態
と非動作状態を移行するための無駄な処理、およびその
ための無駄な電力、さらには、非動作状態が存在しない
ため、そのための無駄な電力を消費しない。
【００５７】図７は、本発明の要素プロセッサの第７の
実施例を示すブロック図である。
【００５８】この要素プロセッサは、第１の入力データ
線２０１から得られるデータを蓄え、第２の入力データ
線２１１に出力するＦＩＦＯバッファ１０５と、第２の
入力データ線２１１から得られるデータを処理し出力デ
ータ線２０２に出力するプロセッサ１０１と、クロック
信号線２０４から入力されるクロック信号に同期し、プ
ロセッサ１０１からのＰＬＬ制御線２０５によってその
周波数が変化するクロック信号を生成する位相同期ルー
プ回路１０２とを備え、位相同期ループ回路１０２のク
ロック信号線２０３からの出力クロック信号をクロック
信号としてプロセッサ１０１が動作し、ＦＩＦＯバッフ
ァ１０５に貯まっているデータ量をＦＩＦＯ観測線２１
０によりプロセッサ１０１に入力し、プロセッサ１０１
がＰＬＬ制御線２０５を通して位相同期ループ回路１０
２を制御する。
【００５９】位相同期ループ回路１０２は、図１０に示
した回路を用いる。
【００６０】前記の要素プロセッサを複数個用意し、相
互にそれぞれの第２の出力データ線２０２と入力データ
線２０１を接続する。複数個の要素プロセッサが協調し
て、ある情報処理を行うマルチプロセッサを構成する。
プロセッサ１０１は、処理の負荷が大きいとき、位相同
期ループ回路１０２を制御し、クロック周波数を増加さ
せる。また、処理の負荷が小さいとき、同様に位相同期
ループ回路１０２を制御し、クロック周波数を減少させ
る。位相同期ループ回路１０２は、クロック信号線２０
４から与えられる信号に同期し、周波数がＮ倍、または
Ｎ分の１倍のクロック信号を生成する。周波数の増減は
ＰＬＬ制御線２０５を通してプロセッサ１０１が行う。
【００６１】プロセッサ１０１が負荷の量を判定する方
法として、ＦＩＦＯバッファ１０５に貯まっているデー
タ量を用いる。データ量はＦＩＦＯ観測線２１０を通し
てプロセッサ１０１が知ることができる。すなわち、Ｆ
ＩＦＯバッファ１０５にデータが貯まっているとき、第
１の入力データ線２０１につながる前段の要素プロセッ
サの負荷が軽いことを示すため、プロセッサ１０１は負
荷が重いと判断する。一方、ＦＩＦＯバッファ１０５に
データが貯まっていないとき、第１の入力データ線２０
１につながる前段の要素プロセッサの負荷が重いことを
示すため、プロセッサ１０１は負荷が軽いと判断する。
【００６２】本実施例の電力分散マルチプロセッサで
は、前述のとおり各要素プロセッサの負荷に応じて各要
素プロセッサがその動作速度を決定する。定常状態で
は、各要素プロセッサは常に処理を行っている状態とな
り、前記の非動作状態が存在しない。従って、動作状態
と非動作状態を移行するための無駄な処理、およびその
ための無駄な電力、さらには、非動作状態が存在しない
ため、そのための無駄な電力を消費しない。
【００６３】図８は、本発明の要素プロセッサの第８の
実施例を示すブロック図である。
【００６４】この要素プロセッサは、第１の入力データ
線２０１から得られるデータを蓄え、第２の入力データ
線２１１に出力するＦＩＦＯバッファ１０５と、第１の
入力データ線２１１から得られるデータを処理し出力デ
ータ線２０２に出力するプロセッサ１０１と、プロセッ
サ１０１からのＶＣＯ制御線２０６によってその発振周
波数が変化するクロック信号を生成する外部周波数制御
型発振器１０３とを備え、外部周波数制御型発振器１０
３のクロック信号線２０３からの出力クロック信号をク
ロック信号としてプロセッサ１０１が動作し、ＦＩＦＯ
バッファ１０５に貯まっているデータ量をＦＩＦＯ観測
線２１０によりプロセッサ１０１に入力し、プロセッサ
１０１がＶＣＯ制御線２０６を通して前記外部周波数制
御型発振器１０３を制御する。
【００６５】外部周波数制御型発振器１０３には、図１
４に示した発振器を用いる。
【００６６】前記の要素プロセッサを複数個用意し、相
互にそれぞれの出力データ線と入力データ線を接続す
る。複数個の要素プロセッサが協調して、ある情報処理
を行うマルチプロセッサを構成する。プロセッサ１０１
は、処理の負荷が大きいとき、外部周波数制御型発振器
１０３を制御し、クロック周波数を増加させる。また、
処理の負荷が小さいとき、同様に外部周波数制御型発振
器１０３を制御し、クロック周波数を減少させる。周波
数の増減はＶＣＯ制御線２０６を通してプロセッサ１０
１が行う。
【００６７】本実施例の電力分散マルチプロセッサで
は、前述のとおり各要素プロセッサの負荷に応じて各要
素プロセッサがその動作速度を決定する。定常状態で
は、各要素プロセッサは常に処理を行っている状態とな
り、前記の非動作状態が存在しない。従って、動作状態
と非動作状態を移行するための無駄な処理、およびその
ための無駄な電力、さらには、非動作状態が存在しない
ため、そのための無駄な電力を消費しない。
【００６８】図９は、本発明の要素プロセッサの第９の
実施例を示すブロック図である。
【００６９】この要素プロセッサは、第１の入力データ
線２０１から得られるデータを蓄え、第２の入力データ
線２１１に出力するＦＩＦＯバッファ１０５と、第１の
入力データ線２１１から得られるデータを処理し出力デ
ータ線２０２に出力するプロセッサ１０１と、プロセッ
サ１０１からのＤＤＣ制御線２０７によって第１の電源
から第３の電圧を生成するＤＣ−ＤＣコンバータ１０４
とを備え、この第３の電圧は電源線２０８を経て、プロ
セッサ１０１に供給される。ＤＣ−ＤＣコンバータ１０
４が生成する第３の電圧と第２の電源の出力電圧との電
位差を電源電圧としてプロセッサ１０１が動作し、ＦＩ
ＦＯバッファ１０５に貯まっているデータ量をＦＩＦＯ
観測線２１０によりプロセッサ１０１に入力し、プロセ
ッサ１０１がＤＤＣ制御線２０７を通してＤＣ−ＤＣコ
ンバータ１０４を制御する。
【００７０】ＤＣ−ＤＣコンバータ１０４には、図１５
に示したものを用いる。
【００７１】前記の要素プロセッサを複数個用意し、相
互にそれぞれの出力データ線と入力データ線を接続す
る。複数個の要素プロセッサが協調して、ある情報処理
を行うマルチプロセッサを構成する。プロセッサ１０１
は、処理の負荷が大きいとき、ＤＣ−ＤＣコンバータ１
０４を制御し、プロセッサ１０１にかかる電源電圧を増
加させる。また、処理の負荷が小さいとき、同様にＤＣ
−ＤＣコンバータ１０４を制御し、電源電圧を減少させ
る。電源電圧の増減はＤＤＣ制御線２０７を通してプロ
セッサ１０１が行う。
【００７２】本実施例の電力分散マルチプロセッサで
は、前述のとおり各要素プロセッサの負荷に応じて各要
素プロセッサがその動作速度を決定する。定常状態で
は、各要素プロセッサは常に処理を行っている状態とな
り、前記の非動作状態が存在しない。従って、動作状態
と非動作状態を移行するための無駄な処理、およびその
ための無駄な電力、さらには、非動作状態が存在しない
ため、そのための無駄な電力を消費しない。
【００７３】すなわち、従来のマルチプロセッサは負荷
の分散が難しかったが、本実施例の電力分散マルチプロ
セッサでは、ある程度の負荷の不均衡をそのプロセッサ
の動作速度を変化させることで補い、また、負荷の重い
要素プロセッサには、その処理を行うのに必要な電力を
自立的に供給できる。すなわち、電力の観点からは、完
全な電力分散が行われる。
【００７４】
【発明の効果】以上説明したように、ある情報処理をマ
ルチプロセッサで処理する場合、各要素プロセッサにそ
の負荷を均等に割り当てなければならない。しかし、現
実には、各要素プロセッサに負荷の重さのばらつきが生
じた。従って、このように負荷が各要素プロセッサに均
等に分散されていない状態では、要素プロセッサに処理
を行っていない非動作状態が存在し、その期間にはその
要素プロセッサで無駄な電力を消費した。また、負荷が
分散されていない要素プロセッサが動作状態と非動作状
態を短い周期で繰り返すような場合、その動作切り替え
に要する処理のオーバヘッドと、無駄な消費電力の増大
を招いた。
【００７５】本発明の電力分散マルチプロセッサでは、
マルチプロセッサを構成する各要素プロセッサの動作速
度を、その要素プロセッサの負荷、あるいはその要素プ
ロセッサの出力データを受け取る要素プロセッサの負
荷、あるいはその要素プロセッサに入力されるデータを
生成する要素プロセッサの負荷によって変化させること
で、各要素プロセッサの動作速度を独立に決定する。
【００７６】各要素プロセッサの動作速度を変える方法
として、要素プロセッサに入力するクロック信号を同期
位相ループ回路または外部周波数制御型発振器により変
化させる方法、あるいはプロセッサの電源電圧をＤＣ−
ＤＣコンバータにより変化させる方法がある。また、各
要素プロセッサの負荷は、その要素プロセッサのプログ
ラムにより判定する方法、あるいは入力に付いたＦＩＦ
Ｏバッファの状態による方法、あるいは出力に付いたＦ
ＩＦＯバッファの状態による方法がある。
【００７７】前記のようにして各要素プロセッサの動作
速度を決定した場合、定常状態では各要素プロセッサは
常に情報を処理している動作状態にある。すなわち、動
作状態と非動作状態を切り替える処理が発生しない。ま
た、各要素プロセッサはそのプロセッサに必要な速度で
動作するため、無駄な消費電力を削減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の要素プロセッサのブロ
ック構成を示した図である。
【図２】本発明の第２の実施例の要素プロセッサのブロ
ック構成を示した図である。
【図３】本発明の第３の実施例の要素プロセッサのブロ
ック構成を示した図である。
【図４】本発明の第４の実施例の要素プロセッサのブロ
ック構成を示した図である。
【図５】本発明の第５の実施例の要素プロセッサのブロ
ック構成を示した図である。
【図６】本発明の第６の実施例の要素プロセッサのブロ
ック構成を示した図である。
【図７】本発明の第７の実施例の要素プロセッサのブロ
ック構成を示した図である。
【図８】本発明の第８の実施例の要素プロセッサのブロ
ック構成を示した図である。
【図９】本発明の第９の実施例の要素プロセッサのブロ
ック構成を示した図である。
【図１０】位相同期ループ回路の具体例を示した図であ
る。
【図１１】位相比較器の具体例を示した図である。
【図１２】チャージポンプ回路の具体例を示した図であ
る。
【図１３】ローパスフィルタ回路の具体例を示した図で
ある。
【図１４】外部周波数制御型発振器の具体例を示した図
である。
【図１５】ＤＣ−ＤＣコンバータの具体例を示した図で
ある。
【図１６】従来例の要素プロセッサのブロック構成を示
した図である。
【符号の説明】
１０１ プロセッサ １０２ 位相同期ループ回路 １０３ 外部周波数制御型発振器 １０４ ＤＣ−ＤＣコンバータ １０５ ＦＩＦＯバッファ １０６ 位相比較器 １０７ チャージポンプ回路 １０８ ローパスフィルタ回路 １０９，１１０ カウンタ ２０１，２１１ 入力データ線 ２０２，２０９ 出力データ線 ２０３，２０４ クロック信号線 ２０５ ＰＬＬ制御線 ２０６ ＶＣＯ制御線 ２０７ ＤＤＣ制御線 ２０８ 第３の電源線 ２１０ ＦＩＦＯ観測線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 15/16 380

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】入力データ線から得られるデータを処理し
    出力データ線に出力するプロセッサと、前記プロセッサ
    の入力データ線または出力データ線に挿入されたFIFOバ
    ッファと、前記FIFOバッファに貯まっているデータ量に
    応じて、入力クロック信号の周波数を逓倍あるいは分周
    したクロック信号が得られるPLL回路を有し、PLLの出力
    するクロック信号にもとづいて前記プロセッサが動作す
    る要素プロセッサを有し、この要素プロセッサを複数結
    合し協調してある情報処理を行い、各要素プロセッサの
    負荷に応じてその要素プロセッサの動作周波数を制御す
    ることを特徴とする電力分散マルチプロセッサ。
  2. 【請求項２】入力データ線から得られるデータを処理し
    出力データ線に出力するプロセッサと、前記プロセッサ
    の入力データ線または出力データ線に挿入されたFIFOバ
    ッファと、前記FIFOバッファに貯まっているデータ量に
    応じてクロック信号の発振周波数が変化するVCOを有
    し、VCOの出力するクロック信号にもとづいて前記プロ
    セッサが動作する要素プロセッサを有し、この要素プロ
    セッサを複数結合し協調してある情報処理を行い、各要
    素プロセッサの負荷に応じてその要素プロセッサの動作
    周波数を制御することを特徴とする電力分散マルチプロ
    セッサ。
  3. 【請求項３】入力データ線から得られるデータを処理し
    出力データ線に出力するプロセッサと、前記プロセッサ
    の入力データ線または出力データ線に挿入されたFIFOバ
    ッファと、前記FIFOバッファに貯まっているデータ量に
    応じて出力する電圧が変化するDC-DCコンバータを有
    し、DC-DCコンバータの出力する電源電圧により前記プ
    ロセッサが動作する要素プロセッサを有し、この要素プ
    ロセッサを複数結合し協調してある情報処理を行い、各
    要素プロセッサの負荷に応じてその要素プロセッサの電
    源電圧を制御することを特徴とする電力分散マルチプロ
    セッサ。
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