KR960030008A

KR960030008A - 소자 프로세서와 복수개의 소자 프로세서를 사용하는 전력 분배 멀티프로세서

Info

Publication number: KR960030008A
Application number: KR1019960000051A
Authority: KR
Inventors: 마사유끼 미즈노
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1995-01-04
Filing date: 1996-01-04
Publication date: 1996-08-17
Also published as: JP2770760B2; JPH08190535A; DE19600210A1

Abstract

소자 프로세서는 입력 데이터 라인을 통하여 얻은 데이터를 처리하여 출력 데이터 라인으로 데이터를 출력시키는 프로세서와, 프로세서의 동작을 제어하는 동작 제어 수단으로 이루어진다. 프로세서용의 동작 제어 수단으로서는, 소자 프로세서의 동작을 제어하는 동작 제어 수단으로 이루어진다. 프로세서용의 동작 제어 수단으로서는, 소자 프로세서에 입력되는 클락 신호를 제어하는 PLL 또는 외부 주파수 제어 발진기와, 프로세서의 전원 전압을 제어하는 DC/DC 변환기등이 사용된다. 이러한 소자 프로세서를 복수개 조합하여 멀티프로세서에 있어서, 소자 프로세서가 소정 정보 처리를 수행하기 위하여 공조하게되면, 소자 프로세서의 동작 속도는 그부하에 따라서 제어된다.

Description

소자 프로세서와 복수개의 소자 프로세서를 사용하는 전력 분배 멀티프로세서

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 내지 제5도는 본 발명의 제1 내지 제9실시예에 의한 소자 프로세서 장치의 블럭도.

Claims

입력 데이터 라인을 통하여 얻은 데이터를 처리하여 출력 데이터 라인으로 데이터를 출력시키는 프로세서와, 상기 프로세서의 동작을 제어하는 동작 제어 수단으로 이루어지는 소자 프로세서.
제1항에 있어서, 상기 프로세서용의 상기 동작 제어 수단은, 클락 신호 라인을 통하는 클락 신호 입력과 동기화되어 상기 프로세서로부터 연장하는 PLL 제어 라인을 통하여, 주파수가 변화하는 클락 신호를 발생시키는 PLL 회로이고, 상기 프로세서는 클락 신호로서의 상기 PLL 회로의 클락 신호 출력에 따라서 동작함을 특징으로 하는 프로세서.
제1항에 있어서, 상기 프로세서용의 상기 동작 제어 수단은, 상기 프로세서로부터 연장하는 VCO 제어라인을 통하여, 발진 주파수가 변하는 클락 신호를 발생시키는 외부 주파수 제어 발진기이며, 상기 프로세서는 클락 신호로서의 상기 주파수 제어 발진기로부터의 클락 신호 출력에 따라서 동작함을 특징으로 하는 프로세서.
제1항에 있어서, 상기 프로세서용의 상기 동작 제어 수단은, 상기 프로세서로부터 연장하는 DDC 제어라인을 통하여 제1전원으로부터 제3전압을 발생시키기 위하여, 상기 제1전원과 제2전원을 갖는 DC/DC 변환기이며, 상기 프로세서는 전원 전압으로서의 상기 DC/DC 변환기에 의하여 발생된 제3전압과 상기 제2전원으로부터 출력 전압간의 전위차에 의하여 동작함을 특징으로 하는 프로세서.
입력 데이터 라인을 통하여 얻은 데이터를 제1출력 데이터 라인으로 출력시키는 데이터 처리용 프로세서와, 상기 제1출력 데이터 라인을 통하여 얻은 데이터를 제2출력 데이터 라인으로 출력시키는 데이터 저장용 FIFO 버퍼와, 상기 프로세서의 동작을 제어하는 동작 제어 수단으로 이루어지는 소자 프로세서.
제5항에 있어서, 상기프로세서용의 동작 제어 수단은, 클락 신호 라인을 통하는 클락 신호 입력과 동기화된 상기 프로세서로부터 연장하는 PLL 제어 라인을 통하여, 주파수가 변화하는 클락 신호를 발생시키는 PLL회로이며, 상기 프로세서는 클락 신호로서의 상기 PLL 회로로부터의 클락 신호 출력에 따라서 동작하며, 이와 동시에 상기 프로세서는 상기 PLL 제어 라인을 통하여 상기 PLL 회로를 제어하기 위하여 FIFO 관측 라인을 통하여 상기 FIFO 버퍼내에 저장된 데이터를 수신함을 특징으로 하는 프로세서.
제5항에 있어서, 상기 프로세서용의 상기 동작 제어 수단은, 상기 프로세서로부터 연장하는 VCO 제어라인을 통하여, 발진 주파수가 변하는 클락 신호를 발생시키는 외부 주파수 제어 발진기이며, 상기 프로세서는 상기 외부 주파수 제어 발진기로부터의 클락 신호 출력에 동작하며, 이와 동시에, 상기 프로세서는 상기 VCO 제어 라인을 통하여 상기 외부 주파수 제어 발진기를 제어하기 위하여 FIFO 관측 라인을 통하여 상기 FIFO 버퍼에 저장된 데이터를 수신함을 특징으로 하는 프로세서.
제5항에 있어서, 상기 프로세서용의 상기 동작 제어 수단은, 상기 프로세서로부터 연장하는 DDC 제어라인을 통하여 제1전원으로부터 제3전압을 발생시키기 위하여, 상기 제1전원과 제2전원을 갖는 DC/DC 변환기이며, 상기 프로세서는 전원 전압으로서의 상기 DC/DC 변환기에 의하여 발생된 제3전압과, 상기 제2전원으로부터 출력 전압간의 전위차에 의하여 동작하며, 이와 동시에, 상기 프로세서는 상기 DDC 제어 라인을 통하여 상기 DC/DC 변환기를 제어하기 위하여 FIFO 관측 라인을 통하여 상기 FIFO 버퍼에 저장된 데이터를 수신함을 특징으로 하는 프로세서.
제1출력 데이터 라인을 통하여 얻은 데이터를 제2입력 데이터 라인으로 출력시키는 데이터 저장용 FIFO 버퍼와, 상기 제2입력 데이터 라인을 통하여 얻은 데이터를 상기 출력 데이터 라인으로 출력시키는 데이터 처리용 프로세서와, 상기 프로세서의 동작을 제어하는 동작 제어 수단으로 이루어지는 소자 프로세서.
제9항에 있어서, 상기 프로세서용의 상기 동작 제어 수단은, 클락 신호 라인을 통하는 클락 신호 입력과 동기화된 상기 프로세서로부터 연장하는 PLL 제어 라인을 통하여, 주파수가 변화하는 클락 신호를 발생시키는 PLL 회로이며, 상기 프로세서는 클락 신호로서의 상기 PLL 회로로부터의 클락 신호 출력에 따라서 동작하며, 이와 동시에, 상기 프로세서는 상기 PLL 제어 라인을 통하여 상기 PLL 회로를 제어하기 위하여 FIFO 관측 라인을 통하여 상기 FIFO 버퍼내에 저장된 데이터를 수신함을 특징으로 하는 프로세서.
제9항에 있어서, 상기 프로세서용의 상기 동작 제어 수단은, 상기 프로세서로부터 연장하는 VCO 제어라인을 통하여, 발진 주파수가 변하는 클락 신호를 발생시키는 외부 주파수 제어 발진기이며, 상기 프로세서는 클락 신호로서의 상기 외부 주파수 제어 발진기로부터의 클락 신호 출력에 따라서 동작하며, 이와 동시에, 상기 프로세서는 상기 VCO 제어 라인을 통하여 상기 외부 주파수 제어 발진기를 제어하기 위하여 FIFO 관측 라인을 통하여 상기 FIFO 버퍼에 저장된 데이터를 수신함을 특징으로 하는 프로세서.
제9항에 있어서, 상기 프로세서용의 상기 동작 제어 수단은, 상기 프로세서로부터 연장하는 DDC 제어 라인을 통하여 제1전원으로부터 제3전압을 발생시키기 위하여, 상기 제1전원과 제2전원을 갖는 DC/DC 변환기이며, 상기 프로세서는 전원 전압으로서의 상기 DC/DC 변환기에 의하여 발생된 제3전압과, 상기 제2전원으로 부터의 출력 전압간의 전위차에 의하여 동작하며, 이와 동시에, 상기 프로세서는 상기 DDC 제어 라인을 통하여 상기 DC/DC 변환기를 제어하기 위하여 FIFO 관측 라인을 통하여 상기 FIFO 버퍼에 저장된 데이터를 수신함을 특징으로 하는 프로세서.
각각의 출력 및 입력 데이터 라인이 상호 연결되는 전술한 청구항에 따른 복수개의 소자 프로세서로 이루어지는 전력 분배 멀티프로세서에 있어서, 소정의 정보 처리를 수행하기 위하여 상기 복수개의 소자 프로세서가 공조되면, 상기 소자 프로세서의 동작 속도는 상기 소자 프로세서의 부하에 의하여 제어됨을 특징으로 하는 전력 분배 멀티프로세서.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.