JP2008135065A

JP2008135065A - データ処理システム内の種々のクロック源間を切り替える装置およびその方法

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Publication number: JP2008135065A
Application number: JP2008030688A
Authority: JP
Inventors: Gary L Swoboda; エル．スウォボダゲイリー
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1996-11-04
Filing date: 2008-02-12
Publication date: 2008-06-12
Also published as: EP0840196A3; US5790609A; EP0840196A2; JPH10154022A

Abstract

【課題】電子データ処理システム用クロック捕捉サブシステム内でプロセッサ動作中に非同期クロック間を円滑に切り替える。
【解決手段】データ処理システムにクロック信号１０２として供給するクロック源を捕捉するインタロックド・クロック・マルチプレクサ１００は、少なくとも２つの入力端子１０４，１０６を２つ以上のクロック源１１０，１２０に接続する。これらの間を切り替える際、マルチプレクサ１００が含むインタロックド・シクロナイザを使用してかつ制御レジスタ１３０からの選択信号１０８に応答して、出力クロック信号１０２を第１のクロック源から第２のクロック源へクリーンに「無グリッチ」であるように遷移させる。
【選択図】図１

Description

本発明は、コンピュータ内の実時間電力保存に関し、特に、コンピュータが動作している間に、またはコンピュータが低電力動作モードに入りつつある若しくはこのモードから出つつあるときに、種々のクロック源間を切り替える装置および方法に関する。

データ処理システムは、生活のことごとくの局面に実際に触れる無数の応用に使用される。データ処理システムが電池電源を寿命のかなりの長さにわたって使用する応用では、データ処理システムの電力消費を最小限にすることが望ましい。かなりの時間間隔にわたって電池電源を使用するシステムの例には、ノート型およびサブノート型コンピュータシステムのような携帯型データ処理システムと、遠隔位置，危険な天候の地域または地震の起こり易い地域に採用されるデータ処理システムとがある。

データ処理システムに高性能を要求する応用では、高性能要件は、多くの場合、熱消散問題である。その結果、ほとんどの高性能データ処理装置は、この装置の過熱を回避するのに適した熱消散能力を備えるために、セラミック・ピン・グリッド・アレーのような高価なパッケージを使用する。

上に述べた状況によってもたらされる電源管理上の論点に取り組むに当たって、固定動作電圧を有するデータ処理システムのワット損が次式で与えられることが知られている。

［数１］
Ｐ＝ＣＶ²ｆ

ここに、Ｐはワット損であり、Ｃは実効ワット損キャパシタンスであり、Ｖは動作電圧であり、ｆは実効遷移周波数である。それゆえ、実効遷移周波数ｆを小さくすることによって、ワット損Ｐを減少させることができる。

実効遷移周波数ｆを小さくする既知の調査研究では、データ処理装置は、外部刺激に応答してその装置自身のクロック周波数を分周することができる。例えば、既知の従来のＲＩＳＣマイクロプロセッサは、減少電力動作モードを有し、このモードで外部刺激に応答してその内部クロック周波数を７５％だけ小さくする。

先行技術のクロック・スイッチング回路は、一般に、同期動作を維持するようにマスタ発振器の周波数を分周することによって、または非同期クロック源間をスイッチするのに先立ってそのプロセッサを停止させることによって、動作する。他のスイッチング回路は、高周波数クロックが非同期スイッチされるときに生じる「グリッチ」をマスクするために、高周波数クロックと低周波数クロックとを切り替えることに拠っている。

本発明の目的は、プロセッサが動作を維持している間に非同期クロック源間を切り替えるクロックスイッチング回路を提供することにある。

本発明の他の目的は、互いに比較的接近していることがある周波数を有する非同期クロック源間のクリーンな「無グリッチ」スイッチングを提供することにある。

本発明の他の目的および利点は、以下の詳細な説明および添付図面を参照するならば当業者に明らかであろう。

本発明によれば、複数のクロック源から選択可能である出力クロックを供給するためにクロック捕捉システムを備える電子データ処理システムが提供される。クロック捕捉システムは、複数のクロック源から選択されたクロック源を指定する選択手段を有する。更に、クロック捕捉システムは、クロック源のうちの１つを選択する選択手段に応答するインターロックド・クロック・マルチプレクサを有する。インタクロックド・クロック・マルチプレクサは、先に選択されたクロック源を「ブレークした」のち、かつこのクロック・マルチプレクサの動作が次に選択されたクロック源と同期している間に次に選択されたこのクロック源を「メークする」前に、所定論理値の待機状態を挿入する。

今日のデータ処理システムは、一般に、１つ以上のマイクロプロセッサと、データを送りかつ受け取る周辺装置と、種々の型式のメモリ・サブシステムとを含む。半導体集積技術が向上するに従って、データ処理システムのたとえ全ての構成要素でなくても多くの構成要素を単一集積回路（ＩＣ）上に配置することができる。このようなデータ処理システムは多数のクロック源を有することができ、これらのクロック源はクロック捕捉サブシステムに供給される。クロック捕捉サブシステムは、データ処理システムがどのクロック源を所与の時刻に使用するかを選択する。これらのクロック源は、周波数やデューティサイクルのような異なるクロック特性を有してよい。クロック源の指定は、慣例的には、装置ピンを使用して達成されるが、ＩＣの複雑性および密度が増すに従って、この調査研究はやや好ましくなくなっている。これに代わる調査研究は、ソフトウェア（ＳＷ）制御される回路によってクロック選択の制御を行う。

クロック源選択のソフトウェア制御は、初期化シーケンス（リセットなど）を必要とすることなく、いかなる時刻にも多数のクロック源間を切り替えることを可能にする。これは、データ処理システムの種々の構成要素の動作を最適化できるように、異なるクロック源を種々の時刻に選択することを可能にする。ソフトウェア方法は、多くの異なるクロック源をソフトウェアにより選択することを可能にする。これは、クロック制御レジスタ値に応答する「インタロックド・クロック・マルチプレクサ（ＩＣＭ）」と呼ばれる同期メーク前ブレーク・クロック・スイッチング機構（ｓｙｎｃｈｒｏｎｏｕｓｂｒｅａｋｂｅｆｏｒｅｍａｋｅｃｌｏｃｋｓｗｉｔｃｈｉｎｇｍｅｃｈａｎｉｓｍ）によって完遂される。クロック制御レジスタは、一般に、システム・リセットによって初期化され、かつ、ソフトウェアによって書き込み可能である。

このようなシステムのシステム・ブロック図が図１に示されている。このシステムにおいて、２つのクロック源、すなわち、このインタロックド・クロック・マルチプレクサ（ＩＣＭ）１００のクロックＡ（ＣＬＫＡ）入力端子に接続されたクロックＡ源１２０およびＩＣＭ１００のクロックＢ（ＣＬＫＢ）入力端子に接続されたクロックＢ源１１０のうちの１つが、ソフトウェア書き込み可能クロック制御レジスタ１３０によって制御されるＩＣＭ１００を使用して選択されてシステムクロック源１０２とされる。クロック源１２０，１１０は単一源であってもまたは多数の源であってもよく、これらの源は、発振器，外部入力，ＰＬＬ，Ｎ倍周（Ｎは正の実数），Ｎ分周（Ｎは正の実数）などであり得るが、これらに限定されない。

クロック制御レジスタ１３０は、単一または多数モード・ビット・フィールド１３０ａを含み、もし必要ならばこれらは外部論理１３２によって修正することができる。その結果、クロックＡ信号１０４またはクロックＢ信号１０６を選択するＳＥＬ＿Ａ信号１０８が発生される。クロック源１２０およびクロック源１１０のどちらかは１つ以上のクロック源で構成されてよく、その場合、制御レジスタ１３０は特定クロック源を識別するビット・フィールドを含む。クロックＡ源フィールド１３０ｂは、クロックＡ信号１０４を発生する特定クロック源を識別するために使用される。クロックＢ源フィールド１３０ｃは、クロックＢ信号１０６を発生する特定クロック源を識別するために使用される。強制的ではないが、制御レジスタ・モード・ビット１３０ａをシステム初期化機能によって既知の状態にセットすることが望ましい。モード・ビット１３０ａの初期値に相当する特定ＡＳＲＣ［ｎ：０］フィールド１３０ｂまたは特定ＢＳＲＣ［ｎ：０］フィールド１３０ｃを初期化することがまた望ましい。これらのビットの初期化は同期的でも非同期的でもよい。これは、システム初期化におけるクロック源を完全に定義するであろう。正規システム動作中、ソフトウェアはいかなるときにもビット・フィールド１３０ａを変化させることを許され、これによって、異なるクロック特性を有するクロック源を選択する。ＡＳＲＣ［ｎ：０］ビット１３０ｂは、クロックＢ信号１０６が選択されている間に限り変化させられることになっており、また、ＢＳＲＣ［ｎ：０］ビット１３０ｃは、クロックＡ信号１０４が選択されている間に限り変化させられる。

ソフトウェア選択可能クロック捕捉サブシステムの詳細なシステムレベルブロック図が図２に示されている。この図は、２つのクロック信号（クロックＡ信号１０４およびクロックＢ信号１０６）が、制御ＢＳＲＣ［ｎ：０］１３０ｃおよびＡＳＲＣ［ｎ：０］１３０ｂを用いて、マルチプレクサ２０８，２１０の出力としてぞれぞれ発生されることを示す。ＡＳＲＣ［ｎ：０］および／またはＢＳＲＣ［ｎ：０］マルチプレクサ制御フィールド１３０ｂ，１３０ｃは、相手方のクロック源が選択されるまでオプショナル・ハードウェア・インタロック２３２またはオプショナル・ハードウェア・インタロック２３４がそのマルチプレクサに新たな値を供給するのを禁止するために使用されるときはいつでも、ソフトウェアによって書き込まれ得る。イネーブル信号Ａ（ＥＮＡ）は、いつクロックＡ信号１０４が選択されるかを表示する。また、イネーブル信号Ｂは、いつクロックＢ信号１０６が選択されるかを表示する。これらの制約は、ＣＬＫＯＵＴ信号１０２を捕捉するためにクロックＡ源１２０およびクロックＢ源１１０を使用しないときに限り、これらのクロック源を変化させることを保証し、それゆえ、システムクロックの保全性を保証する。ハードウェア・インタロック２３２またはハードウェア・インタロック２３４が欠けている場合は、マルチプレクサ選択フィールド１３０ｂ，１３０ｃが変化させられているときに限り、相手方クロック源がＣＬＫＯＵＴ信号１２０用に選択されることを制御ソフトウェアが保証しなければならない。

図３は、図１の双投形インターロックド・クロック・マルチプレクサ（ＩＣＭ）１００の回路図である。ＩＣＭ１００は、クロック特性を選択したクリーンな無グリッチのＣＬＫＯＵＴ信号１０２を捕捉するために、選択信号１０８に応答して２つのクロック源信号（クロックＡ信号１０４およびクロックＢ信号１０６）の間を切り替える。この回路は、便宜上、２段シンクロナイザ３１０，３１２を備えて示されているが、シンクロナイザ３１０，３１２の出力上の準安定状態の可能性を減少させるために必要などんな数の同期段も利用することができる。本発明により、新たなクロック源を選択するたびにメーク前ブレークシーケンスが起こるように、ゲート３１４，３１６がインタロック機能を提供する。この特定の実施例では、クロックＢ（ＣＬＫＢ）経路が優勢である。もしＣＬＫＢの選択をイネーブルする２つのフリップフロップ（Ｑ_B0，Ｑ_B1）のどちらかがロウであるならば、ＣＬＫＡの選択は、ＣＬＫＡの選択を制御する２つのフリップフロップ（Ｑ_A0，Ｑ_A1）の状態にかかわらずゲート３１８によってディスエーブルされる。しかしながら、インタロック方式の他の形式も使用してよい。

本発明の一態様では、ＳＥＬ＿Ａ信号１０８を変化させるとき、先に選択したクロック源のクロック周期の終端でＣＬＫＯＵＴ信号１０２を待機状態に遷移させる（すなわち、クリーンに「ブレーク」する）ために、先に選択したクロック源のＣＬＫＡシンクロナイザ３１０またはＣＬＫＢシンクロナイザ３１２によって、まずＳＥＬ＿Ａ信号１０８の変化を同期させる。セレクタ・ゲート３２０は、各シンクロナイザ３１０，３１２の出力に応答してクロック信号１０４またはクロック信号１０６を選択し、これに従ってシンクロナイザが活性化（ａｓｓｅｒｔｅｄ）される。もしどちらのシンクロナイザも活性化されないならば、セレクタ・ゲート３２０は定常論理信号を発生し、この信号がクロック捕捉間の「待機状態」として働く。ＣＬＫＯＵＴ信号１０２にいったん待機状態が確立されると、新たに選択されたクロック源選択が、他のシンクロナイザ３１０，３１２によってそれぞれ同期させられる。これは、新たに選択されたクロック源の同期時間に相当する待機状態期間の後に、ＣＬＫＯＵＴ信号１０２が新たに捕捉されたクロック信号とクリーンで無グリッチであるような形でトグルするのを開始することを保証する。

図４および図５は、本発明による図１のインターロックド・クロック・マルチプレクサの動作を示すタイミング図である。クロックＡ（ＣＬＫＡ）信号１０４およびクロックＢ（ＣＬＫＢ）信号１０６の両方がトグルしていると仮定すると、ＳＥＬ＿Ａ信号１０８を変えることによって発生されたＣＬＫＢ信号１０６からＣＬＫＡ信号１０４へのおよびＣＬＫＡ信号１０４からＣＬＫＢ信号１０６への切替えは、図４および図５にそれぞれ示されている。図４では、ＳＥＬ＿Ａ信号１０８は時刻４０３で変化し、これはＣＬＫＡ信号１０４およびＣＬＫＢ信号１０６の両方と非同期していることがある。この変化は、ＳＥＬ＿Ａ信号１０８の論理レベルの変化がＣＬＫＢ信号１０６と同期されるシンクロナイザ３１０の入力へゲート３１４を経由して転送される。ＣＬＫＢ信号１０６の２つクロック・エッジの後に、出力Ｑ_b1が時刻４０４で不活性化（ｄｅ−ａｓｓｅｒｔｅｄ）される。これが、ＣＬＫＯＵＴ信号１０２が高論理状態にある間にゲート３２０にＣＬＫＢ信号１０６を出力するのを中止させ、かつ、時刻４０４から時刻４０６まで延長する待機状態期間４０２の間に高論理待機状態を維持させる。また、待機状態期間４０２の間、インタロック・ゲート３１６はイネーブルされてＳＥＬ＿Ａ信号１０８をシンクロナイザ３１２へ供給し、ここでＳＥＬ＿Ａ信号１０８のレベル変化はＣＬＫＡ信号１０４と同期させられる。ＣＬＫＡ信号１０４の２つのクロック・エッジの後、出力Ｑ_A1が時刻４０６で活性化される。そのとき、セレクタ・ゲート３２０は、イネーブルされて、ＣＬＫＡ信号１０４が高論理状態にある間にＣＬＫＡ信号１０４を出力する。その結果、ＣＬＫＯＵＴ信号１０２が、時刻４０８でＣＬＫＡ信号１０４に応答して待機状態４０２から第１の出力遷移へ円滑に遷移する。それゆえ、本発明によれば、ＩＣＭ１００は、まずＣＬＫＢ信号１０６をクリーンに「ブレーク」し、次いで、グリッチ，ラント・パルスまたは部分クロックパルスの発生するおそれなくＣＬＫＡ信号１０４をクリーンに「メーク」する。

図５では、ＳＥＬ＿Ａ信号１０８は時刻５０３で変化し、これはＣＬＫＡ信号１０４およびＣＬＫＢ信号１０６の両方と非同期であることがある。この変化は、ＳＥＬ＿Ａ信号１０８の論理レベルの変化がＣＬＫＡ信号１０４と同期させられるシンクロナイザ３１２の入力へゲート３１６を経由して転送される。ＣＬＫＡ信号１０４の２つクロック・エッジの後に、出力Ｑ_A1が時刻５０４で不活性化される。これが、ＣＬＫＯＵＴ信号１０２が高論理状態にある間にゲート３２０にＣＬＫＡ信号１０４を出力するのを中止させ、かつ，時刻５０４から時刻５０６まで延長する待機状態期間５０２の間に高論理待機状態を維持させる。また、待機状態期間５０２の間、インタロック・ゲート３１４はイネーブルされてＳＥＬ＿Ａ信号１０８をシンクロナイザ３１０へ供給し、ここでＳＥＬ＿Ａ信号１０８の論理レベルの変化はＣＬＫＡ信号１０６と同期させられる。ＣＬＫＢ信号１０６の２つのクロック・エッジののち、出力Ｑ_b1が時刻５０６で活性化される。そのとき、セレクタ・ゲート３２０は、イネーブルされて、ＣＬＫＢ信号１０４が高論理状態にある間ＣＬＫＢ信号１０６を出力する。その結果、ＣＬＫＯＵＴ信号１０２が、時刻５０８でＣＬＫＢ信号１０６に応答して待機状態５０２から第１の出力遷移へ円滑に遷移する。それゆえ、本発明によれば、ＩＣＭ１００は、まずＣＬＫＡ信号１０４をクリーンに「ブレーク」し、次いで、グリッチ，ラント・パルスまたは部分クロックパルスの発生するおそれなくＣＬＫＢ信号１０４をクリーンに「メーク」する。

待機状態４０２はＣＬＫＡ信号１０４の約２サイクルより短く、また、待機状態５０２はＣＬＫＢ信号１０６の約２サイクルより短い。シンクロナイザ３１０，３１２は２段同期装置であるので、同期する最長時間は２クロックサイクルである。シンクロナイザの出力に準安定条件を生じる可能性を更に減少させるために、追加段をどちらかのシンクロナイザに追加してよい。これは、同期する最長時間を延長し、それゆえ、待機状態４０２および／または待機状態５０２の長さをそれに従って延長するであろう。準安定状態の機会を全く除去するために、１０段より多くの段が必要であることはほとんどない。

図６は、図１のスイッチ用クロック源としてのプログラマブル位相ロックド・ループ（ＰＬＬ）および発振器の使用を示すブロック図である。ＰＬＬ６２０はプログラマブル乗算比を有する。制御レジスタ６３０は、フィールド６３０ｂがマルチプレクサ選択値ではなく乗算比を保持すること以外は、制御レジスタ１３０と類似している。制御レジスタ６３０はデータバスから書き込まれ、また、オプショナル２次ラッチ６３２は制御レジスタ値６３０ｂのＰＬＬ６２０への供給を制御する。２次ラッチは、ハードウェア・インタロック２３２について前に論じたように、発振器がシステム・クロック源として選択されたときに限り１次値で更新される。これは、プログラミング・エラーがシステム・クロック擾乱を起こすのを防止する。

端子６１１，６１２は、典型的には、結晶を発振器６１０に接続するために使用される。このシステムは、ＭＯＤＥ［ｎ：０］ビット６３０ａに加える変化がクロック選択論理６４０のＳＥＬ＿Ａ出力でグリッチを起こさせないように、設計される。

本発明の更に他の態様が図７に示されており、この図は図１に類似のクロック捕捉システムのブロック図である。ただし、この図は、ハードウェア制御されるディープ・スリープ・ウェークアップ（ｄｅｅｐｓｌｅｅｐｗａｋｅｕｐ）で小電力モードを制御する制御レジスタを備える。今日のデータ処理システムは、非常に小さい電力モードを持つことができる。複数の装置がパワーダウンされるとき、たとえ全てのクロックでなくてもほとんどのクロックがシステム・クロック捕捉サブシステム内でターンオフされる。一般に、パワーダウン・モードは、これらのシステムに含まれるマイクロプロセッサまたはマイクロコントローラのような装置内で実行されるソフトウェア・シーケンスを伴う。クロック源は結晶発振器またはＰＬＬを含み、これらは実質的にセットアップ時間を有する。これらのセットアップ時間は、装置がディープ・スリープ小電力モードから「ウェークアップ」するとき割込み待ち時間を延長する。発振器のような基準周波数がシステム内のＰＬＬに供給されるとき、このＰＬＬ基準周波数がそのシステムのタイミング要件を満たす限り、ＰＬＬが基準周波数にロックしている間にシステムが初期的にウェークアップしかつＰＬＬ基準周波数をランオフ（ｒｕｎｏｆｆ）することが好ましいと云える。本発明によれば、これは、ＩＣＭクロック・スイッチ機構をシステムに含むとき可能である。基準クロックおよびＰＬＬ出力が類似の周波数を有するときでも、ＩＣＭ１００は、ディープ・スリープに先立ちまたはディープ・スリープからのウェークアップの直後にＰＬＬ基準周波数に切り替える能力を提供する。

図７は、発振器７１０が安定化したときウェークアップ後のシステム・クロック源として、ＰＬＬ７２０を再開させかつ自動的に選択する電子回路を用いて、ディープ・スリープからのウェークアップの後の動作に先立ちクロック源として発振器７１０を自動的に選択する能力を特徴とするシステムのシステムレベルブロック図を表す。ＩＣＭ１００は、クロック選択論理７４０によって発生されるＳＥＬ＿Ａ信号１０８に応答してＳＬＫＡ信号１０４またはＳＬＫＢ信号１０６のどちらかからのＣＬＫＯＵＴ信号１０２を捕捉する。図２および図３を参照して論じたように、ＣＬＫＡ信号１０４およびＣＬＫＢ信号１０６は単一源に限定されない。

図７に示された実施例の場合、クロック選択および電力ダウンモードは、クロック制御レジスタ７３０内の３ビット（ＬＰＭ＿Ｍ［２：０］）小電力モード選択コード・フィールド７３０ａを用いて指定される。この実施例では、この３ビットコードは、表１に概括したように使用される。ウェークアップ論理７５０は、クロック選択論理７４０に接続される種々のウェークアップ事象に応答して発振器イネーブル信号（ＯＳＣＥＮ）７５１を発生する。

図８は、ＰＬＬを再イネーブルするハードウェア制御を用いる、図７のパワーダウン選択論理７４０の回路図である。発振器７１０が動作可能であるとき、発振器は発振器ＯＫ信号７５２を発生する。ＰＬＬ７２０が基準信号にロックされておりかつ動作可能であるとき、ＰＬＬ７２０はＰＬＬ・ＯＫ信号７５３を発生する。ゲート７６１〜７６４は、表１に掲げられたクロック選択シーケンスを起こすために、制御信号ＰＬＬ＿ＯＦＦ，ＯＳＣ＿ＯＦＦ，ＳＥＬ＿Ａ信号を発生する。選択されたクロック源が動作可能なとき、ＣＬＫ＿ＯＫ信号７６５が活性化される。

図９は、ソフトウェア制御されるディープ・スリープ・ウェークアップを用いて小電力モードを制御する制御レジスタを備える、図７に類似のクロック捕捉システムのブロック図である。本発明のこの実施例は、ディープ・スリープからのウェークアップの後に使用されるクロック源としてのＰＬＬ８２０から発振器７１０への自動スイッチと、ＰＬＬ８２０が安定化したときウェークアップの後にシステム・クロック源としてのＰＬＬ８２０のソフトウェア指示される選択とを特徴とするシステムである。このシステムは、図７に示されたものに類似しているが、後者ほど多くのパワーダウン・モードを遂行しない。更に、ハードウェア電子回路が、活性化されている発振器オフ（ＯＳＣＯＦＦ）信号８６２に応答してディープ・スリープ・パワーダウン中のシステムクロック源として発振器を確立する。

ディープ・スリープ・ウェークアップ後にシステムクロック源としてＰＬＬ８２０を再確立するのは、ソフトウェアである。この実施例では、ディープ・スリープ・パワーダウンへのエントリが、活性化されるＯＳＣＯＦＦ信号８６２に応答してクロック制御レジスタ８３０内の値を修正する。この実施例は、システム内のマイクロプロセッサまたはマイクロコントローラにいつＰＬＬ８２０の出力が安定化しているべきか判定するタイマ機能を実現可能にして、この機能をハードウェアとして実現する必要を除去する。

図９に示された実施例では、クロック選択およびパワーダウン・モードは、クロック制御レジスタ８３０内の２ビット（ＬＰＭ＿Ｍ［１：０］）小電力モード選択コードを用いて指定される。この実施例では、この２ビット・コードは、表２に概括されたように使用される。

図１０は、ＰＬＬを再イネーブルするソフトウェア制御を用いる、図９のパワーダウン選択論理の回路図である。発振器７１０が動作可能であるとき、発振器７１０は発振器ＯＫ信号７５２を発生する。ゲート８６１〜８６３は、表２に掲げられたクロック選択シーケンスを作るために制御信号ＰＬＬＯＦＦ，ＯＳＣＯＦＦ，ＳＥＬ＿Ａ信号を発生する。発振器７１０が動作可能なとき、ＣＬＫＯＫ信号８６５が活性化される。

本発明に従って構成されたクロック捕捉サブシステムの他の実施例が図１１に示されており、これは三投インタロックド・クロック・マルチプレクサを使用するクロック捕捉サブシステムのブロック図である。発振器１１１０はＣＬＫＡ信号１０４を発生するのに対して、分周器１１１１はＣＬＫＡ信号１０４の周波数を２分周して、ＣＬＫＢ信号１０６を形成する。ＰＬＬは発振器１１１０にロックされて、ＣＬＫＣ信号１１０７を形成し、この信号は分周器１１２１によって決定された１，２，３，４，５または９の係数だけＣＬＫＡ信号１０４と異なる周波数を有する。それゆえ、周波数の異なるクロック特性おそらくはデューティサイクルを有する３つのクロック源をＩＣＭ１１００内に出現させる。ＩＣＭ１１００はＣＬＫＯＵＴ信号１０２を捕捉し、この信号は制御信号１１０８に応答してマイクロプロセッサ１１７０に供給される。

図１２は、本発明による、図１１の三投インタロックド・クロック・マルチプレクサの回路図である。ＩＣＭ１１００は、ＩＣＭ１００に類似しているが、クロック特性を選択したクリーンなグリッチのない出力クロック信号１０２を捕捉するために、ＳＥＬ０信号１１０８ａおよびＳＥＬ１信号１１０８ｂを選択するのに応答して３つのクロック源信号（ＣＬＫＡ信号１０４，ＣＬＫＢ信号１０６およびＣＬＫＣ信号１１０７）の間を切り替えるインタロックド・クロック・マルチプレクサの他の実施例である。この実施例では、ＣＬＫＣ信号１１０７は、典型的には、ＰＬＬ１１２０によって発生される。ＰＬＬ１１２０はまた、「ＰＬＬ＿ＯＫ」信号１１０８ｅを発生し、この信号はこのＰＬＬがロックしたことかつ良好ＣＬＫＣ信号１１０７を発生していることを表示する。

ＩＣＭ１１００は制御信号ＳＥＬ０およびＳＥＬ１によって制御され、これらの信号の真理値表を表３に掲げる。

ＩＣＭ１１００の電子回路は、２つ以上のクロック源が同時に選択され得ないように設計される。ＣＬＫＡシンクロナイザ３１０とＣＬＫＢシンクロナイザ３１２とＣＬＫＣシンクロナイザ１２１３とは、交さ結合スイッチを形成するようにインタロックされる。もしＣＬＫＡ信号が選択されるならば、ＣＬＫＡ信号が選択されなくなるまでＣＬＫＢ信号またはＣＬＫＣ信号を選択することができない。同じことが、ＣＬＫＡ信号，ＣＬＫＢ信号およびＣＬＫＣ信号の他の組合わせに対しても成り立つ。各クロック源毎の２段シンクロナイザは、図４および図５を参照して説明したように、先行選択を「ブレーク」した後かつ新たな選択を「メーク」する前の約２サイクルである待機状態を発生することによって、切替え中にグリッチが起こらないことを保証する。

この実施例では、２つの小電力モードが利用可能である。１つのモードは、ＣＬＫＣのみを停止させることを許す。他のモードは、全てのクロックをディスエーブルすることを許す。これらのモードは、ＰＬＬオフ（ＰＬＬ＿ＯＦＦ）信号１１０８ｃ，全クロックオフ（ＡＬＬ＿ＯＦＦ）信号１１０８ｄおよびＰＬＬ動作可能（ＰＬＬ＿ＯＫ）信号１１０８ｅによって制御される。ＰＬＬ＿ＯＦＦ信号およびＡＬＬ＿ＯＦＦ信号は、制御レジスタ７３０または制御レジスタ９３０のような制御レジスタを使用して図８または図１０に示されたような電子回路によって形成されてよい。制御レジスタをセットすることによっていったん小電力モードが指定されると、プロセッサ１１７０が休止（ＩＤＬＥ）命令を実行するかまたは小電力モードに入るべきことを表示するビットを制御レジスタに書き込むまで、一般に小電力モードに入らない。全オフ小電力モードに入った後、ウェークアップ事象が起こるまで、発振器イネーブル信号７５１が不活性化される。

もしＣＬＫＣ信号が選択され（ＳＥＬ１＝１）かつＰＬＬ＿ＯＦＦ信号がハイ（活性化）へ移行するならば、本発明に従って先に説明したような適当な同期の後に、制御信号ＳＥＬ０の値に依存して、ＣＬＫＯＵＴ信号１０２はＣＬＫＣ信号１１０７からＣＬＫＡ信号１０４またはＣＬＫＢ信号１０６へ切り替えられる。次いで、ＰＬＬ１１２０をディスエーブルすることができる。ＰＬＬ＿ＯＦＦ信号が再び不活性化されるとき、ＰＬＬ＿ＯＫ信号がハイへ移行して、ＣＬＫＣ信号１１０７が安定であることを表示するまでＣＬＫＯＵＴ信号１０２は引き続きＣＬＫＡ信号１０４／ＣＬＫＢ信号１０６によって供給されることになる。このとき、ＣＬＫＣ信号１１０７はＩＣＭ１１００によって捕捉されて、適当な同期の後にＣＬＫＯＵＴ信号１０２を形成する。

もしＡＬＬ＿ＯＦＦ信号が活性化されかつＣＬＫＡ信号１０４またはＣＬＫＢ信号１０６が現在選択されているならば、全てのクロックは選択されずかつＣＬＫＯＵＴ信号１０２は適当な同期の後にロウへ移行することになる。このとき、全てのクロック源を停止させることができる。ＡＬＬ＿ＯＦＦ信号が再び不活性化されるとき、適当な同期の後に制御信号ＳＥＬ０の値に依存して、ＣＬＫＡ信号およびＣＬＫＢ信号のどちらかが選択されることになる。

本発明の他の態様は、ＡＬＬ＿ＯＦＦ信号が活性化されかつＣＬＫＣが現在選択されているならば、上に説明したように、制御信号ＳＥＬ０の値に依存して、ＣＬＫＯＵＴ信号１０２はＣＬＫＣ信号１１０７からＣＬＫＡ信号１０４またはＣＬＫＢ信号１０６へ切り替えられる。いったんＣＬＫＯＵＴ信号１０２がＣＬＫＡ信号１０４またはＣＬＫＢ信号１０６へ切り替えられると、この現行状態がＲＳラッチ１２６１またはＲＳラッチ１２６２によって捕捉され（ＷＡＳ＿ＡまたはＷＡＳ＿Ｂ）、次いで、全てのクロックが選択されなくて、ＣＬＫＯＵＴ信号１０２は適当な同期の後にロウへ移行する。ＡＬＬ＿ＯＦＦ信号が再び不活性化されるとき、ＲＳラッチ１２６１，１２６２内にラッチされた値に依存して、ＣＬＫＡ信号１０４およびＣＬＫＢ信号１０６のどちらかが選択されることになる。ＰＬＬ＿ＯＫ信号１０２がハイへ移行してＣＬＫＣ信号１１０７が安定であることを表示するまで、ＣＬＫＯＵＴ信号１０２は引き続きＣＬＫＡ信号１０４／ＣＬＫＢ信号１０６によって供給される。次いで、ＣＬＫＯＵＴ信号１０２は、同期の後にＣＬＫＣ信号１１０７へ復帰するように切り替えられる。このクロック・スイッチング・シーケンスの利点は、プロセッサ１１７０がＣＬＫＡ信号１０４またはＣＬＫＢ信号１０６を使用してウェークアップ事象の後に敏速に動作を開始し、次いで、ＰＬＬ１１２０が安定であるときに自動的にＣＬＫＣ信号１１０７へ切り替えることができるということである。

あるシステムでは、クロック源が安定になる前にこれを再選択するのを回避するために、Ｂ＿ＯＫ信号またはＡ＿ＯＫ信号でＡＬＬ＿ＯＦＦ信号をゲートする必要があることに注意されたい。

本発明の他の態様が図１３に示されており、この図は電力が再回復された後に少なくとも１つのクロック源を強制的に活性にするために図３または図１２のＩＣＭ１００に接続してよいオプショナル回路の回路図である。ある状況下では、２つ以上のシンクロナイザ３１０，３１２，１２１３をクロック捕捉サブシステムに電源を投入中に変則状態にセットすることがある。図１３の回路は、２つ以上のクロックがゲート１３６０で選択されるかどうか検出しかつどのクロック信号もゲート１３６１で選択されないかどうか検出する。もしＡＬＬ＿ＯＦＦ信号が活性化されていないならば、ゲート１３６２はゲート１３６３をイネーブルして、信号ＯＳＣ＿ＯＦＦの状態にかかわらずイネーブル発振器信号を形成し、かつゲート１３６４をイネーブルしてＰＬＬイネーブル信号を形成する。発振器およびＰＬＬをターンオンすることによって、クロック信号をシンクロナイザ３１０，３１２，１２１３に供給し、これによって変則状態が除去される。

本発明の新規な回路は、データ処理システム内に多くの有利な用途を有する。特定の状況に対して処理速度を最適化するために多数のクロック源のうちのどれか１つを選択することができ、次いで、データ処理システム内のプロラム動作の制御の下で異なる最適化のために異なるクロック源に変更することができる。

他の利点は、自動的にまたはソフトウェア制御の下に小電力モードに入るか出るときに、種々のクロック・スイッチング・シーケンスを遂行できるということである。

２つのクロック源信号の間を選択する双投ＩＣＭを有する本発明の実施例、および３つのクロック源信号の中から選択する三投ＩＣＭを有する本発明の実施例が説明され、ここで、各クロック源信号はある数のクロック源から導出される。３クロック信号入力より多い入力を備えるＩＣＭを有する他の実施例も同様にして構成される。

ここで使用された用語、「供給される」、「接続される」および「接続」は、電気的に接続されることを意味し、追加構成要素がその電気通路内にある場合を含む。

本発明は実施例を参照して説明されたが、この説明は限定する意味に解釈されることを意図していない。本発明の種々の実施例は、この説明を参照すれば当業者に明らかであろう。したがって、添付の特許請求の範囲は、本発明の真の範囲および精神に属するこれらの実施例のいかなる変形をも包含すると考える。

以上の説明に関して更に以下の項を開示する。

（１）複数のクロック源の中から選択可能である出力クロックを供給するクロック捕捉システムを含む電子データ処理システムであって、
前記クロック捕捉システムが、
複数のクロック源と、
前記複数のクロック源の中から一つの選択されたクロック源を指定する選択手段と、
複数のクロック源入力端子を有するインタクロックド・クロック・マルチプレクサであって、前記複数のクロック源の異なる１つが前記複数のクロック源入力端子の各々に接続され、前記選択手段に応答性であり、前記複数のクロック源入力端子のどれかから得られた先に選択されたクロック源に相当する出力クロック端子上の１完全クロックサイクルの終端において、かつ前記複数のクロック源入力端子の他のどれかから得られた新たに選択されたクロック源の１完全サイクルが開始される以前において、前記出力クロック端子に所定論理値の待機状態を挿入するように動作するインタロックド・クロック・マルチプレクサとを包含し、
前記待機状態は、前記新たに選択されたクロック源の少なくとも１サイクルより長くかつ前記新たに選択されたクロック源を同期させる最長時間より短いかまたは近似的に等しい、電子データ処理システム。

（２）第１項記載の電子データ処理システムにおいて、前記同期させる最長時間が前記新たに選択されたクロック源の２サイクルより小さいかまたは近似的に等しい、電子データ処理システム。

（３）第１項記載の電子データ処理システムにおいて、前記インタクロックド・クロック・マルチプレクサが
第１の遅延時間を有する第１のクロック源シンクロナイザに接続された第１のクロック源入力端子と、
第２の遅延時間を有する第２のクロック源シンクロナイザに接続された第２のクロック源入力端子と、
前記選択手段から選択信号を受け取る選択端子と、
前記第１のクロック源シンクロナイザに接続された出力，前記選択端子に接続された第１の入力および前記第２のクロック源シンクロナイザに接続された第２の入力を有する第１のインタロック回路であって、前記選択信号が第１の所定選択状態にありかつ前記第２のクロック源シンクロナイザが活性化されていないときに限り前記第１のクロック源シンクロナイザに活性化信号を供給するように動作する第１のインタロック回路と、
前記第２のクロック源シンクロナイザに接続された出力，前記選択端子に接続された第１の入力および前記第１のクロック源シンクロナイザに接続された第２の入力を有する第２のインタロック回路であって、前記選択信号が第２の所定選択状態にありかつ前記第１のクロック源シンクロナイザが活性化されていないときに限り前記第２のクロック源シンクロナイザに活性化信号を供給するように動作する第２のインタロック回路と、
前記第１および第２のクロック源端子と前記第１および第２のクロック源シンクロナイザとに接続された前記出力クロック端子上に前記出力クロック信号を形成する出力回路であって、前記第１のクロック源シンクロナイザが活性化されているときに限り前記第１のクロック源端子上の信号に相当する前記出力信号を形成するように、また、前記第２のクロック源シンクロナイザが活性化されているときに限り前記第２のクロック源端子上の信号に相当する前記出力信号を形成するように、さらに、前記第１のクロック源シンクロナイザも前記第２のクロック源シンクロナイザも活性化されていないときに限り前記待機状態を形成するように動作する出力回路とを含む、電子データ処理システム。

（４）第３項記載の電子データ処理システムであって、第３の遅延時間を有する第３のクロック源シンクロナイザに接続された少なくとも一つの第３のクロック源入力端子を更に含み、前記出力回路が少なくとも前記第３のクロック源端子と少なくとも前記第３のクロック源シンクロナイザとに接続され、前記シンクロナイザのどれもが活性化されていないときに限り前記待機状態が形成される、電子データ処理システム。

（５）第３項記載の電子データ処理システムであって、前記第１および前記第２のクロック源シンクロナイザに接続された、前記複数のクロック源の２つ以上が選択されるかどうか検出しかつ前記複数のクロック源のどれもが選択されないかどうか検出する検出回路を更に含む、電子データ処理システム。

（６）第１項記載の電子データ処理システムにおいて、前記選択手段が、プログラマブル装置によって制御される選択回路を含む、電子データ処理システム。

（７）第１項記載の電子データ処理システムにおいて、前記選択手段が手動手段によって制御される選択回路を含む、電子データ処理システム。

（８）第１項記載の電子データ処理システムにおいて、前記選択手段が、前記複数のクロック源のうちの１つのクロック源からのＯＫ信号に応答して前記ＯＫ信号が活性化されているときに限り前記１つのクロック源を選択する回路を含む、電子データ処理システム。

（９）第１項記載の電子データ処理システムであって、前記出力クロック端子に接続される処理装置を更に含み、前記処理装置が前記出力クロック信号に応答する処理回路を有する、電子データ処理システム。

（１０）第９項記載の電子データ処理システムにおいて、前記クロック捕捉システムと前記処理装置とが単一半導体基板上に形成される、電子データ処理システム。

（１１）選択可能クロック特性を有するクロック信号を処理装置に供給する方法であって、
複数のクロック源を供給するステップであって、前記クロック源の各々が複数のクロック特性の少なくとも一つ有するステップと、
第１のクロック選択状態を確立することによって前記複数のクロック源の中から第１のクロック特性を有する第１のクロック源を選択するステップと、
前記処理装置に前記クロック信号を供給するために出力クロック端子へ前記第１のクロック源を接続するステップであって、前記第１のクロック源が前記第１のクロック選択状態に応答して選択されるステップと、
前記複数のクロック源の中から第２のクロック特性を有する第２のクロック源へクリーンに切り替えるステップとを含み、
前記切り替えるステップが、
第２のクロック選択状態を確立することによって前記第２のクロック源を選択するステップと、
前記クロック信号が第１の論理状態にある間に第１の同期遅延の後に前記出力クロック端子から前記第１のクロック源を遮断するステップであって、前記第１の同期遅延が前記第１のクロック源によって同期させられるステップと、
第２の同期遅延中に前記第１の論理状態に前記クロック信号を維持するステップであって、前記第２の同期遅延が前記第２のクロック源によって同期させられるステップと、
前記第２のクロック源に相当する、前記第２のクロック特性に適合する前記第１クロックパルスが供給されるように、前記第２の同期遅延の終端において前記出力クロック端子に前記第２のクロック源を接続して、グリッチまたはラント・パルスが前記出力クロック端子に供給されないようにするステップとを含む、方法。

（１２）第１１項記載の方法において、前記第１の同期遅延が前記第１のクロック源の約１周期より長く、前記第２の同期遅延が前記第２のクロック源の約１周期よりに長い、方法。

（１３）第１１項記載の方法において、前記第１のクロック源が位相ロックド・ループであり、
前記第１のクロック源に対する制御パラメータを変化させるステップであって、これによって前記第１のクロック特性を変更第１のクロック特性へ変化させるステップと、
前記処理装置が前記第２のクロック源を使用して動作を続行している間に前記第１のクロック源が安定するのを待機するステップと、
前記第１のクロック源が安定した後に前記第１のクロック源へクリーンに切り替えるステップと、を更に含む方法。

（１４）第１３項記載の方法において、前記第１のクロック源が選択されている間にもし前記第１のクロック源に対する前記制御パラメータが変化させられるならば、前記第２のクロック源が選択されるまで前記制御パラメータが有効にならない、方法。

（１５）第１２項記載の方法において、前記第２のクロック源を選択するステップが前記第２のクロック源からの信号に応答する方法。

（１６）電子データ処理システム用クロック捕捉サブシステムは、前記データ処理システムにクロック信号１０２として供給されるクロック源を捕捉するインタロックド・クロック・マルチプレクサ１００を有する。前記マルチプレクサ１００は、クロック源信号用の少なくとも２つの入力端子１０４，１０６を有する。各クロック源信号は２つ以上のクロック源１１０，１２０に接続することができる。制御レジスタ１３０は、前記マルチプレクサ１００がどのクロック源を選択するべきか指定する。前記マルチプレクサ１００は、各クロック信号入力上にインタロックド・シンクロナイザを有する結果、前記マルチプレクサ１００が切り替えられるとき、グリッチまたはラント・パルスを伴うことなく出力クロック信号１０２が第１のクロック源から第２のクロック源へクリーンに遷移する。

本発明によるインタロックド・クロック・マルチプレクサを使用して、２つの同期クロック源間を切り替える双投スイッチを備えるクロック捕捉システムのブロック図である。図１のインタロックド・クロック・マルチプレクサの各入力に供給されるいくつかのクロック信号の中から選択する方法を示す、ソフトウェア選択可能クロック捕捉サブシステムの詳細なシステムレベルブロック図である。図１の双投インタロックド・クロック・マルチプレクサの回路図である。本発明による図１に示されたインタロックド・クロック・マルチプレクサの動作のタイミング図である。本発明による図１に示されたインタロックド・クロック・マルチプレクサの（図４とスイッチ方向が逆の場合の）動作のタイミング図である。図１のスイッチに対するクロック源としてのプログラマブル位相ロックド・ループおよび発振器の使用を示すブロック図である。ハードウェア制御されるディープ・スリープ・ウェークアップで小電力モードを制御する制御レジスタを備える、図１に類似の本発明によるクロック捕捉システムのブロック図である。位相ロックド・ループを再イネーブルするハードウェア制御を用いる、図７のパワーダウン選択論理の回路図である。ソフトウェア制御されるディープ・スリープ・ウェークアップを用いて小電力モードを制御する制御レジスタを備える、図７に類似の本発明によるクロック捕捉システムのブロック図である。位相ロックド・ループを再イネーブルするソフトウェア制御を用いる、図９のシステムのパワーダウン選択論理の回路図である。プロセッサに接続された本発明に従って構成された三投インタロックド・マルチプレクサを使用するクロック捕捉システムのブロック図である。図１１の三投インタロックド・クロック・マルチプレクサの回路図である。本発明により電源が再回復された後に少なくとも１つのクロック源を強制的に活性化するために図３または図１２のインタロックド・クロック・マルチプレクサに接続してよいオプショナル回路の回路図である。

符号の説明

１００インタロックド・クロック・マルチプレクサ（ＩＣＭ）
１０２システムクロック源、出力クロック（ＣＬＫＯＵＴ）信号
１０４クロックＡ（ＣＬＫＡ）信号
１０６クロックＢ（ＣＬＫＢ）信号
１０８選択信号、すなわち、ＳＥＬ＿Ａ信号
１１０クロックＢ源
１２０クロックＡ源
１３０クロック制御レジスタ
２３２ハードウェア・インタロック
２３４ハードウェア・インタロック
３１０シンクロナイザ
３１２シンクロナイザ
３１４インタロック・ゲート
３２０セレクタゲート
６１０発振器
６２０位相ロックド・ループ（ＰＬＬ）
６３０制御レジスタ
６３２第２のラッチ
６４０クロック選択論理
７１０発振器
７２０ＰＬＬ
７３０クロック制御レジスタ
７４０パワーダウン制御論理
８２０ＰＬＬ
８３０クロック制御レジスタ
８４０クロック選択論理
１１００ＩＣＭ
１１０７出力クロック信号
１１１０発振器
１１１１分周器
１１２０ＰＬＬ
１１２１分周器
１１７０プロセッサ
１２１３シンクロナイザ
１２６１ラッチ
１２６２ラッチ
１３６１（選択）ゲート

Claims

複数のクロック源の中から選択可能である出力クロックを供給するクロック捕捉システムを含む電子データ処理システムであって、
前記クロック捕捉システムが、
複数のクロック源と、
前記複数のクロック源の中から一つの選択されたクロック源を指定する選択手段と、
複数のクロック源入力端子を有するインタクロックド・クロック・マルチプレクサであって、前記複数のクロック源の異なる１つが前記複数のクロック源入力端子の各々に接続され、前記選択手段に応答性であり、前記複数のクロック源入力端子のどれかから得られた先に選択されたクロック源に相当する出力クロック端子上の１完全クロックサイクルの終端において、かつ前記複数のクロック源入力端子の他のどれかから得られた新たに選択されたクロック源の１完全サイクルが開始される以前において、前記出力クロック端子に所定論理値の待機状態を挿入するように動作するインタロックド・クロック・マルチプレクサとを包含し、
前記待機状態は、前記新たに選択されたクロック源の少なくとも１サイクルより長くかつ前記新たに選択されたクロック源を同期させる最長時間より短いかまたは近似的に等しい、電子データ処理システム。
選択可能クロック特性を有するクロック信号を処理装置に供給する方法であって、
複数のクロック源を供給するステップであって、前記クロック源の各々が複数のクロック特性の少なくとも一つ有するステップと、
第１のクロック選択状態を確立することによって前記複数のクロック源の中から第１のクロック特性を有する第１のクロック源を選択するステップと、
前記処理装置に前記クロック信号を供給するために出力クロック端子へ前記第１のクロック源を接続するステップであって、前記第１のクロック源が前記第１のクロック選択状態に応答して選択されるステップと、
前記複数のクロック源の中から第２のクロック特性を有する第２のクロック源へクリーンに切り替えるステップとを含み、
前記切り替えるステップが、
第２のクロック選択状態を確立することによって前記第２のクロック源を選択するステップと、
前記クロック信号が第１の論理状態にある間に第１の同期遅延の後に前記出力クロック端子から前記第１のクロック源を遮断するステップであって、前記第１の同期遅延が前記第１のクロック源によって同期させられるステップと、
第２の同期遅延中に前記第１の論理状態に前記クロック信号を維持するステップであって、前記第２の同期遅延が前記第２のクロック源によって同期させられるステップと、
前記第２のクロック源に相当する、前記第２のクロック特性に適合する前記第１クロックパルスが供給されるように、前記第２の同期遅延の終端において前記出力クロック端子に前記第２のクロック源を接続して、グリッチまたはラント・パルスが前記出力クロック端子に供給されないようにするステップとを含む、方法。