TWI446720B - 積體電路時脈管理技術 - Google Patents

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TWI446720B TW097116739A TW97116739A TWI446720B TW I446720 B TWI446720 B TW I446720B TW 097116739 A TW097116739 A TW 097116739A TW 97116739 A TW97116739 A TW 97116739A TW I446720 B TWI446720 B TW I446720B
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Description

積體電路時脈管理技術 [相關申請案的參考]
與本申請案相關且同時另案待審的申請案為，美國專利案號＿＿＿(代理人文件編號TT6314)，標題為‘利用脈衝跳躍之積體電路時脈管理技術(TECHNIQUES FOR INTEGRATED CIRCUIT CLOCK MANAGEMENT USING PULSE SKIPPING’，由Bill K.C.Kwan等人於2007年5月17日申請，美國專利案號＿＿＿(代理人文件編號TT6315)，標題為‘利用多重時脈產生器之積體電路時脈管理技術(TECHNIQUES FOR INTEGRATED CIRCUIT CLOCK MANAGEMENT USING MULTIPLE CLOCK GENERATORS)’，由Craig Eaton等人於2007年5月17日申請，美國專利案號＿＿＿(代理人文件編號TT6322)，標題為‘用以促進功能與速度測試之積體電路時脈信號操作技術(TECHNIQUES FOR INTEGRATED CIRCUIT CLOCK SIGNAL MANIPULATION TO FACILITATE FUNCTIONAL AND SPEED TEST)’，由Atchyuth Gorti於2007年5月17日申請。
本發明大致係針對時脈管理，且具體而言，係針對積體電路時脈管理技術。
傳統上，電腦系統的電源管理藉由調整系統時脈頻率(以及頻繁地調整系統時脈的關聯電壓)而於給定的效能位 準上得到最佳(或接近最佳)省電狀態來實施。一般而言，該系統時脈頻率藉由改變提供給該系統時脈之鎖相迴路(phase locked loop,PLL)的頻率來調整。不幸地，當鎖相迴路的頻率被調整時，於該鎖相迴路再鎖定(re－lock)以使該系統可恢復正常運作前可能會有數百微秒(microsecond)的潛伏(latency)。於利用複數個鎖相迴路的處理器系統中，每一個鎖相迴路提供給不同的子系統各別的時脈信號，該系統的潛伏會假設為具有最大再鎖定潛伏的該鎖相迴路的潛伏。此外，於利用複數個鎖相迴路的系統中，同步化由該鎖相迴路提供之各別時脈信號可需要相對較複雜的解決方案。
傳統上，電腦系統的電源管理已藉由數種不同的技術來改善。舉例而言，早期的電腦系統已實行先進電源管理(advanced power management；APM)適用設計，該設計係通過基本輸入輸出系統(basic input output system；BIOS)而採用作業系統(operating system；OS)控制電源管理。如今，大部分的電腦系統採用先進組構與電源介面(advanced configuration and power interface；ACPI)適用設計以增益電源管理。該ACPI規格提供作業系統通過BIOS控制系統電源管理，該規格提供該作業系統直接控制低階硬體零件的方法，使得該作業系統幾乎能完全控制電源節省。一般來說，該ACPI規格促使先前僅見於攜帶型電腦之電源管理功能引進至桌上型電腦及伺服器。舉例而言，電腦系統可被置於極低電力狀態且該狀態能藉由普通的中斷指令 (interrupt)而可快速地喚醒該電腦。
該ACPI規格定義了7個狀態(G0、G1－S1、G1－S2、G1－S3、G1－S4、G2與G3)用於ACPI適用(ACPI－compliant)電腦系統。該G0狀態為該電腦系統的正常工作狀態。於該G0狀態中，中央處理單元(central processing unit；CPU)可執行指令或重覆地進出低電源狀態，例如C0－Cn與D0－D3。舉例而言，膝上型電腦系統使用電池電源時會慣例地關閉目前未使用的裝置。該G1狀態再區分為四個睡眠狀態S1到S4。於S1模式中，將系統從狀態G1帶入G0狀態所需的時間最短，其為最耗電源的睡眠模式。該G2狀態與G3狀態(機械關閉)幾乎相同，但於G2狀態中，某些組件仍保有電源使得該電腦能對應來自鍵盤、區域網路(local area network；LAN)裝置或通用串列匯流排(universal serial bus；USB)裝置等的輸入而甦醒。該G2狀態一般對應用戶發出的關閉命令而藉由作業系統來啟動。該裝置狀態D0－D3與裝置有關。於該D0狀態，該裝置處於全啟動(fully－on)操作狀態。該D1與D2狀態為中等電源狀態，該狀態的定義根據裝置而有所不同。於該D3狀態，該裝置的電源關閉且不作反應。
該ACPI規格定義4個中央處理單元(CPU)電源狀態，即C0至C3。該C0狀態為中央處理單元操作狀態。該C1狀態為該中央處理單元不執行指令，但能瞬間返回執行狀態。該C2狀態為該中央處理單元維持所有軟體顯現狀態，但會花費較長時間來喚醒。於該C3狀態，該中央處理單元 不需要保持其快取同調(cache coherent)，但要保持中央處理單元的狀態。該ACPI規格定義16個裝置或中央處理單元(分別地操作於D0或C0)可進入之效能(P)狀態。雖然該P狀態與實施任務有關，P0卻永遠代表最高的效能狀態，而P1至Pn依序代表較低的效能狀態直到n達到實施任務所特定的n限制，該n值會小於或等於16。
參考第1圖，顯示一種習知鎖相迴路(PLL)100於頻率提供應用裝置適當的輸出時脈信號，該頻率反應於參考時脈信號與一個或多個關聯的除法器(divider)數值。提供該參考時脈信號至該鎖相迴路100的輸入除法器102之輸入端。輸入除法器102的除法器數值藉由儲存於輸入除法器暫存器104的數值來支配。該輸入除法器102的輸出端耦接於相位偵測器106的第一輸入端，其中該偵測器之輸出端耦接於迴路濾波器108的輸入端。該迴路濾波器108的輸出端耦接於充電幫浦(charge pump)110的輸入端，其中該幫浦的輸出端耦接於電壓控制振盪器(voltage controlled oscillator；VCO)112的輸入端。該電壓控制振盪器112的輸出端耦接於回授除法器(feedback divider)114的輸入端，其中該回授除法器114的輸出端耦接於該相位偵測器106的第二輸入端。該回授除法器114的除法器數值藉由儲存於回授除法器暫存器116的數值所支配。
參考第2圖，顯示一種習知處理器系統200，包括可以用與第1圖的鎖相迴路100相同方法來設定之單一鎖相迴路202。該鎖相迴路202耦接於電源管理狀態控制器 204，該控制器用以將數值寫入該鎖相迴路202之一個或多個暫存器(例如輸入與回授除法器暫存器)以使該鎖相迴路202於一需求的頻率提供中央處理單元時脈信號給中央處理單元206以搭配給定之電源狀態。
參考第3圖，顯示一種習知的處理器系統300，利用多重鎖相迴路。主要的鎖相迴路302接收參考時脈信號且分別地提供輸出時脈信號(具有需求的頻率)給鎖相迴路304與鎖相迴路306的輸入端。該鎖相迴路304提供中央處理單元時脈信號給中央處理單元310而該鎖相迴路306提供時脈信號至電路312，該電路可為中央處理單元或需要時脈信號之其他電路。該鎖相迴路304與306可於相同或不同頻率提供時脈信號。該鎖相迴路302、304與306耦接至電源管理狀態控制器308，該控制器用以將數值寫入該鎖相迴路302至306之暫存器(例如輸入與回授除法器暫存器)以使該鎖相迴路304與306於對應需求電源狀態之一個或多個需求頻率提供時脈信號。應該察覺到當由該鎖相迴路302至306所提供之時脈信號的頻率於同一時間改變時，與頻率改變相關聯的潛伏對應於該鎖相迴路302至306中最慢一個的再鎖定時間。
當前需要的時脈管理技術大致上要能縮短關聯於時脈信號的頻率調整的潛伏。
為解決習知技術的缺失，本發明提供一種時脈產生器，包括：第一電路，係具有第一時脈輸入端用以於第一 頻率接收第一時脈信號，和第二時脈輸入端用以於第一頻率接收第二時脈信號，以及輸出端，其中，該第二時脈信號與該第一時脈信號之間具有相位差；以及，第二電路，係耦接於該第一電路，該第二電路具有模式信號輸入端用以接收模式信號，其中，該第一電路的輸出端用以提供產生時脈信號且該產生時脈信號的有效頻率係依據該第一與第二時脈信號與該模式信號決定。
本發明更提供一種時脈產生器系統，包括：第一電路，係具有第一時脈輸入端用以於第一頻率接收第一時脈信號、第二時脈輸入端用以於第一頻率接收第二時脈信號、以及輸出端，其中，該第二時脈信號與該第一時脈信號之間具有相位差；第二電路，係耦接於該第一電路，該第二電路具有模式信號輸入端用以接收模式信號，其中，該第一電路的輸出端用以提供產生時脈信號且該產生時脈信號的有效頻率係依據該第一與第二時脈信號與該模式信號決定；以及，鎖相迴路，包含用以提供該第一時脈信號的第一輸出端與用以提供該第二時脈信號的第二輸出端。
本發明又提供一種方法，包括：於第一頻率接收正交時脈信號；接收模式信號；以及，提供產生時脈信號且其有效頻率係依據該正交時脈信號與該模式信號決定。
根據本發明之不同的實施例，本文描述一種可程式化時脈產生器，提供具有相當寬頻域之產生時脈信號。該時脈產生器係組構成能於產生時脈信號(回應模式信號)中促 進頻率改變而無需藉由修正時脈信號(如正交(quadrature)時脈信號)的頻率，該時脈信號係由與該時脈產生器關連之鎖相迴路(PLL)提供。當應用於採用多重時脈領域的現代微處理系統時，該時脈產生器技術特別地佔優勢，每一時脈可操作於不同頻率且可回應例如電源管理狀態的改變而頻繁地改變頻率。因此，多重時脈產生器(如每一時脈領域配有一個)可用以促進於該時脈領域操作頻率的獨立且頻繁的改變。
根據本發明之一態樣，脈衝移除(pulse removal)技術可用以提供產生時脈信號的有效頻率之加強調整。根據此實施例，產生時脈信號的有效頻率藉由周期性脈衝跳躍(pulse skipping)予以修正(也就是，從產生時脈信號的時脈流(clock stream)中的每一選定時間周期移除一個或多個時脈脈衝)。根據本發明之不同態樣，單一鎖相迴路可用以提供正交時脈信號予多個時脈產生器，該產生器不包括內部鎖相迴路。該時脈產生器可於不同頻率提供個別產生時脈信號給關聯的時脈邏輯電路。該關聯的時脈邏輯電路相當於一個或多個中央處理單元核心、北橋電路(Northbridge circuit)、記憶體區塊等。當時脈處理器提供產生時脈信號給靜態時脈邏輯電路時，該時脈產生器可利用周期性脈衝跳躍(也就是，於時脈流的每一預定時間週期期間從該時脈流移除一個或多個脈衝)。根據本發明之不同態樣，時脈產生器可設計成提供具有高頻粒度(high frequency granularity)的產生時脈信號並且該產生時脈信號的頻率無 法立即地由習知時脈除法器提供。使用於本文的名詞「耦接」同時包括元件(或區塊)間的直接電性連接與藉由一個或多個介於其中的元件(或區塊)所提供之元件(或區塊)間的間接電性連接。使用於本文的名詞「實際頻率」意指頻率的實現無需利用脈衝跳躍。使用於本文的名詞「有效頻率」意指利用脈衝跳躍或不利用脈衝跳躍所實現的頻率。於本發明中，「脈衝跳躍」意指從預定時間周期內從時脈流移除一個或多個脈衝。
當習知正反器構型(flip－flop based)的計數頻率除法器可用以提供產生時脈信號，習知正反器構型的計數頻率除法器無法立即設定以提供任意的(arbitrary)時脈信號波形且通常僅就參考時脈信號的上升邊緣交替開關(toggle on)。因此，使用習知正反器構型的計數頻率除法器於頻率產生出時脈信號需要參考時脈信號具有四倍於用以產生該相同頻率的時脈信號(使用根據本發明所設定的時脈產生器)的頻率。此外，習知正反器構型的計數頻率除法器沒有能力產生一的除數或一又二分之一的除數。雖然習知的轉移暫存器(shift register)可作為時脈產生器以產生出任意的時脈信號波形，習知的轉移暫存器也需要參考時脈信號具有四倍於該產生出來的時脈信號之頻率，以用來產生該相同頻率的時脈信號(使用根據本發明所設定的時脈產生器)。於高頻的應用中，在四倍於產生時脈信號的頻率產生參考時脈訊號會消耗相當龐大的能量且不太實用。
根據本發明之一態樣，時脈產生器包括第一電路與第 二電路。該第一電路包括用以於第一頻率接收第一時脈信號之第一時脈輸入端，用以於該第一頻率接收第二時脈信號之第二時脈輸入端，以及輸出端。根據此態樣，該第二時脈信號與該第一時脈信號之間具有相位差(out－of－phase)。該第二電路耦接至該第一電路且包括用以接收模式信號的模式信號輸入端。該第一電路的輸出端用以提供產生時脈信號，該產生時脈信號的有效頻率係依據該第一與第二時脈信號與該模式信號而決定。
根據本發明之另一實施例，時脈產生器系統包括時脈產生器與鎖相迴路。該時脈產生器包括第一電路與第二電路。該第一電路包括用以於第一頻率接收第一時脈信號之第一時脈輸入端，用以於第一頻率接收第二時脈信號之第二時脈輸入端，以及輸出端。該第二時脈信號與該第一時脈信號之間具有相位差。該第二電路耦接至該第一電路且包括用以接收模式信號的模式信號輸入端。該第一電路的輸出端用以提供產生時脈信號，該產生時脈信號的有效頻率係依據第一與第二時脈信號與該模式信號而決定。該鎖相迴路包括用以提供該第一時脈信號之第一輸出端以及用以提供該第二時脈信號之第二輸出端。
根據本發明之另一態樣，提供一種方法，包括於第一頻率接收正交時脈信號、接收模式信號以及提供產生時脈信號，該產生時脈信號的有效頻率係依據該正交時脈信號與該模式信號來決定。
參考第4圖，顯示一種範例處理器系統400，包括兩 組根據本發明之不同態樣而設定之時脈產生器404與406。該時脈產生器404與406從鎖相迴路(PLL)402接收正交時脈信號，而該鎖相迴路402由例如晶體振盪器接收參考時脈信號。該時脈產生器404與406用以產生能回應該正交時脈信號的每一時脈邊緣而上升(或下降)之時脈信號。接下來有更詳細的描述，該時脈產生器404與406促進時脈信號的頻率的修正，該時脈信號係由該時脈產生器404與406提供且不改變該鎖相迴路402的輸入除法器與回授除法器。於此方式中，相關於頻率改變的再鎖定該鎖相迴路402之潛伏實質上可以避免。此外，由該產生器404與406所提供之時脈信號的頻率可以相當有效率的方式來獨自地改變。至少於一實施例中，當時脈信號的頻率改變時，該頻率漸增地改變以減少可能產生的感應雜訊。儘管只有兩組時脈產生器顯示於第4圖，應該要瞭解到任何數量的時脈產生器(如每一個時脈領域配有一個)可被應用於根據一個或多個所揭露的實施例而設定的系統中。
如圖示，該產生器404提供產生時脈信號(GEN_CLK1)予中央處理單元408。同樣地，該產生器406提供產生時脈信號(GEN_CLK2)予中央處理單元410。該產生器404與406耦接於電源管理模組(如電源管理狀態控制器)412，該電源管理模組412提供資訊給順序邏輯電路(sequential logic circuit)(第4圖無顯示)，該順序邏輯電路(如時脈狀態裝置)用以提供個別的圖形(pattern)(致能或模式位元樣式；enable or mode bit)給該產生器404與406，該產生器404與406 使用該圖型以於需求的頻率產生該個別的產生時脈信號。應該要瞭解到該產生時脈信號的頻率可根據本文揭露的不同技術，回應除了電源管理項目之外的項目而改變。應該也要瞭解到雖然本文的討論集中於使用正交時脈信號搭配該產生器404與406，描述於本文的技術可廣泛地延伸至使用多重時脈信號的時脈產生器，該多重時脈信號具有建立的相位關係以提供具有需求頻率的產生時脈信號。舉例而言，具有漸增的45度相位關係的四組時脈信號(也就是，第一時脈信號位於零度、第二時脈信號位於45度、第三時脈信號位於90度、以及第四時脈信號位於135度)可用以於每一時脈周期提供8個時脈邊緣。
參考第5圖，顯示一種利用時脈產生器系統的處理器系統500，該時脈產生器系統使用單一鎖相迴路502以提供產生時脈信號(GCLK0、GCLK1、NCLK、與NCLK2X)予多重處理器子系統506、508、510、與512。於第5圖中，該處理器子系統506、508、510、與512分別對應於第一處理器核心(核心0)、第二處理器核心(核心1)、北橋(NB)、以及記憶體模組(DDR2)。應該要瞭解到本文所揭露的技術可輕易延伸至包含多於或少於雙核心的處理器系統。該處理器系統500包括時脈狀態裝置514與多重時脈產生器520、522、524、與526，每一時脈產生器根據本發明不同的實施例來設定以於相同或不同的頻率提供該產生時脈信號(GCLK0、GCLK1、NCLK、與NCLK2X)。回應由電源管理模組(可實施於北橋中)或其他子系統接收之輸入，該 時脈狀態裝置514提供適當的圖形予每一時脈產生器520至526。於通常實施時，該時脈狀態裝置514包括用於每一時脈產生器520至526之分離狀態裝置(用以分別地產生適當的圖形)。為了減少關於提供圖形給該時脈產生器520與522的等待遲滯(overhead)，可於每一正交時脈周期利用兩組致能位元。在此情況中，每一致能位元被提供給每一時脈產生器520與522之兩組輸入端。應該要瞭解到僅於每一正交時脈周期提供兩組致能位元減少該可提供之產生時脈信號的頻率的解析度。
參考第6圖，描述一種時脈產生器600包括八個正反器(eight－flip－flops)602、八個正反器604、八個正反器606與八個正反器608。該正反器602至608可為，例如，邊緣觸發(edge－triggered)D型正反器或流通閂(flow－through latch)。於第6圖的時脈產生器600中，於該時脈信號CLK_0的每八個處理器周期會提供新的圖形給該正反器602至608之資料輸入端。於每八個正交時脈周期提供新的圖形(如二或四位元的圖形)減少產生該圖形(該圖形對應於時脈設備之需求頻率)的狀態裝置(或其它邏輯電路)的必要複雜性。應該要瞭解到假使有需要的話，根據應用的方式，狀態裝置可設計成於每一個正交時脈周期產生新的圖形。該正反器602的個別輸出被提供予多工器610的個別資料輸入端，該多工器610的輸出端耦接於邊緣選擇電路622之第一資料輸入端(EN_0)。相同地，該正反器604的個別輸出被提供予多工器612的個別資料輸入端，該多工器612 的輸出端耦接於邊緣選擇電路622之第二資料輸入端(EN_90)。於相似的方法中，該正反器606的個別輸出被提供予多工器614的個別資料輸入端，該多工器614的輸出端耦接於邊緣選擇電路622之第三資料輸入端(EN_180)。同樣地，該正反器608的個別輸出被提供予多工器616的個別資料輸入端，該多工器616的輸出端耦接於邊緣選擇電路622之第四資料輸入端(EN_270)。
以該正交時脈信號(CLK_0與CLK_90)為基礎之邊緣選擇電路622交換選擇位於該第一、第二、第三與第四輸入端的模式(致能)位元以設定產生時脈信號(GEN_CLK)的頻率。舉例而言，假定該正交時脈信號設定於2.0GHz的頻率且‘1010’的圖形於每一正交時脈周期分別供應至該邊緣選擇電路622之第一、第二、第三與第四輸入端，4.0GHz的產生時脈信號(GEN_CLK)會被提供至該邊緣選擇電路622之輸出端(見第10圖)。於另一範例中，假定該正交時脈信號設定於2.0GHz的頻率且‘1100’的圖形於每一正交時脈周期分別供應至該邊緣選擇電路622之第一、第二、第三與第四輸入端，2.0GHz的產生時脈信號(GEN_CLK)會被提供至該邊緣選擇電路622之輸出端(見第10圖)。於再另一範例中，假定該正交時脈信號設定於2.0GHz的頻率且‘1101’的圖形於第一正交時脈周期分別供應至該邊緣選擇電路622之第一、第二、第三與第四輸入端，‘1011’的圖形於第二正交時脈周期分別供應至該邊緣選擇電路622之第一、第二、第三與第四輸入端，以及‘0110’的 圖形於第三正交時脈周期分別供應至該邊緣選擇電路622之第一、第二、第三與第四輸入端，2.667GHz的產生時脈信號(GEN_CLK)會被提供至該邊緣選擇電路622之輸出端(見第10圖)。下方表1(用於具有2.0GHz頻率的正交時脈信號)列出相對於除法器數值為0.5、0.75、1、1.25、1.5、1.75、2、與2.25的範例圖形。
下方表2(用於具有2.0GHz頻率的正交時脈信號)列出相對於除法器數值為2.5、2.75、3、與3.25的範例圖形。
下方表3(用於具有2.0GHz頻率的正交時脈信號)列出相對於除法器數值為3.5、3.75、與4的範例圖形。
於表1至3中，該圖形長度為以正交時脈相位所測量之重複時脈波形的長度。舉例而言，為了產生2GHz時脈信號，於每一正交時脈周期提供具有長度為四且數值為‘1100’的圖形。於另一範例中，為了產生1.333GHz時脈信號，於三個正交時脈周期重複兩次具有長度為六且數值為‘111000’的圖形。
參考第8圖，有該邊緣選擇電路622(時脈產生器)更詳細的說明。該電路622包括正反器804、正反器806、正反器808與正反器810。該正反器804至810可為，例如，邊緣觸發D型正反器或流通閂。圖形可經由第6圖的正反 器602至608提供至該正反器804至810之個別資料輸入端。或者，圖形可直接提供至該正反器804至810之資料輸入端。該正反器806與810的時脈輸入端接收由反向器802提供之反向CLK_0信號。該正反器804的輸出端耦接於多工器812之第一資料輸入端(0)以及該正反器806的輸出端耦接於多工器812之第二資料輸入端(1)。同樣地，該正反器808的輸出端耦接於多工器812之第三資料輸入端(2)以及該正反器810的輸出端耦接於多工器812之第四資料輸入端(3)。以該正交時脈信號(CLK_0與CLK_90)的邊緣為基礎之多工器812，可於該多工器812的第一、第二、第三與第四輸入端交替選擇致能位元以設定產生時脈信號(GEN_CLK)的頻率。
該邊緣選擇電路622於每一正交時脈周期(包括四個時脈邊緣)平行讀取四個位元並且連續地將其讀出作為產生時脈信號(GEN_CLK)。該正反器804至810的資料輸入端形成四位元圖形暫存器。該正反器804至810的輸出端供給該四對一多工器812的資料輸入端。該正交時脈信號(CLK_0與CLK_90)供給該多工器812之個別選擇輸入端，而於每一正交時脈周期選擇適當的圖形位元。因為每一正反器804至810的輸出端被設定至該多工器812的其中一個別資料輸入端是在選擇該資料輸入端前，所以該電路622的時脈至輸出(clock－to－output)延遲實質上對於該正反器804至810的延遲沒有反應，而是實質上依據該多工器812的選擇至輸出(select－to－output)延遲所造成。當該圖形暫存 器由該正交時脈信號的八分之一頻率下運行的時脈領域來供應時，產生該圖形暫存器位元(bit)的邏輯可被簡化。於一實施例中，外部邏輯(如狀態裝置)一次供應該圖形暫存器位元32個位元，於每八個正交時脈周期提供四個位元。一種產生八分(divide－by－eight)時脈(DIV8_CLK)的3位元計數器620(參見第6圖)被用來於每一正交時脈周期選擇有那四個圖形位元被用掉。
根據本發明之另一態樣，可採用脈衝移除技術以調整產生時脈信號的頻率。從時脈流移除脈衝提供具有有效頻率的產生時脈信號，該產生時脈信號可用於靜態時脈邏輯電路(如中央處理單元)。根據該脈衝移除技術的一態樣，可利用除法器識別標誌(divider identification；DID)與頻率識別標誌(FID)以識別時脈信號(例如要如何依每一個P與C電源管理狀態做修正)。通常，除法器識別標誌相應於2的乘冪值除法而頻率識別器則顯示脈衝最大數量裡面有多少個脈衝仍然存在於每一脈衝列(pulse train)中。於此實施例中，該有效頻率係計算如下：fe ＝(fq /DID)*(FID/Pmax )其中fe 為有效頻率，fq 為該正交時脈頻率，以及Pmax 為於該正交時脈頻率下之脈衝最大數量。舉例而言，如果該正交時脈頻率為2.2GHz，該脈衝最大數量被設為22。600MHZ的有效頻率可藉由將DID設定為2且FID設為12(fe ＝(2.2GHz/2)*(12/22)＝600MHz)來獲得。
相對於不同的FID與DID數值的範例有效頻率(用於 2.0GHz頻率的正交時脈信號)列於下方表4中。
對於表4，該脈衝最大數量設為20。為了從該2.0GHz正交時脈信號裡提供1.5GHz產生時脈信號，該DID可被設為1而該FID可被設為15(1.5GHz＝(2.0GHz/1)*(15/20))，其相當於在2.0GHz正交時脈信號的每20個脈衝裡跳過5個脈衝。參考表1，2.0GHz的時脈信號可於每個正交時脈周期(即每四個時脈邊緣)使用圖形‘1100’(見第10圖)來產生。為了從20個正交時脈周期裡產生1.5GHz的時脈信號，該20個脈衝中的5個可使用以下的圖形移除以實現連續的正交時脈周期如：‘1100’用於該第一周期；‘1100’用於該第二周期；‘1100’用於該第三周期；‘0000’用於該第四周期；‘1100’用於該第五周期；‘1100’用於該第六周期；‘1100’用於該第七周期；‘0000’用於該第八周期；‘1100’用於該第九周期；‘1100’用於該第十 周期；‘1100’用於該第十一周期；‘0000’用於該第十二周期；‘1100’用於該第十三周期；‘1100’用於該第十四周期；‘1100’用於該第十五周期；‘0000’用於該第十六周期；‘1100’用於該第十七周期；‘1100’用於該第十八周期；‘1100’用於該第十九周期；以及，‘0000’用於該第二十周期。應注意到在第四、第八、第十二、第十六、與第二十周期中的圖形會使得這些周期中的脈衝從該時脈流被移除。應該要瞭解到相同的有效頻率可藉由從與指定不一樣的周期中移除脈衝來達成。該圖形可藉由，例如，狀態裝置來產生。
參考第11圖，描述一種用以提供產生時脈信號的程序1100。於步驟1102中，該程序1100從，例如，啟動該處理系統400開始操作。下一步，於步驟1104中，藉由該處理系統400的鎖相迴路402接收參考時脈信號。接著，於步驟1106中，為回應該參考時脈信號，該鎖相迴路402提供正交時脈信號給該處理系統400的一個或多個時脈產生器404與406。而且，於步驟1106中，個別時脈狀態裝置(未顯示於第4圖)依據為每個時脈產生器404與406所選擇的個別頻率而提供適當的個別模式信號(致能或模式位元)。然後，於步驟1108中，該時脈產生器404與406接收該個別模式信號與該正交時脈信號。
下一步，於步驟1110中，該時脈產生器404與406提供個別產生時脈信號給個別時脈邏輯電路(此例中為中央處理單元408與410)，其於此例中為靜態時脈邏輯電路。 然後，於決策步驟1112中，該個別時脈狀態裝置判斷是否該電源管理模組412顯示了需要有電源狀態改變。如果步驟1112沒有顯示需要有電源狀態改變，控制流程在步驟1112上循環。當步驟1112顯示需要有電源狀態改變，控制流程轉移至決策步驟1114，其中該狀態裝置判斷是否該處理器系統400需要被關閉電源。如果步驟1114顯示要關閉電源，控制流程會轉移至步驟1118以使程序1100結束。另一方面，當步驟1114沒有顯示要關閉電源，控制流程會轉移至步驟1116，其中該狀態裝置依據該電源管理模組412所提供的資訊來修改該個別模式信號。
於處理系統中，很常見到不同的子系統操作於不同的頻率。舉例而言，雙倍資料率(double data rate；DDR)記憶體模組可設計成於許多設定頻率裡操作，如100MHz的倍數。於典型的處理系統中，由與中央處理單元核心關聯的鎖相迴路實現不同的頻率通常需要整數(如1、2、3等)除法器或整數加二分之一(如1.5、2.5等)除法器。此例中，因為該DDR頻率是依最大中央處理單元核心的頻率來決定，所以該DDR頻率不會是理想的頻率，但其名義上的差別通常小於或等於該理想頻率的百分之十且滿足大部分的應用。
舉例而言，假定鎖相迴路於2.3GHz提供正交時脈信號且中央處理單元剛開始係操作於2.3GHz(也就是，DID設為1且FID設為23)而電源管理狀態的改變顯示中央處理單元需要700MHz的頻率。此例中，與該中央處理單元關 聯的時脈產生器接收DID相當於2與FID相當於14的圖形(來自關聯的狀態裝置)。同樣地，具有200MHz頻率的預設北橋時脈信號可藉由提供相當於除以11.5之圖形至關聯時脈產生器而從2.3GHz時脈信號來取得。此外，383MHz時脈信號可藉由提供能使關聯時脈產生器實行除以6之圖形而從用於記憶體模組(如DDR2－800記憶體模組)之2.3GHz時脈信號中取得。雖然該時脈信號不是如上所述的理想400MHz時脈信號，但該時脈信號係在該期望值百分之十以內。
下方表5說明數個示範頻率，可使用揭露於本文的技術從數個不同的正交時脈信號頻率(800至3200MHz)中取得。
於表5中，該標的DDR頻率為400MHz。檢閱該圖表中的數據可以看出，該NCLK頻率於360與400MHz間變化且該NCLK2x頻率於720與800MHz間變化。
雖然至少一示範實施例已呈現於前述之詳細的說明中，但是要瞭解到龐大數量的變化仍然存在。同時也要瞭解到該示範實施例僅為範例，並不意圖以任何方式限制本 發明的範圍、適用性與組構。更進一步地，前述詳細的說明將提供本技術領域中具有通常知識者方便的指示以實施該示範實施例。應了解到在不背離由附加專利申請範圍與其法理上等效物所提出之本發明的範圍之情況下，元件的功能與佈置的不同變化係可以被實施。
100、304、306‧‧‧鎖相迴路
102‧‧‧輸入除法器
104‧‧‧輸入除法器暫存器
106‧‧‧相位偵測器
108‧‧‧迴路濾波器
110‧‧‧充電幫浦
112‧‧‧電壓控制振盪器
114‧‧‧回授除法器
116‧‧‧回授除法器暫存器
200、300、400、500‧‧‧處理器系統
202、402、502‧‧‧鎖相迴路
204、308‧‧‧電源管理狀態控制器
206、310‧‧‧中央處理單元
302‧‧‧主要的鎖相迴路
312‧‧‧中央處理單元或其他電路
404、406、600‧‧‧時脈產生器
408、410‧‧‧中央處理單元
412‧‧‧電源管理模組
506、508、510、512‧‧‧處理器子系統
514‧‧‧時脈狀態裝置
520、522、524、526‧‧‧時脈產生器
528、620‧‧‧3位元計數器
602、604、606、608、804、806、808、810‧‧‧正反器
610、612、614、616、812‧‧‧多工器
622‧‧‧邊緣選擇電路
802‧‧‧反向器
1100‧‧‧程序
1102、1104、1106、1108、1110、1112、1114、1116、1118‧‧‧步驟
本發明藉由參考附加圖示使技術領域中具有通常知識者對本發明可有較佳的了解，且明瞭其許多特色與優點。
第1圖是習知鎖相迴路的電子方塊圖。
第2圖是利用單一鎖相迴路的習知處理器系統的電子方塊圖。
第3圖是利用多重鎖相迴路的習知處理器系統的電子方塊圖。
第4圖是利用單一鎖相迴路搭配根據本發明不同實施例所設定的多重時脈產生器之處理器系統的電子方塊圖。
第5圖是利用時脈產生器系統的處理器系統的電子方塊圖，該時脈產生器系統包括時脈狀態裝置與根據本發明不同態樣所設定的多重時脈產生器。
第6圖是一種根據本發明一實施例所設定的示範時脈產生器的電子方塊圖。
第7圖是一種由參考時脈信號(REFCLK)產生且提供至第6圖時脈產生器之個別時脈輸入端之示範正交時脈信號(CLK_0與CLK_90)的信號圖示。
第8圖是採用顯示於第7圖的正交時脈信號(CLK_0與 CLK_90)之示範時脈產生器(邊緣選擇電路)的電子方塊圖。
第9圖是相關聯第6圖時脈產生器的不同信號的示範信號圖。
第10圖是一種提供給第6圖時脈產生器之時脈輸入端的正交時脈信號(CLK_0與CLK_90)以及三組提供於第6圖時脈產生器輸出端的示範產生時脈信號(GEN_CLK)之示範信號圖示。
第11圖是提供產生時脈信號的示範程序流程圖，該產生時脈信號係反應於正交時脈信號與模式信號。
於不同圖示使用相同的參考符號代表相似或完全相同的物品。
400‧‧‧處理器系統
402‧‧‧鎖相迴路
404、406‧‧‧時脈產生器
408、410‧‧‧中央處理單元
412‧‧‧電源管理模組

Claims (17)

  1. 一種時脈產生器，包括：第一電路，係具有第一時脈輸入端用以於第一頻率接收第一時脈信號，且具有第二時脈輸入端用以於該第一頻率接收第二時脈信號，以及具有輸出端，其中，該第二時脈信號與該第一時脈信號之間具有相位差；以及第二電路，係耦接於該第一電路，該第二電路具有模式信號輸入端用以接收模式信號，其中，該第一電路的輸出端用以提供所產生的時脈信號且該所產生的時脈信號之有效頻率係以該第一與第二時脈信號與該模式信號為基礎；其中，該所產生的時脈信號之有效頻率為利用脈衝跳躍而獲得。
  2. 如申請專利範圍第1項之時脈產生器，其中，該第二時脈信號為該第一時脈信號的正交變形(version)。
  3. 如申請專利範圍第1項之時脈產生器，其中，該模式信號提供個別致能位元用於該第一與第二時脈信號的每一邊緣，且該個別致能位元的等級決定該所產生的時脈信號之有效頻率。
  4. 如申請專利範圍第1項之時脈產生器，其中，該第一電路包括：多工器，係具有第一輸入端、第二輸入端、第三輸入端、第四輸入端、第一選擇輸入端、第二選擇輸入端與輸出端。
  5. 如申請專利範圍第4項之時脈產生器，其中，該第二電 路包括：第一正反器，係具有用以接收包含於該模式信號中的第一模式位元之輸入端，用以接收該第一時脈信號之時脈輸入端，以及耦接於該多工器的第一輸入端之輸出端；第二正反器，係具有用以接收包含於該模式信號中的第二模式位元之輸入端，用以接收與第一時脈信號反相之時脈輸入端，以及耦接於該多工器的第二輸入端之輸出端；第三正反器，係具有用以接收包含於該模式信號中的第三模式位元之輸入端，用以接收該第一時脈信號之時脈輸入端，以及耦接於該多工器的第三輸入端之輸出端；以及第四正反器，係具有用以接收包含於該模式信號中的第四模式位元之輸入端，用以接收該與第一時脈信號反相之時脈輸入端，以及耦接於該多工器的第四輸入端之輸出端，其中，該第一選擇輸入端用以接收該第一時脈信號，該第二選擇輸入端用以接收該第二時脈信號，且該多工器用以依據該第一與第二時脈信號選擇該第一、第二、第三或第四模式位元其中之一者，且其中，該多工器的輸出端用以提供該所產生的時脈信號。
  6. 如申請專利範圍第1項之時脈產生器，其中，該時脈產生器不包含內部鎖相迴路。
  7. 如申請專利範圍第1項之時脈產生器，其中，該第一時 脈信號為具有約百分之五十的工作周期之周期性信號，且該有效頻率為實際頻率。
  8. 一種時脈產生器系統，包括：時脈產生器，包括：第一電路，係具有第一時脈輸入端用以於第一頻率接收第一時脈信號、第二時脈輸入端用以於該第一頻率接收第二時脈信號、以及輸出端，其中，該第二時脈信號與該第一時脈信號之間具有相位差；第二電路，係耦接於該第一電路，該第二電路具有模式信號輸入端用以接收模式信號，其中，該第一電路的輸出端用以提供所產生的時脈信號，且該所產生的時脈信號的有效頻率係以該第一與第二時脈信號與該模式信號為基礎；鎖相迴路，包含用以提供該第一時脈信號的第一輸出端與用以提供該第二時脈信號的第二輸出端；以及狀態裝置，係用以提供該模式信號；電源管理模組，係連結該狀態裝置，其中，回應電源狀態改變，該電源管理模組用以使該狀態裝置修正該模式信號。
  9. 如申請專利範圍第8項之時脈產生器系統，其中，該第二時脈信號為該第一時脈信號的正交變形。
  10. 如申請專利範圍第8項之時脈產生器系統，其中，該模式信號提供個別致能位元用於該第一與第二時脈信號的每一邊緣，且該個別致能位元的等級決定該所產生的 時脈信號之有效頻率。
  11. 如申請專利範圍第8項之時脈產生器系統，其中，該所產生的時脈信號之有效頻率為無須利用脈衝跳躍即可獲得之實際頻率。
  12. 如申請專利範圍第8項之時脈產生器系統，其中，該時脈產生器不包含內部鎖相迴路。
  13. 如申請專利範圍第8項之時脈產生器系統，其中，該所產生的時脈信號之有效頻率為利用脈衝跳躍而獲得。
  14. 一種產生時脈信號的方法，包括：於第一頻率接收正交時脈信號；接收模式信號；提供所產生的時脈信號且該所產生的時脈信號之有效頻率係以該正交時脈信號與該模式信號為基礎；以及回應處理裝置的電源狀態改變而修正該模式信號。
  15. 如申請專利範圍第14項之方法，復包括：接收參考時脈信號；以及依據該參考時脈信號而提供該正交時脈信號。
  16. 如申請專利範圍第14項之方法，復包括：對於該正交時脈信號的每一邊緣提供個別致能位元，其中，該個別致能位元的等級決定該所產生的時脈信號之有效頻率。
  17. 如申請專利範圍第15項之方法，其中，該有效頻率係利用脈衝跳躍而獲得或該有效頻率為無須利用脈衝跳躍即可獲得之實際頻率。
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