BR112016024376B1

BR112016024376B1 - Método para desabilitar e habilitar sinais de relógio, circuito de geração de relógio operativo, e, dispositivo de comunicação sem fio

Info

Publication number: BR112016024376B1
Application number: BR112016024376-5A
Authority: BR
Inventors: Mikko Lintonen; Jukka Kohola; Marko Pessa; Olli Varkki
Original assignee: Telefonaktiebolaget Lm Ericsson (Publ)
Priority date: 2014-04-24
Filing date: 2015-04-16
Publication date: 2022-09-27
Also published as: BR112016024376A2; CN107077163A; CN107077163B; BR112016024376A8; DK3134794T3; US9118458B1; EP3134794A1; WO2015162057A1; EP3134794B1

Abstract

MÉTODO PARA DESABILITAR E HABILITAR SINAIS DE RELÓGIO, CIRCUITO DE GERAÇÃO DE RELÓGIO OPERATIVO, E, DISPOSITIVO DE COMUNICAÇÃO SEM FIO. Um circuito de geração do relógio é operativo para desabilitar e habilitar uma pluralidade de sinais de relógio de saída mantendo ainda relacionamentos de fase predeterminados entre os sinais de relógio. Um sinal de relógio de referência é dividido por um fator de pelo menos dois, para gerar um sinal de relógio mestre. Uma pluralidade de circuitos de fase, cada qual independentemente habilitado, gera uma pluralidade de sinais de relógio de saída dividindo o sinal de relógio de referência. Os sinais de relógio de saída têm relacionamentos de fase predeterminado relativos um com o outro. Cada circuito de fase é habilitado sincronizadamente para uma borda de sincronização do sinal de relógio mestre. Um circuito de sincronização associado com cada circuito de fase assegura sincronização com o sinal de relógio mestre produzindo um sinal de habilitação do circuito de fase somente nas condições em que um sinal de habilitação de relógio associado com o relógio de saída é afirmado e um número predeterminado de bordas de sincronização de sinal de relógio mestre é recebido .

Description

CAMPO DA INVENÇÃO

[001] A presente invenção se refere no geral a circuitos de relógio para componentes eletrônicos digitais e, em particular, a um método e aparelho para manter relacionamentos de fase relativos entre relógios à medida que um ou mais são desabilitados e habilitados.

FUNDAMENTOS

[002] Dispositivos eletrônicos portáteis são acessórios úbiquos na vida moderna. Telefones celulares, telefones inteligentes, receptores de navegação por satélite, leitores de livro eletrônico e tablets, computadores usáveis (por exemplo, óculos, computador de pulso), câmeras e tocadores de música são apenas alguns exemplos dos muitos tipos de dispositivos eletrônicos portáteis em uso difundido. Dispositivos eletrônicos portáteis são ligados por baterias - tanto baterias substituíveis, tais como células alcalinas, quanto baterias recarregáveis tais como NiCd, NiMH, LiOn ou similares. De qualquer maneira, a vida útil de dispositivos eletrônicos portáteis é limitada pela energia da bateria disponível, que diminui em proporção ao tempo de uso do dispositivo, e o nível de consumo de energia durante esse uso.

[003] Tendências nos projetos de dispositivo eletrônico portátil exacerbam o problema de energia disponível limitada. Primeiro, fatores de forma do dispositivo tendem a contrair, por causa da crescente integração de componentes eletrônicos e miniaturização de partes componentes, tais como unidades de disco. Isto força o tamanho da bateria a ser igualmente contraído, que no geral reduz a capacidade de armazenamento de potência disponível. Segundo, dispositivos eletrônicos estão cada vez mais sofisticados, oferecendo novas aplicações, interfaces de usuário mais sofisticadas, melhorias tal como encriptação, e similares. O software adicional que implementa esses recursos exige maior energia computacional para ser executado, que se traduz em processadores maiores, ou adicionais, e mais memória. Finalmente, gerações sucessivas de dispositivos eletrônicos portáteis frequentemente incorporam recursos adicionais tais como vários modos de conectividade sem fio, que pode exigir a integração de conjuntos de chip adicionais e outros componentes eletrônicos. Um aumento na demanda de energia por mais processadores e circuitos, junto com tamanho e capacidade de bateria cada vez mais reduzidos, têm tornado o controle de energia uma área crítica de otimização para projetistas de dispositivo eletrônico portátil.

[004] Diversas abordagens para controle de energia são conhecidas na técnica. Uma tal abordagem é identificar circuitos (ou subcircuitos) que não são usados por períodos prolongados, e colocá-los em um estado de baixa atividade, também referido como um “modo de hibernação”, mesmo se outros circuitos no dispositivo estiverem completamente ativos. Como um exemplo, a tela de exibição iluminada de muitos dispositivos desligarão depois de um certo tempo (selecionável) sem interatividade do usuário. Uma maneira de desligar circuitos digitais é isolar sinais de relógio desses circuitos. Uma vez que elementos de armazenamento nos circuitos digitais somente mudam o estado em resposta às bordas ou níveis de sinal de relógio, atividade elétrica que consome energia nos circuitos efetivamente cessa.

[005] Uma outra abordagem para controle de energia é seletivamente prover energia operacional a vários circuitos (ou subcircuitos) somente à medida que ela for exigida. Esta abordagem de fonte de energia seletiva é possível dedicando fontes de energia do modo comutado a cada circuito. Como é bem conhecido na técnica, uma fonte de energia do modo comutado transfere quantidade discreta de carga de uma fonte de energia (tal como uma bateria) para um dispositivo de armazenamento e integração de energia (tal como um indutor ou capacitor), do qual a energia se torna disponível para o circuito. Desabilitando o sinal de cronometragem usado por uma fonte de energia do modo comutado, os circuitos servidos pela fonte de energia se tornam inoperantes até o relógio ser novamente habilitado e a fonte de energia novamente começar a comutar carga da fonte de energia para a carga.

[006] Mesmo quando diversos circuitos discretos de um dispositivo eletrônico portátil são simultaneamente ativos, pode ser vantajoso equilibrar a dissipação de corrente da bateria com o tempo - ou seja, reduzir ou eliminar “surtos” de corrente causados pela cronometragem simultânea de componentes eletrônicos digitais em diversos circuitos independentes e/ou a comutação simultânea de carga da bateria por inúmeras fontes de energia. Uma maneira de conseguir tal equilíbrio é pelo escalonamento das fases relativas dos sinais de relógio distribuídos para os diferentes circuitos ou fontes de energia.

[007] Uma abordagem de gerenciamento de relógio que dá flexibilidade na habilitação do relógio e fase relativa para uma pluralidade de sinais de relógio discretos seria benéfica no gerenciamento de energia para dispositivos eletrônicos portáteis modernos. Entretanto, circuitos de gerenciamento de relógio conhecidos perdem sincronização de fase entre múltiplos relógios quando um ou mais dos sinais de relógio são desabilitados, e posteriormente habilitados.

[008] A Figura 1 representa um sinal de relógio de referência Clk_in, e três sinais de relógio de saída, cada qual tendo um deslocamento de fase predeterminado um relativo ao outro. A Figura 1 também representa um sinal de habilitação de relógio para o primeiro sinal de relógio de saída (outros relógios são continuamente habilitados). Durante uma primeira duração do sinal de saída Clk1_fase_shifted sendo habilitado, começando no tempo t1, os três sinais de relógio de saída têm os deslocamentos de fase, referenciados ao primeiro sinal de relógio, como indicado na segunda coluna da tabela. Ou seja, o segundo relógio tem um deslocamento de atraso do primeiro relógio de π/2, ou 90°, e o terceiro relógio tem um deslocamento de atraso do primeiro relógio de π, ou 180° (ou seja, fase oposta). No tempo t2, o primeiro sinal de relógio de saída é desabilitado, efetivamente colocando um circuito ou fonte de energia do modo comutado em um modo “de hibernação”. Quando o circuito ou fonte de energia novamente tem que estar ativo, o primeiro relógio é novamente habilitado no tempo t3, e começa a oscilar no tempo t4. Entretanto, o primeiro relógio reabilitado é deslocado em fase, em relação à sua operação anterior, em π, ou 180° (o deslocamento de fase listado na tabela da Figura 1 para o primeiro relógio de saída é 0 em virtude de ser a posição de referência - a tabela lista mudanças de fase relativas ao primeiro relógio de saída). Este deslocamento na primeira fase do relógio (em relação à sua fase anterior) altera o relacionamento de fase dos outros dois relógios em relação ao primeiro relógio. O segundo relógio agora tem um deslocamento à frente do primeiro relógio de pi/2, ou 90°, em vez de um deslocamento de fase à trás, e o terceiro relógio não tem deslocamento de fase em relação ao primeiro relógio. Em virtude de as fases relativas dos sinais de relógio serem diferentes depois da reabilitação do primeiro sinal de relógio, o equilíbrio criteriosamente projetado de cargas instantâneas na fonte de energia, tal como uma bateria, será desarranjado, resultando em operação subideal (por exemplo, reduzida vida da bateria, maior corrente instantânea e maior dissipação de calor, etc.).

[009] A seção Fundamentos deste documento é provida para colocar modalidades da presente invenção no contexto tecnológico e operacional, para auxiliar versados na técnica no entendimento de seu escopo e utilidade. A menos que explicitamente identificada como tal, nenhuma declaração aqui é admitida como tecnologia anterior meramente por sua inclusão na seção Fundamentos.

SUMÁRIO

[0010] A seguir é apresentado um sumário simplificado da descrição a fim de fornecer um entendimento básico aos versados na técnica. Este sumário não é uma revisão extensiva da descrição e não visa identificar elementos chaves/críticos de modalidades da invenção ou delinear o escopo da invenção. O único propósito deste sumário é apresentar alguns conceitos descritos aqui de uma forma simplificada como um preâmbulo para a descrição mais detalhada que é apresentada a seguir.

[0011] De acordo com uma ou mais modalidades descritas e reivindicadas aqui, um relógio de referência é dividido por pelo menos um fator de dois para gerar um sinal de relógio mestre. Uma pluralidade de circuitos de fase, cada qual independentemente habilitado, gera uma pluralidade de sinais de relógio de saída dividindo o sinal de relógio de referência. Os sinais de relógio de saída têm relacionamentos de fase predeterminados uns com os outros. Para assegurar que os relacionamentos de fase sejam mantidos quando um circuito de fase desabilitado é habilitado, cada circuito de fase é sincronizado com uma borda de sincronização (de subida ou descida) do sinal de relógio mestre. Um circuito de sincronização associado com cada circuito de fase assegura sincronização com o sinal de relógio mestre produzindo um sinal de habilitação do circuito de fase somente nas condições em que um sinal de habilitação de relógio associado com o circuito de fase é afirmado e um número predeterminado de bordas de sincronização do sinal de relógio mestre é recebido. Este último pode ser conseguido cronometrando o sinal de habilitação de relógio relevante por meio de uma cadeia de elementos de armazenamento conectados em série cronometrados pela borda de sincronização do sinal de relógio mestre, e usando o operador lógico AND na saída da cadeia com o sinal de habilitação de relógio.

[0012] Uma modalidade ser refere a um método de desabilitar e habilitar sinais de relógio mantendo ainda o relacionamento de fase relativo entre eles. Um sinal de relógio de referência é recebido, e dividido por pelo menos um fator de dois para gerar um sinal de relógio mestre. Um primeiro sinal de relógio de saída é gerado a partir do sinal de relógio de referência e sincronizadamente com o sinal de relógio mestre em um primeiro circuito de fase, em um segundo circuito de fase, um segundo sinal de relógio de saída é gerado a partir do sinal de relógio de referência e sincronizadamente com o sinal de relógio mestre. O segundo sinal de relógio de saída tem um relacionamento de fase predeterminado com o primeiro sinal de relógio de saída. Um ou mais do primeiro e segundo circuitos de fase é desabilitado para suprimir a geração do(s) respectivo(s) sinal(s) de relógio de saída. Um circuito de fase desabilitado é habilitado sincronizadamente com o sinal de relógio mestre, de maneira tal que, depois da habilitação do circuito de fase, o primeiro e segundo sinais de relógio de saída mantêm o relacionamento de fase predeterminado.

[0013] Uma outra modalidade se refere a um circuito de geração de relógio operativo para seletivamente desabilitar e habilitar sinais de relógio mantendo, ainda relacionamentos de fase relativos predeterminados entre eles. O circuito de geração de relógio inclui uma entrada operativa para receber um sinal de relógio de referência, e entradas operativas para receber primeiro e segundo sinais de habilitação do relógio de saída. O circuito de geração de relógio também inclui um circuito de geração de relógio mestre operativo para gerar um sinal de relógio mestre dividindo o sinal de relógio de referência por pelo menos um fator de dois. O circuito de geração de relógio inclui adicionalmente um primeiro circuito de fase operativo para gerar um primeiro sinal de relógio de saída a partir do sinal de relógio de referência, sincronizadamente com o sinal de relógio mestre, e um segundo circuito de fase operativo para gerar um segundo sinal de relógio de saída a partir do sinal de relógio de referência, sincronizadamente com o sinal de relógio mestre. O segundo sinal de relógio de saída tem um relacionamento de fase predeterminado com o primeiro sinal de relógio de saída. O circuito de geração de relógio adicionalmente inclui circuitos de sincronização associados com cada um dos circuitos de fase. Cada circuito de sincronização é operativo para produzir um sinal de habilitação do circuito de fase somente nas condições em que um sinal de habilitação de relógio de saída associado com o circuito de fase é afirmado e um número predeterminado de bordas de sincronização do sinal de relógio mestre é recebido. Quando um do primeiro e segundo circuitos de fase é habilitado a partir de um estado desabilitado, os respectivos sinais de relógio de saída mantêm o relacionamento de fase predeterminado.

BREVE DESCRIÇÃO DOS DESENHOS

[0014] A presente invenção será agora descrita mais completamente a seguir com referência aos desenhos anexos, nos quais modalidades da invenção estão mostradas. Entretanto, esta invenção não deve ser interpretada como limitada às modalidades apresentadas aqui. Em vez disso, essas modalidades são providas de forma que esta descrição seja abrangente e completa, e transferirá totalmente o escopo da invenção aos versados na técnica. Números iguais se referem a elementos iguais.

[0015] A figura 1 é um diagrama de temporização representando vários sinais de relógio perdendo um relacionamento de fase predeterminado quando um deles é desabilitado e posteriormente reabilitado.

[0016] A figura 2 é um diagrama de blocos funcional de um dispositivo eletrônico.

[0017] A figura 3 é um diagrama de blocos funcional de um circuito de geração de relógio.

[0018] A figura 4 é um diagrama de temporização representando vários sinais de relógio mantendo um relacionamento de fase predeterminado quando um deles é desabilitado e posteriormente reabilitado.

[0019] A figura 5 é um fluxograma de um método de desabilitar e habilitar sinais de relógio mantendo ainda o relacionamento de fase relativo entre eles.

DESCRIÇÃO DETALHADA

[0020] Deve-se entender na introdução que, embora implementações ilustrativas de uma ou mais modalidades da presente descrição sejam fornecidas a seguir, os sistemas e/ou métodos descritos podem ser implementados usando qualquer número de técnicas, quer atualmente conhecida ou ainda não existente. A descrição não deve de maneira nenhuma ser limitada às implementações ilustrativas, desenhos e técnicas ilustradas a seguir, incluindo os projetos e implementações exemplares ilustrados e descritos aqui, mas pode ser modificada dentro do escopo das reivindicações anexas junto com seu escopo total de equivalentes.

[0021] A figura 2 representa um dispositivo eletrônico 10, que pode ser um dispositivo eletrônico portátil ligado por bateria, como discutido anteriormente. O dispositivo eletrônico 10 inclui três circuitos digitais 12, 14, 16. Como um exemplo não limitante representativo, os circuitos podem compreender um microprocessador ou Processador de Sinal Digital (DSP) 12, um motor de processamento gráfico 14, e uma interface de comunicação 16, que, por exemplo, pode compreender uma interface de comunicação sem fio, incluindo circuitos de processamento de Rádio Frequência (RF). Um circuito de geração de relógio 18 gera e distribui uma pluralidade de sinais de relógio para os circuitos digitais 12, 14, 16. Embora a Figura 2 represente os sinais de relógio gerados CLK1, CLK2 e CLK3 como entradas de relógio para os circuitos digitais 12, 14, 16, em algumas modalidades, os sinais de relógio gerados podem em vez disso acionar as chaves nas fontes de energia do modo comutado dedicado (não mostradas) provendo tensões de suprimento aos vários circuitos 12, 14, 16. De qualquer maneira, pode ser importante manter certos deslocamentos de fase entre os sinais de relógio, para nivelar as demandas de energia instantâneas colocadas em uma fonte de energia, tal como uma bateria.

[0022] Os sinais de relógio são gerados dividindo uma entrada de relógio de referência, tal como de um oscilador 20. As fases relativas dos sinais de relógio de saída CLK1, CLK2 e CLK3 são determinadas pelos sinais de controle de relógio gerados por um circuito de controle 22. Os sinais de controle de relógio compreendem pelo menos um sinal de habilitação de relógio para cada relógio de saída, permitindo que cada relógio de saída seja habilitado ou suprimido, independentemente dos outros sinais de relógio. Em uma modalidade, os sinais de controle de relógio compreendem adicionalmente bits de seleção de fase. Em uma modalidade, os sinais de controle de relógio compreendem adicionalmente bits de seleção de frequência. O circuito de controle 22 pode estabelecer os deslocamentos de fase relativos dos sinais de relógio de saída de maneira tal que os circuitos 12, 14, 16 (ou fontes de energia para eles) não mudem simultaneamente o estado (ou extraia carga de uma fonte de energia). Comutando os sinais de habilitação do relógio, o circuito de controle 22 pode desativar um ou mais dos circuitos 12, 14, 16 desabilitando o sinal de relógio de saída que o aciona (ou comutando sua fonte de energia). Mediante habilitação de um circuito desabilitado 12, 14, 16, é importante que os sinais de relógio de saída mantenham o relacionamento de fase predeterminado entre si. O dispositivo eletrônico 10, certamente, inclui inúmeros circuitos e componentes adicionais (interface de usuário, armazenamento de dados, fonte de energia tal como uma bateria, e similares) não pertinentes à presente descrição e, consequentemente, não representados na Figura 2 por questão de clareza.

[0023] O circuito de geração de relógio 18 é operativo para manter os relacionamentos de fase relativos entre sinais de relógio de saída, quando um ou mais relógios desabilitados são habilitados, sincronizando todos os relógios de saída em um sinal de relógio mestre interno. O sinal de relógio mestre é gerado dividindo o sinal de relógio de referência de entrada por um fator de pelo menos dois. O sinal de relógio mestre é distribuído a um circuito de sincronização associado com cada circuito de fase que gera um sinal de relógio de saída. Cada sinal de relógio de saída é gerado dividindo o sinal de relógio de referência. Os relógios de saída podem ser de diferentes frequências dividindo o sinal de relógio de referência por diferentes fatores. Cada sinal de relógio de saída é sincronizado com uma borda de sincronização (isto é, tanto a borda de subida quanto a borda de descida) do sinal de relógio mestre. Em virtude de cada sinal de relógio de saída ser sincronizado com o sinal de relógio mestre, qualquer deslocamento de fase aplicado em um sinal de relógio de saída, que gera um relacionamento de fase com os outros sinais de relógio de saída, é mantido em todas transições para habilitação/desabilitação.

[0024] Figura 3 é um diagrama de blocos funcional de uma modalidade representativa do circuito de geração de relógio 18, representando a geração de três sinais de relógio de saída representativos. O circuito de geração de relógio 18 compreende um divisor do relógio 24, três circuitos de fase 26A-C, e três circuitos de sincronização 28A-C.

[0025] O divisor do relógio síncrono 24 divide o sinal de relógio de referência de entrada 27 por um fator de pelo menos dois, para gerar um sinal de relógio mestre 25. O sinal de relógio mestre 25 é distribuído para cada circuito de sincronização 26A-C. O sinal de relógio de referência de entrada 27 é distribuído para cada circuito de fase 26A-C.

[0026] Cada circuito de fase 26A-C é operativo para seletivamente gerar um sinal de relógio de saída. O sinal de relógio de saída é gerado ou suprimido em resposta a um sinal de habilitação do circuito de fase 30A-C produzido por um circuito de sincronização associado 28A-C. Cada circuito de fase 26A-C pode incluir um divisor do relógio, e consequentemente pode gerar um sinal de relógio de saída de uma frequência diferente. Em uma modalidade, a frequência do sinal de relógio de saída é selecionada pelos bits de seleção de frequência (não mostrados), que podem formar parte dos sinais de controle de relógio recebidos pelo circuito de geração do relógio 18 provenientes do circuito de controle 22. Cada circuito de fase 26A-C é também operativo para aplicar um deslocamento de fase no sinal de relógio de saída gerado. O deslocamento de fase pode ser fixo (isto é, ligado a equipamento), ou pode ser variável, selecionado pelos bits de seleção de fase 32A-C, que são parte dos sinais de controle de relógio recebidos pelo circuito de geração do relógio 18 provenientes do circuito de controle 22. Qualquer divisor do relógio e/ou circuitos de deslocamento de fase apropriado, como é conhecido na técnica, pode ser utilizado nos circuitos de fase 26A-C. Dessa maneira, a estrutura detalhada desses blocos funcionais não é elaborada por questão de clareza.

[0027] Cada circuito de sincronização 28A-C assegura que a habilitação de seu circuito de fase associado 26A-C seja sincronizada com a borda de sincronização do sinal de relógio mestre 25, preservando assim o relacionamento de fase relativo entre sinais de relógio de saída. Cada circuito de sincronização 28A-C inclui uma cadeia de elementos de armazenamento conectados em série, tais como multivibradores biestáveis 36A-C, 38A-C. O sinal de habilitação relevante 34A-C do circuito de controle 22 é uma entrada na cadeia. Cada elemento de armazenamento 36A-C, 38A-C é cronometrado pela borda de sincronização do sinal de relógio mestre 25. Por exemplo, os multivibradores biestáveis 36A-C, 38A-C representados na Figura 3 são cronometrados pela borda de subida do sinal de relógio mestre 25; em uma outra modalidade, a borda de descida pode ser a borda de sincronização. Como é conhecido na técnica, a cronometragem de um sinal de entrada (tal como o sinal de habilitação 34A-C) através de dois sucessivos multivibradores biestáveis conectados em série é suficiente para evitar o problema conhecido de metaestabilidade, que pode resultar na cronometragem de um sinal analógico que muda o estado mais tarde do que o tempo configurado necessário para assegurar operação síncrona do multivibrador biestável. Em outras modalidades, a cadeia pode compreender mais ou menos elementos de armazenamento, ou outros métodos de sincronização do sinal de habilitação 34A-C com a borda de sincronização do sinal de relógio mestre 25 podem ser empregados.

[0028] A saída da cadeia de elementos de armazenamento 36A- C, 38A-C - ou seja, o sinal de habilitação 34A-C depois da sincronização com o sinal de relógio mestre 25 - é logicamente combinada com o sinal de habilitação de relógio 34A-C diretamente do circuito de controle 22 em uma função E 40A. A saída da função E 40A é um sinal de habilitação do circuito de fase 30A-C, que habilita o circuito de fase associado 26A-C a começar a gerar um sinal de relógio de saída. O sinal de habilitação do circuito de fase 30A-C é assim afirmado depois de um sinal de habilitação de relógio afirmado 34A-C ser sincronizado com o sinal de relógio mestre 25, e é des- afirmado quando o sinal de habilitação de relógio 34A-C é des-afirmado. Note que a modalidade representada na Figura 3 considera que o sinal de habilitação de relógio 34A-C é afirmado alto; em outras modalidades, o sinal pode ser afirmado baixo, nesse caso o bloco lógico 40A-C pode diferir da modalidade representada na Figura 3.

[0029] Versados na técnica notam que a sincronização do sinal de habilitação 34A-C com o sinal de relógio mestre 25 exige, na modalidade representada na Figura 3, dois ciclos do sinal de relógio mestre 25, ou quatro ciclos do sinal de relógio de referência de entrada 27. Isto imporá um ligeiro atraso entre o tempo que o circuito de controle 22 certifica um sinal de habilitação de relógio 34A-C e o tempo que o sinal de relógio de saída associado fica ativo. Na maioria das aplicações, este atraso é insignificante e sem consequência. O atraso é necessário para garantir sincronização com o sinal de relógio mestre 25, que assegura a preservação de relacionamentos de fase relativos entre os sinais de relógio de saída sempre que um circuito de fase 26A-C for habilitado. Por outro lado, o bloco lógico 40A-C assegura que o circuito de fase associado 26A-C seja desabilitado, e seu sinal de relógio de saída suprimido, imediatamente mediante des-afirrmação do sinal de habilitação de relógio 34A-C pelo circuito de controle 22, já que nenhuma sincronização interna é exigida para desativar um sinal de saída do relógio.

[0030] Figura 4 representa a operação do circuito de geração de relógio 18, já que o primeiro sinal de relógio de saída é desabilitado e reabilitado. Inicialmente, apenas o segundo e terceiro sinais de relógio de saída são habilitados. O circuito de controle 22 afirma o sinal de habilitação de relógio 34A para o primeiro sinal de relógio de saída no tempo t1. Este sinal propaga através dos elementos de armazenamento 36A, 38A e bloco lógico 40A do circuito de sincronização 28A, e o sinal de habilitação do circuito de fase 30A é afirmado no tempo t2. Este sincroniza o circuito de fase 26A com a borda de sincronização (neste caso, a borda de subida) do sinal de relógio mestre 25, e o primeiro sinal de relógio de saída começa a oscilar com a borda de subida seguinte do sinal de relógio de referência de entrada 27. O segundo e terceiro sinais de relógio de saída - que foram similarmente sincronizados com o sinal de relógio mestre 25 quando os respectivos circuitos de fase 26B e 26C foram habilitados - têm os deslocamentos de fase relativos ao primeiro sinal de saída do relógio como representado na segunda coluna da tabela. Em particular, o segundo sinal de relógio de saída tem um deslocamento de atraso do primeiro relógio de π/2, ou 90°, e o terceiro relógio de saída tem um deslocamento de atraso do primeiro relógio de π, ou 180°.

[0031] No tempo t3, o circuito de controle 22 des-afirma o sinal de habilitação de relógio 34A para o primeiro sinal de relógio de saída. Por causa do bloco lógico 40A no circuito de sincronização 28A, o sinal de habilitação do circuito de fase 30A para o circuito de fase 26A é também des-afirmado neste tempo. Isto suprime imediatamente qualquer oscilação do primeiro sinal de relógio de saída.

[0032] A habilitação do primeiro sinal de relógio de saída se repete no tempo t4, quando o circuito de controle 22 novamente afirma o sinal de habilitação de relógio 34A para o primeiro sinal de relógio de saída. Após duas bordas de subida do sinal de relógio mestre 25, o sinal de habilitação do circuito de fase 30A é afirmado no tempo t5, e o primeiro sinal de relógio de saída então começa a oscilação. Note que os relacionamentos de fase do segundo e terceiro sinais de relógio de saída, como listado na terceira coluna da tabela, são os mesmos daqueles da duração anterior de habilitação do primeiro sinal de relógio de saída (como listado na segunda coluna). Ou seja, o segundo sinal de relógio de saída tem um deslocamento de atraso do primeiro relógio de π/2, ou 90°, e o terceiro relógio de saída tem um deslocamento de atraso do primeiro relógio de π, ou 180°. Assim, em virtude de todos os sinais de relógio de saída serem sincronizados com o sinal de relógio mestre 25 ao serem habilitados, todos os relacionamentos de fase entre os sinais de relógio de saída são mantidos sempre que um ou mais deles forem desabilitados e posteriormente reabilitados.

[0033] Figura 5 representa um método 100 de desabilitar e habilitar sinais de relógio mantendo ainda o relacionamento de fase relativo entre eles. Um sinal de relógio de referência 27 é recebido, tal como de um oscilador 20 (bloco 102). O sinal de relógio de referência 27 é dividido por pelo menos um fator de dois, para gerar um sinal de relógio mestre 25 (bloco 104). Em cada de uma pluralidade de circuitos de fase 26, um sinal de relógio de saída é gerado a partir do sinal de relógio de referência, sincronizadamente com o sinal de relógio mestre (blocos 106A, 106B, ..., 106N). Os sinais de relógio de saída podem ser de diferentes frequências, tal como dividindo o sinal de relógio de referência 27 por diferentes fatores. Cada dos sinais de relógio de saída tem um relacionamento de fase predeterminado com os outros sinais de relógio de saída. Em uma modalidade, a fase de cada sinal de relógio de saída é determinada pelos bits de entrada de seleção de fase 32, como parte da entrada dos sinais de controle de relógio no circuito de geração de relógio 18 pelo circuito de controle 22. Pelo menos um dos circuitos de fase 26 é desabilitado (bloco 108). Subsequentemente, o circuito de fase desabilitado é habilitado sincronizadamente com o sinal de relógio mestre 27, para manter o relacionamento de fase predeterminado do sinal de relógio de saída associado com os outros sinais de relógio de saída (bloco 110).

[0034] Modalidades da presente invenção apresentam a vantagem, em relação a técnicas de gerenciamento de relógio, de habilitar sinais de relógio previamente desabilitados mantendo ainda um relacionamento de fase predeterminado com outros sinais de relógio. Este recurso é vantajoso em uma variedade de aplicações, incluindo geração de sinais de relógio para fontes de energia do modo comutado bem como geração de sinais de relógio para circuitos digitais.

[0035] A presente invenção pode, certamente, ser realizada de outras maneiras além daquelas especificamente apresentadas aqui sem fugir das características essenciais da invenção. As presentes modalidades devem ser consideradas sob todos os aspectos como ilustrativas e não restritivas, e todas mudanças que se enquadram no significado e faixa de equivalência das reivindicações anexas devem ser abrangidas nela.

Claims

1. Método para desabilitar e habilitar sinais de relógio de maneira a restaurar um relacionamento de fase relativo entre eles, caracterizado pelo fato de que compreende: receber (102) um sinal de relógio de referência (27); dividir (104) o sinal de relógio de referência por pelo menos um fator de dois para gerar um sinal de relógio mestre (25); gerar (106A) um primeiro sinal de relógio de saída a partir do sinal de relógio de referência e sincronizadamente com o sinal de relógio mestre em um primeiro circuito de fase (26A); gerar (106B) um segundo sinal de relógio de saída a partir do sinal de relógio de referência e sincronizadamente com o sinal de relógio mestre em um segundo circuito de fase (26B), o segundo sinal de relógio de saída tendo um relacionamento de fase predeterminado com o primeiro sinal de relógio de saída; desabilitar (108) um ou mais do primeiro e segundo circuitos de fase (26A, 26B) para suprimir a geração do respectivo sinal de relógio de saída; e habilitar (110) um circuito de fase desabilitado (26A, 26B) sincronizadamente com o sinal de relógio mestre (25), de maneira tal que, depois da habilitação do circuito de fase, o relacionamento de fase predeterminado entre o primeiro e segundo sinais de relógio de saída é restaurado.

2. Método de acordo com a reivindicação 1, caracterizado pelo fato de que a habilitação (110) de um circuito de fase desabilitado (26A, 26B) sincronizadamente com o sinal de relógio mestre (25) compreende habilitar o circuito de fase somente nas condições em que um sinal de habilitação (30A, 30B) associado com o circuito de fase é afirmado e que o número predeterminado de bordas de sincronização de sinal de relógio mestre é recebido.

3. Método de acordo com a reivindicação 1 ou 2, caracterizado pelo fato de que o número predeterminado de bordas de sincronização de sinal de relógio mestre é pelo menos dois.

4. Método de acordo com a reivindicação 2 ou 3, caracterizado pelo fato de que determinar um número predeterminado de bordas de sincronização de sinal de relógio mestre que é recebido compreende cronometrar uma cadeia compreendendo um número correspondente de elementos de armazenamento conectados em série (36A, 38A, 36B, 38B) com a borda de sincronização do sinal de relógio mestre (25), em que o sinal de habilitação do circuito de fase (30A, 30B) é propagado da entrada para saída da cadeia.

5. Método de acordo com a reivindicação 4, caracterizado pelo fato de que o circuito de fase é habilitado somente se tanto o sinal de habilitação quanto a saída da cadeia do elemento de armazenamento são afirmados.

6. Método de acordo com qualquer uma das reivindicações 1 a 5, caracterizado pelo fato de que um ou mais do primeiro e segundo circuitos de fase (26A, 26B) é adicionalmente operativo para dividir a frequência do sinal de relógio de referência (27).

7. Método de acordo com qualquer uma das reivindicações 1 a 6, caracterizado pelo fato de que um ou mais do primeiro e segundo circuitos de fase (26A, 26B) é adicionalmente operativo para produzir um respectivo sinal de relógio de saída tendo um de uma pluralidade de relacionamentos de fase relativos predeterminados.

8. Método de acordo com a reivindicação 7, caracterizado pelo fato de que um da pluralidade de relacionamentos de fase é determinado por uma entrada de seleção de fase no circuito de fase.

9. Circuito de geração de relógio (18) operativo para seletivamente desabilitar e habilitar sinais de relógio de maneira a restaurar relacionamentos de fase relativos predeterminados entre eles, caracterizado pelo fato de que compreende: uma entrada operativa para receber um sinal de relógio de referência (27); entradas operativas para receber primeiro e segundo sinais de habilitação de relógio de saída (30A, 30B); um circuito de geração de relógio mestre (24) operativo para gerar um sinal de relógio mestre (25) dividindo o sinal de relógio de referência por pelo menos um fator de dois; um primeiro circuito de fase (26A) operativo para gerar um primeiro sinal de relógio de saída a partir do sinal de relógio de referência (27), sincronizadamente com o sinal de relógio mestre (25); um segundo circuito de fase (26B) operativo para gerar um segundo sinal de relógio de saída a partir do sinal de relógio de referência (27), sincronizadamente com o sinal de relógio mestre (25), o segundo sinal de relógio de saída tendo um relacionamento de fase predeterminado com o primeiro sinal de relógio de saída; e circuitos de sincronização a (28A, 28B) associados com cada um dos circuitos de fase (26A, 26B), cada circuito de sincronização operativo para produzir um sinal de habilitação do circuito de fase (30A, 30B) somente nas condições em que um sinal de habilitação de relógio de saída (34A, 34B) associado com o circuito de fase é afirmado e um número predeterminado de bordas de sincronização de sinal de relógio mestre é recebido; por meio do que, quando um do primeiro e segundo circuitos de fase (26A, 26B) é habilitado de um estado desabilitado, o relacionamento de fase predeterminado entre os respectivos sinais de relógio de saída é restaurado.

10. Circuito de geração de relógio (18) de acordo com a reivindicação 9, caracterizado pelo fato de que cada circuito de sincronização (28A, 28B) compreende uma cadeia de elementos de armazenamento conectados em série (36A, 38A, 36B, 38B), cada qual cronometrado por uma borda de sincronização do sinal de relógio mestre (25), em que o sinal de habilitação do circuito de fase (30A, 30B) é propagado da entrada para a saída da cadeia.

11. Circuito de geração de relógio de acordo com a reivindicação 10, caracterizado pelo fato de que cada circuito de sincronização (28A, 28B) compreende adicionalmente lógica (40A, 40B) para habilitar o circuito de fase associado somente se tanto o sinal de habilitação de relógio de saída (34A, 34B) quanto a saída da cadeia de elemento de armazenamento forem afirmados.

12. Circuito de geração de relógio de acordo com qualquer uma das reivindicações 9 a 11, caracterizado pelo fato de que um ou mais do primeiro e segundo circuitos de fase (26A, 26B) são adicionalmente operativos para dividir a frequência do sinal de relógio de referência (27).

13. Circuito de geração de relógio de acordo com qualquer uma das reivindicações 9 a 12, caracterizado pelo fato de que um ou mais do primeiro e segundo circuitos de fase (26A, 26B) são adicionalmente operativos para produzir um respectivo sinal de relógio de saída tendo um de uma pluralidade de relacionamentos de fase relativos predeterminados.

14. Circuito de geração de relógio de acordo com a reivindicação 13, caracterizado pelo fato de que um da pluralidade de relacionamentos de fase é determinado por uma entrada de seleção de fase (32A, 32B) no circuito de fase.