TW202215200A - 統合的保持及喚醒箝位之設備及方法 - Google Patents

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查爾斯 奧古斯汀
帕斯考 麥纳札根
方水英
阿杜拉 艾夫札
卡西克 薩巴拉曼奈恩
穆罕默德 凱拉
亞范德 拉曼
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美商英特爾公司
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Abstract

本發明描述一種控制器，其使用一封閉迴路全域保持箝位提供原位狀態保持。該控制器使用一自適應方案解決di/dt及可靠性約束，其中具有較小電流之階躍迅速改變，而具有較大電流之階躍緩慢改變。修改一電壓調節器之迴路控制器以用於不僅在一低功率狀態(例如，C1LP)期間控制保持Vmin，而且控制快速喚醒該低功率狀態(例如，自C1LP及自C6)。

Description

統合的保持及喚醒箝位之設備及方法
優先權主張
本申請案主張2020年9月21日申請之標題為「統合的保持及喚醒箝位之設備及方法(Unified Retention and Wake-Up Clamp Apparatus and Method)」之美國臨時申請案第63/081,228號的優先權，該美國臨時申請案以全文引用之方式併入。
本發明係有關於統合的保持及喚醒箝位之設備及方法。
發明背景
現代處理核心或處理器具有多個功率狀態以在其閒置或停頓(例如，低功率狀態)時降低其功率消耗。進階組配與功率介面(ACPI)提供用於軟體(例如，操作系統)執行功率管理之標準。ACPI中之處理器功率狀態定義為C-狀態，且包括C0、C1、C2、C3及以上。C0為處理器或處理器核心之操作狀態或作用中狀態。C1為處理器或處理器核心之第一層級低功率狀態且亦稱為停止狀態。在C1狀態下，處理器或處理器核心不執行指令，但預期基本上瞬時返回至執行狀態。在一個實例中，在低功率狀態C1下，處理器核心時脈經閘控以節省動態電容Cdyn。C1功率狀態具有極短進入(T entry)及退出時間(或T exit)以及較小平衡時間(BET)，定義為保持在C1狀態下以開始節省功率以分攤進入及退出狀態所耗費之能量所需的最少時間。C1狀態之較小BET係由於進入狀態之低能量額外開銷-僅支付時脈閘控/未閘控Cdyn成本。然而，C1狀態可不允許洩漏功率節省-使其成為較短停頓時間段之最佳選擇。另一方面，除時脈Cdyn以外，諸如C6狀態之超低功率節省狀態實際上消除洩漏功率。然而，由於拷貝及恢復處理器核心狀態所需之時間，接收以及較高BET(由於進入及退出功率狀態之能量額外開銷)，C6狀態出現較高T entry及T exit。此使得C6狀態成為用於極長閒置時間段之較佳選擇以分攤其較大能量額外開銷。
當退出低功率狀態(例如，C1LP狀態)時，閘控供應電壓自保持Vmin增大至作用中Vmin。此處，Vmin指代最小操作電壓，低於該最小操作電壓，邏輯或處理器不會適當地起作用。在此事件期間，充電電流可突然增大，從而產生di/dt及可靠性約束。類似地，在退出另一低功率狀態(例如，C6)時，其中閘控供應軌電壓自低電壓(例如，約0 V)增大至作用中Vmin，存在di/dt及可靠性約束。
此為現有電源供應器產生器及/或調節器提供對電源供應器輸出之穩定及快速功率調整，同時確保跨越極寬洩漏負載電流範圍及輸入電源供應器在各種功率狀態之間的轉變期間改變時的穩定操作等的挑戰。
依據本發明之一實施例，係特地提出一種設備，其包含：多個功率閘極，其耦接至一輸入供電軌及一輸出供電軌；一移位器，其用以產生一控制字以控制該等多個功率閘極；以及一控制器，其用以指示該移位器何時使該控制字之一值上移、使該控制字之該值下移或維持該控制字之該值，其中該控制器將以非單調方式上移或移位以減小一參考拍頻與一自由運行振盪器之一拍頻之間的誤差。
較佳實施例之詳細說明
解決di/dt及可靠性約束之現有解決方案以固定速率(比如在16個階躍中)逐漸接通次級功率閘極。然而，電流在每一階躍期間並不均勻，且因此具有最大電流之階躍限制接通速率。
對於中間閒置時間段，一些實施例使用被稱作C1LP狀態之新功率狀態，其中相比於C6功率狀態，功率狀態退出時間T exit快得多，且相比於C1功率狀態，要省電得多。C1LP基於數位類比轉換器(DAC)電路充分利用用於使給定處理器核心處於C6狀態之現有功率閘極(PG)以及電阻梯或R-梯以用於快速及可靠喚醒。當退出C6狀態時，連接至一些初級PG(PPG)之閘極節點的R-梯類比輸出電壓每T R-LADDER階躍逐漸斜降，因此確保閘控核心電壓軌道(V OUT)自大致0平滑轉變至V IN。R-梯藉由滿足PG之可靠性約束而允許快速又可靠的喚醒，同時限制由此共用軌道設計中之作用中核心發現的電壓降。
可藉由簡單地將固定的經矽後調諧之數位程式碼應用至C1LP核心之R-梯以使其記憶體元件(例如，正反器及/或靜態隨機存取記憶體(SRAM))保持接近其V RETENTION來啟用開放迴路保持箝位。然而，此數位程式碼需要用於最壞情況程序、電壓(Vin)及溫度(PVT)條件之容限，此係因為其在保持期間影響核心之斷開(洩漏)電流以及來自PPG之接通電流二者。注意，為電阻分壓器的R-梯DAC電路自身對一階程序及溫度變化具有彈性，但不對可由於動態電壓及頻率縮放(DVFS)事件發生的Vin變化具有彈性。舉例而言，針對0.5 V、0.6 V或0.68 V目標V RETENTION之所量測開放迴路R-梯箝位分別展示跨越PVT之12至14、12至15或13至16之廣泛所需R-梯程式碼範圍，從而迫使需要封閉迴路解決方案來收緊此範圍且最大化C1LP之功率益處。
一些實施例描述包含(除了現有R-梯及PG之外)以下各者之全數位封閉迴路保持箝位：(1)環式振盪器(RO)電壓感測器，及(2)用電壓斜率資訊增強之繼電式控制器。繼電式控制器在保持期間在給定時間(t)對RO感測器之拍頻BF(t)進行取樣(每T R-LADDER階躍)。控制器接著比較電流BF(t)與參考拍頻(RBF)，其中藉由在核心V RETENTION下執行RO感測器而在矽後發現RFB。迴路積分器基於1)定義為e(t)=BF(t)-RBF之電流誤差及2)定義為BF(t)-BF(t-i)之輸出電壓V OUT之斜率而如下遞增、遞減或保持不變，其中i ≥ 1。當V OUT小於(或大於) V RETENTION時，積分器遞增(或遞減)，而同時V OUT之斜率小於(或大於)臨限值RSLP。否則，迴路積分器值保持不變。
各種實施例之控制方案允許迴路積分器以接近於輸出極之速率(其為給定時間點處的負載電流的函數)調適其積聚以避免不穩定性。在一些實施例中，T R-LADDER可獨立於1)由於程序及溫度(PT)及老化的負載電流變化、2)去耦電容器及3)V IN而設定(至一階)。在一些實施例中，T R-LADDER可設定得稍微大於最低可能延遲T PATH，表示自控制器至PG之時延，而控制器自動地允許迴路積分器以接近於電流輸出極之速率調適其積聚以避免不穩定性。
一些實施例之設備使用洩漏功率減小特徵及使用封閉迴路全域保持箝位之原位狀態保持。一些實施例使用自適應方案解決di/dt及可靠性約束，其中具有較小電流之階躍迅速改變，而具有較大電流之階躍緩慢改變。在一些實施例中，修改電壓調節器之封閉迴路控制器以用於不僅在低功率狀態(例如，C1LP)期間控制保持Vmin，而且控制快速喚醒該低功率狀態(例如，自C1LP及自C6)。與以其他方式使用三個分離控制器(其應用漸進地接通之次級功率閘極)時相比，封閉迴路控制器之設計減小面積、功率及設計額外開銷。在各種實施例中，提供一種設備，其使用數位電壓感測器、比例微分控制器、用數位方式控制之類比電壓產生器及功率閘極以允許保持控制及快速喚醒。
在一些實施例中，設備包含耦接至輸入供電軌及輸出供電軌之多個功率閘極，及用以產生控制字以控制該等多個功率閘極之移位器。該設備包含控制器，其用以指示該移位器何時使該控制字之值上移、使該控制字之該值下移或維持該控制字之該值，其中該控制器將以非單調方式上移或移位以減小參考拍頻與自由運行振盪器之拍頻之間的誤差。
在一些實施例中，該控制器以保持模式或喚醒模式操作。在一些實施例中，在該保持模式下，該控制器指示該移位器在該輸出供電軌上之電壓小於保持電壓時及在該輸出供電軌上之該電壓具有負斜率或實質上零斜率時使該控制字之該值上移。在一些實施例中，在該保持模式下，該控制器指示該移位器在該輸出供電軌上之電壓大於保持電壓時及在該輸出供電軌上之電壓具有正斜率時使控制字之該值下移。在一些實施例中，該控制器指示該移位器在該輸出供電軌上之電壓大於保持電壓時及在該輸出供電軌上之電壓大於參考斜率時使控制字之該值下移。在一些實施例中，參考斜率為可變斜率。
在一些實施例中，在該喚醒模式下，該控制器指示該移位器在該輸出供電軌上之電壓之斜率小於或等於參考斜率時使控制字之該值上移。在一些實施例中，在該喚醒模式下，該控制器指示該移位器在該輸出供電軌上之電壓之斜率大於參考斜率時維持控制字之該值。在一些實施例中，自由運行振盪器產生第一時脈，其中該設備包含使第一時脈與第二時脈同步的時脈同步器。在一些實施例中，該控制器包含計數器，其中時脈同步器產生第三時脈，且其中該計數器經由第三時脈判定第一時脈之頻率。在一些實施例中，計數器接收第二時脈。在一些實施例中，該控制器包含第一比較器，其比較計數器之輸出與指示第一時脈之過去頻率計數之數位值，且其中第一比較器產生指示第一時脈之頻率相對於過去頻率計數之改變方向的輸出。
在一些實施例中，該控制器包含第二比較器以比較計數器之輸出與參考頻率計數，其中第二比較器產生指示第一時脈相對於參考頻率計數之間的誤差的輸出。在一些實施例中，該設備包含邏輯以根據該第一比較器及該第二比較器之該等輸出產生該控制字。在一些實施例中，該等多個功率閘極包含p-型裝置。在一些實施例中，該控制器指示該移位器何時使該控制字之值上移、使該控制字之該值下移或維持該控制字之該值，其中該控制器將使該控制字之該值移位使得該值具有較小改變之該控制字的修改速度快於該值具有較大改變之該控制字的修改速度。
存在各種實施例之許多技術效應。舉例而言，藉由各種實施例之方案減小自低功率狀態(例如，C1LP及C6狀態)退出之時間。各種實施例之方案允許不同低功率狀態下之細粒度功率節省。由於其低成本實施，藉由經改良控制器實現之淨功率節省改良熱受限系統單晶片(SoC)之每瓦特的效能。其他技術效應將自各種圖式及實施例顯而易見。
在以下描述中，論述眾多細節以提供對本揭露內容之實施例之更透徹解釋。然而，熟習此項技術者將顯而易見，可在沒有此等特定細節之情況下實踐本揭露內容之實施例。在其他情況下，以方塊圖形式而非詳細展示熟知結構及裝置以免混淆本揭露內容之實施例。
注意，在實施例之對應圖式中，藉由線來表示信號。一些線可能較粗，以指示更多組成信號路徑，及/或在一或多個末端處具有箭頭，以指示主要資訊流方向。此類指示並不意欲為限制性的。確切而言，結合一或多個例示性實施例使用該等線，以促進對電路或邏輯單元之更容易理解。如藉由設計需求或偏好指示的任何所表示之信號實際上可包含可在任一方向上行進且可藉由任何合適類型之信號方案實施之一或多個信號。
圖1說明混合式信號低壓差(LDO)調節器100。LDO調節器100包含多個功率閘極電晶體101，其耦接至輸入供電軌V in(其將提供輸入功率V in)及輸出供電軌V out(其將提供輸出功率供應V out)。此處，「N」個功率閘極電晶體展示為電晶體MP 1至MP N，其可操作以藉由數位控制接通或斷開。數位控制可為指示接通哪些電晶體之匯流排或碼字。在一些實施例中，功率閘極電晶體MP 1至MP N經二進位加權。在一些實施例中，功率閘極電晶體MP 1至MP N經溫度計加權。該等多個功率閘極電晶體101由遞增或遞減控制碼字之值的上/下移位器102驅動。在傳統LDO中，指示上/下移位器102以根據比較器103之輸出使碼字值向上或向下移位。比較器103可為每T clk循環比較類比參考V ref與類比電壓V out的時控比較器。比較器103之輸出為隨時間變化且每T clk循環更新之誤差e(t)。
藉由各種功率保持模式，LDO 100預期為V in上之不同輸入電源電壓位準且亦為不同V ref值提供輸出供應軌V out上的穩定輸出功率供應Vout。此處，節點名稱及信號名稱可互換使用。舉例而言，V out可取決於句子之上下文指代輸出電壓或供應軌或節點。此外，負載104可改變其對於不同功率模式之電流負載要求，且預期LDO 100在負載條件改變期間在輸出供電軌V out上提供極小至無紋波。此處，負載表示為電容器C load及與電容器C load並聯之電阻器R load。負載104可為任何合適的負載，諸如處理器核心、快取記憶體、輸入輸出(IO)電路系統等。
然而，LDO調節器100具有受限V out範圍(例如，V out大約等於V RETENTION)及基於光洩漏之負載電流目標，該負載電流目標可跨程序、電壓及溫度(PVT)及老化按指數律成比例改變。此處，V RETENTION為提供於輸出供電軌V out上之最小電壓，其允許各種電路系統及邏輯閘極保持可操作的而不會丟失其狀態值。在高度可變的光負載電流情形下，維持LDO之穩定性(轉化至低V out紋波)為一種挑戰。
提供穩定LDO之一種方式為使用混合信號比例-導數(PD)控制方案，此允許LDO 100之迴路積分器以接近於輸出極之速率(此係在給定時間點處之負載電流之函數)調適其積聚以避免不穩定性。然而，藉由混合信號比例-導數(PD)控制方案轉換 圖 1之LDO 100需要額外電容器及謹慎設計，其在將電路架構按比例調整至不同技術節點的情況下引起問題及挑戰。
對於LDO 100，比較器103取樣V out並比較其與每一T clk時間段之V ref(其中V ref=V RETENTION，對於此特定保持情況)。在給定時間(t)處，迴路積分器基於誤差e(t)=V out-V ref遞增或遞減如下：若e(t)小於0，則迴路積分器遞增且功率閘極101之強度增大；否則若e(t)大於0，則迴路積分器遞減且功率閘極101之強度減小。此處，調整功率閘極101之強度指代調整來源於V out供電軌的電流之量。在穩定狀態期間，LDO 100之最小誤差為1最低有效位元(LSB)。為在所有情況下維持迴路穩定性，將滿足以下條件：
T clk＞ T PATH+ K*T LOAD，其中T PATH為自比較器103至功率閘極101之總時延，且T LOAD大致為R loadC load且表示隨負載電流(由R LOAD表示)及去耦電容(C load)二者而變的輸出極之倒數。換言之，T clk需要以低於V out之改變速率的速率設定以允許V out在進行下一遞增/遞減決策之前穩定。在快速晶粒及高溫(例如，大於或接近100攝氏度之溫度)之洩漏電流負載情境(例如，在保持期間)下，洩漏電流較高且因此R load較小，所得T LOAD較小，且因此T clk需要相對快速。對於緩慢晶粒及低溫(例如，接近0攝氏度之溫度)而言情況相反。T clk之此等衝突條件使得由於程序、溫度或老化變化而難以專門在按指數律成比例變化負載電流下維持迴路穩定性。
處理此困境之一種可能方法為基於感測負載電流調適T clk，其中在給定時間接通之功率閘極的數目用作負載電流之指示。若此數目高於特定臨限值，則T clk變得較小(亦即，較快速)且反之亦然。然而，此方案在如參考 圖 2解釋之極寬負載電流範圍下並不實用。
圖2說明展示需要針對 圖 1之LDO啟用或停用以提供使用二個不同輸入電源位準的特定低供應電壓輸出的廣泛範圍之功率閘極的表200。表200展示在V out=V RETENTION=0.55 V下典型處理器核心之洩漏電流，從而展示甚至對於相同晶粒程序拐點，由於V in及溫度變化，功率閘極之數目的實質上較大差異。在此實例中，當V in為1.15 V時，功率閘極之範圍為1至34，且當V in為0.75 V時，功率閘極之範圍為1至54。對於此方案可需要查找表及廣泛校準來工作。
圖3A說明根據一些實施例的包含用於保持箝位及自適應喚醒模式之全數位比例導數(PD)控制器之設備300。在一些實施例中，比較器103替換為全數位PD控制器308，包含：振盪器301、同步器302、計數器303、用於儲存先前或過去拍頻之儲存裝置304、比較器305及306以及邏輯307a及307b。
在一些實施例中，振盪器301為自由運行環式振盪器，其藉由由輸出供電軌V out提供之電壓供電。在此實例中，N數目個反相器(301 1-N)在環形成中耦接在一起。實施例不限於此特定環式振盪器式樣。藉由V out供電之任何合適振盪器可用於產生ROCLK。ROCLK可與由計數器303使用之T clk不相關。舉例而言，T clk可由鎖相迴路(PLL)產生。因此，在一些實施例中，同步器302用以使二個時脈T clk及ROCLK同步並產生被稱為ROCLKSYNC之ROCLK的經同步版本。在各種實施例中，上/下移位計數器102由狀態機控制，該狀態機取決於選擇保持模式抑或喚醒模式而具有不同條件檢查。
在一些實施例中，設備300在保持期間每T clk循環發現自由運行振盪器301(亦被稱作RO感測器301)之拍頻BF(t)。藉由在一個T clk中計數RO循環之數目而發現BF(t)。在各種實施例中，二進位計數器303用於計數來自ROCLKSYNC信號的RO循環的數目。任何合適的計數器可用於實施計數器303。在保持模式下，BF(t)與參考拍頻(RBF)由比較器306進行比較。該比較產生誤差信號e(t)。任何合適的低功率比較器可用於實施比較器306。此處，當在V RETENTION條件下(例如，在熱條件下)執行RO感測器301時，可在類別測試期間每晶粒(或每晶粒群體)發現RBF。在一些實施例中，RBF為可使用軟體(例如，操作系統)或硬體(例如，熔絲)調整的可程式化值。在一些實施例中，RBF儲存於非依電性記憶體(NVM)中。在各種實施例中，比例微分(PD)控制器308亦包括比較器305以比較BF(t)與先前或過去BF(t)值(例如，BF(t-i))。比較器306之輸出指示BF之斜率或導數dv(t)。先前值可為可指示拍頻之趨勢的即刻先前值或某一過去值。
迴路積分器(其包含功率閘極101)基於1)定義為e(t)=BF(t)-RBF之電流誤差，及2)定義為dv(t)=BF(t)-BF(t-i)的V OUT之導數藉由邏輯307a及307b而遞增、遞減或保持不變，其中i ≥1及BF(t-i)為在循環t-i中儲存為RO之數位程式碼的BF，如下：
若[e(t)＜0)且(dv(t)≤臨限值]，則迴路積分器遞增
否則若[e(t)＞0)且(dv(t)≥臨限值]，則迴路積分器遞減
否則迴路積分器保持不變
此處，臨限值係可藉由硬體、軟體或二者之組合程式化的預定值或可程式化可變臨限值。參考臨限值為0描述各種實施例。然而，可使用其他值。
當V out小於V RETENTION(比例項)時，積分器遞增，而同時V out亦具有小於「臨限值」(導數項)的斜率。類似地，當V out大於V RETENTION時，迴路積分器遞減，而同時V out亦以大於「臨限值」之斜率趨向向上。否則，迴路積分器值保持不變。
在一些實施例中，使用類比電壓作為閘極控制來同時激活被稱作初級功率閘極(PPG)之功率閘極101之較小子集。藉由自全斷開狀態進入全接通狀態，例如在閘極控制電壓之16個階躍中，實現快速、di/dt及可靠性友好喚醒。在一些實施例中，約為PMOS功率閘極電晶體之臨限電壓的閘極電壓(VGS)對汲極電流改變及喚醒速度具有較大影響。接著需要開始自該點周圍喚醒，且因此彼電壓點周圍需要控制電壓之較高解析度。由於晶粒間及/或晶粒內變化，關於臨限電壓之較精細電壓階躍之引入係困難的，且此類控制之校準係耗時且具有挑戰性的。因此，最快喚醒方案受產生最大電流改變之階躍限制。
在一些實施例中，藉由啟用喚醒模式來實施自適應喚醒方案。在此原因中，不使用比較器306之輸出，此係因為在喚醒模式下之控制器308未調節至特定電壓。實情為，dv(t)與參考斜率RSLP由邏輯307a進行比較。當在二個電壓下執行RO感測器時在類別測試期間每晶粒(或每晶粒群體)發現RSLP：(a)V RETENTION、HOT或BOL條件及(b)V RETENTION+ΔV、HOT或BOL條件並取得各別BF(t)值之間的差異。ΔV為根據一些實施例的如藉由模擬所判定滿足di/dt及FiSH約束之T CLK時間段中的最安全可允許電壓改變。在一些實施例中，由邏輯307a執行的邏輯包含：
若[dv(t)≤RSLP]，則迴路積分器遞增
否則迴路積分器保持不變
藉由一些實施例之設備，T clk被設定為獨立於1)由於程序/溫度/老化之負載電流變化、2)去耦電容器，及3)輸入供應電壓V in。在一些情況下，T clk可以設定成具有最高可能頻率之最低可能延遲(例如，大於T PATH)，而PD控制器308自動地允許迴路積光器以接近輸出極之速率調適其積聚以避免不穩定性。將T clk設定為最低可能(例如，大於T PATH)可適用於對控制器308之更一般使用情境的電壓降的快速回應，其中負載電流可展現快速di/dt事件(保持期間可能不會發生的情況)。
在一些實施例中，功率閘控模式(例如，用以功率閘控系統)具有回饋機構(與喚醒模式相反)。在此功率閘控模式下，程式碼在連續階躍中自最大值遞減至零。若電壓改變之斜率(負值，因為電壓減小)低於-1xRSLP值，則防止進一步遞減。在一些實施例中，維持程式碼直至電壓改變之斜率高於或等於-1xRSLP。在一些實施例中，此程序繼續直至程式碼達到零為止。此基於回饋之功率閘控模式使得來自電源供應器之電壓及電流能夠逐漸降低，此防止共用非閘控軌道中之電壓過沖。注意，過沖對於電路係不利的，此係因為其降低電晶體之可靠性，例如老化、電遷移等。
圖3B說明根據一些實施例的包含用於保持箝位及自適應喚醒模式之PD控制器的設備320。除了將控制字自上/下移位器102轉換至類比電壓以偏置功率閘極101的數位類比轉換器(DAC) 321以外，設備320與設備300相同。保持箝位及自適應喚醒模式之方案另外與參考 圖 3A所描述之方案以相同的方式工作。
圖3C說明根據一些實施例的展示基於電阻器梯(R-梯)開放迴路保持箝位的設備330。設備300包含包括一系列傳遞閘極(包含並聯耦接之P及N電晶體)之R-梯321(其為DAC)。該系列傳遞閘極耦接至選擇器(在此實例中亦為傳遞閘極)。選擇器可藉由信號S1至Sn及S1b至Snb控制，其中S1b為S1之倒數。多工器332基於喚醒或保持箝位程式碼而選擇選擇器中之一或多者。選擇信號為數位信號，而R-梯321之輸出為類比信號，其使R-梯321成為DAC。R-梯321之輸出用以控制初級功率閘極(PPG)及次級功率閘極SPG。在此實例中，PPG包含串聯耦接於共用Vcc非閘控供應軌Vin與共用Vcc閘控供應軌Vout之間的p型閘極MPPG及n型閘極MNPG，如所展示。次級功率閘極包含在共用Vcc非閘控供應軌Vin與共用Vcc閘控供應軌Vout之間的p型MPSG，如所展示。此處，基於矽後調諧(左)設定R-梯輸入程式碼S[1:n]一次，且針對3個保持電壓目標跨越3個晶粒及3個溫度量測所需R-梯程式碼(參見標繪圖333)。
圖3D說明基於R-梯封閉迴路保持箝位以支援C1LP狀態。基於R-梯之封閉迴路保持箝位支援C1LP狀態(左上)、跨越100至400 MHz F R-Ladder及25 C至100 C(右)在存在及不存在基於斜率之控制的情況下的V OUT紋波及封閉迴路箝位情況下之保持電壓保護頻帶的減小。
圖3E說明根據一些實施例的封閉迴路保持/喚醒箝位。此處，展示不同F R-LADDER速度下開放及封閉迴路二者之喚醒時間(左)及所量測之開放迴路喚醒之最壞情況下降。
在一些實施例中，繼電式控制器308在保持期間在給定時間(t)對RO感測器之拍頻BF(t)進行取樣(每T R-LADDER階躍)。控制器接著比較電流BF(t)與參考拍頻(RBF)，其中藉由在核心V RETENTION下執行RO感測器而在矽後發現RFB。迴路積分器基於1)定義為e(t)=BF(t)-RBF之電流誤差及2)定義為BF(t)-BF(t-i)之V OUT斜率而如下遞增、遞減或保持不變，其中i ≥ 1。積分器僅在V OUT小於(大於) V RETENTION時遞增(遞減)，而同時V OUT具有小於(大於)臨限值RSLP之斜率。否則，迴路積分器值保持不變。一些實施例使用允許迴路積分器以接近於輸出極之速率(其為給定時間點處的負載電流的函數)調適其積聚以避免不穩定性的控制方案。
藉由所提出方案，T R-LADDER可獨立於1)由於PT及老化的負載電流變化、2)去耦電容器及3)V IN而設定(至一階)。理論上，吾人可設定稍微大於最低可能延遲T PATH之T R-LADDER，表示自控制器至PG之時延，而控制器自動地允許迴路積分器以接近於電流輸出極之速率調適其積聚以避免不穩定性。
圖3D給出在50C、V IN=1.1 V、F R-LADDER=100 MHz至400 MHz及0.5 V-0.68 V之目標V OUT下對於典型晶粒具有及不具有斜率控制之情況下的經量測V OUT。由於斜率增強控制，最壞情況電壓紋波(在0.68 V之V OUT目標下)在需要在F R-LADDER=400 MHz下操作時在停用的斜率控制下自175 mV減小，在100 MHz之低4倍之F R-LADDER頻率下操作時減小至約25 mV。此外，斜率控制在固定F R-LADDER100 MHz下在25C至100C之寬溫度範圍下確保較低紋波，而無需使用如[3]中之某種自適應控制頻率，即使核心洩漏電流之數量級隨著溫度改變。由於RO頻率跨越溫度針對給定目標V RETENTION而改變，吾人需要對參考RBF程式碼進行頻帶保護。
圖3D展示在考慮100C之最壞情況操作溫度時在50C下之經頻帶保護V RETENTION對比目標V RETENTION，且其在封閉迴路箝位下僅高+5%。然而，在開放迴路箝位情況下，需要23%保護頻帶以滿足溫度範圍。若吾人亦考慮V IN變化，則經頻帶保護開放迴路V RETENTION變得甚至超出目標V RETENTION，從而導致C1LP無洩漏功率節省。
在基於R-梯開放迴路喚醒設計中，使用R-梯類比輸出電壓作為如先前所提及的PG閘極控制逐漸激活PPG。如展示經量測資料 圖 3F之標繪圖360中所展示，約為PMOS PG之臨限電壓的閘極電壓(V GS)對汲極電流改變及喚醒速度具有較大影響。接著有益於開始自該點周圍喚醒，且因此彼電壓點周圍需要控制電壓之較高解析度。由於晶粒間/晶粒內變化，關於臨限電壓之較精細電壓階躍之引入係困難的，且此類控制之校準係耗時且具有挑戰性的。因此，最快喚醒方案受產生最大電流改變之階躍限制。
為了實施自適應喚醒方案，封閉迴路箝位以如 圖 3A-B及 圖 3D中所說明之統合方式使用。不需要針對RBF之比較，因為吾人未調節至特定電壓。實情為，將電流斜率資訊與在製造測試期間每晶粒(或每晶粒群體)所發現之參考斜率RSLP進行比較，且採用RSLP作為滿足可靠性及di/dt約束的T R-LADDER時間段中的最安全可允許電壓改變。在此封閉迴路方案中，可藉由自非零程式碼，例如自WARM-UP-CODE開始R-LADDER而進一步改良喚醒時間，該WARM-UP-CODE跳過不貢獻於電流之初始「K」階躍，如藉由大於0.45 V之VGS所展示。亦可使此WARM-UP-CODE可程式化。
圖4說明根據一些實施例的 圖 3A-B及 圖 3D之設備之時脈之時序圖400。為了解決取樣時脈T clk(其執行高達例如幾百MHz)與以GHz之倍數執行的環式振盪器時脈ROCLK之間的時脈同步，ROCLK在T clk之正相位期間被激活，且計數器輸出如時序圖400所說明在T clk之下一正邊緣上被取樣。然而，突然(例如，非同步地)停止ROCLK可導致計數器303中的最小延遲(或保持時間)故障。為了解決此問題，在一些實施例中，ROCLK在使用 圖 5中所說明之同步器邏輯饋入計數器303之前與T CLK同步。
圖5說明根據一些實施例的 圖 3A-B之設備之二個時脈之間的同步器邏輯500。邏輯500包含如所展示耦接在一起的正反器501及502、反相器503及AND邏輯閘極504。ROCLK由正反器501在其資料埠(D)處接收且由T clk取樣。T clk之反向版本接著用於藉由正反器502對正反器501之輸出Q進行取樣。AND邏輯閘極504接著在T clk與正反器502之輸出Q之間執行AND邏輯功能。AND邏輯閘極504之輸出為ROCLKSYNC。
圖 6A-B說明根據一些實施例的在退出低功率狀態期間分別使用 圖 3A-B之基線設計及設備展示功率閘極(PG)電壓之標繪圖600及620。
圖 7A-B說明根據一些實施例的在退出低功率狀態期間分別使用 圖 3A-B之基線設計及設備展示PG電流的標繪圖700及720。
圖 8A-B說明根據一些實施例的在退出低功率狀態期間分別使用 圖 3A-B之基線設計及設備展示PG di/dt之標繪圖800及820。
圖9說明根據一些實施例的用於控制 圖 3A-B之設備之功率閘極的方法900。儘管以特定次序說明區塊，但次序可經修改。舉例而言，某一區塊可在其他區塊之前或同時執行而無需改變實施例之本質。區塊901、902、903、904、905及906適用於保持模式。區塊902、904、907及908適用於喚醒模式。區塊可藉由硬體、軟體或二者之組合執行。
在區塊901處，判定斜率或導數dv(t)。舉例而言，dv(t)藉由比較器305產生且提供至邏輯307。在區塊902處，判定誤差e(t)。舉例而言，誤差e(t)藉由比較器306產生且提供至邏輯307。
在區塊903處，邏輯307判定e(t)是否小於零及dv(t)是否小於或等於臨限值(例如，0)。若二個條件為真，則迴路積分器遞增且針對上/下移位器102確證輸出Up，如區塊904所指示。上/下移位器102接著接通額外一或多個功率閘極電晶體。在一些實施例中，當核心自C6狀態喚醒時，區塊904可採用額外輸入WARM-UP-CODE，其自WARM-UP-CODE之非零狀態啟動迴路積分器。
在區塊905處，邏輯307判定e(t)是否大於零及dv(t)是否大於或等於臨限值(例如，0)。若二個條件為真，則迴路積分器遞減且針對上/下移位器102確證輸出down(或Up經取消確證)，如由區塊906指示。上/下移位器102接著斷開額外一或多個功率閘極電晶體101。若未滿足區塊903及905之條件，則邏輯307繼續進行至區塊907，其中該邏輯維持上/下信號之先前設定且接通及斷開之功率閘極之數目保持相同。程序接著使自身自區塊901及區塊902重複進行。
在一些實施例中，在喚醒模式期間，邏輯307a比較dv(t)與RSLP以判定使迴路積分器遞增抑或使其為同一值。在區塊908處，若判定dv(t)小於或等於RSLP，則處理器繼續進行至區塊904，否則程序繼續進行至區塊907。
在一些實施例中，可藉由軟體執行藉由邏輯307進行之操作。與流程圖900 (及/或各種實施例)相關聯且經執行以實施所揭示主題之實施例的程式軟體程式碼/指令可實施為操作系統或特定應用程式、組件、程式、物件、模組、常式或被稱作「程式軟體程式碼/指令」、「操作系統程式軟體程式碼/指令」、「應用程式軟體程式碼/指令」或僅「軟體」之其他指令序列或指令序列之組織或嵌入於處理器中之韌體的部分。在一些實施例中，與流程圖900 (及/或各種實施例)相關聯之程式軟體程式碼/指令由處理器或邏輯執行。
在一些實施例中，與流程圖900 (及/或各種實施例)相關聯之程式軟體程式碼/指令儲存於電腦可執行儲存媒體中且由處理器(或處理器核心)執行。此處，電腦可執行儲存媒體為可用於儲存程式軟體程式碼/指令及資料之有形機器可讀媒體，該等程式軟體程式碼/指令及資料在由計算裝置執行時使得一或多個處理器執行如可在針對所揭示主題之一或多個隨附請求項中所敍述的方法。
有形機器可讀媒體可包括各種有形位置中之可執行軟體程式碼/指令及資料之儲存，該等有形位置包括例如ROM、依電性RAM、非依電性記憶體及/或快取記憶體及/或如本申請案中所參考之其他有形記憶體。此程式軟體程式碼/指令及/或資料之部分可儲存於此等儲存及記憶體裝置中之任一者中。此外，程式軟體程式碼/指令可自其他儲存器獲得，包括例如經由集中式伺服器或同級間網路及包括網際網路之類似者。軟體程式碼/指令及資料之不同部分可在不同時間且在不同通信會話或相同通信會話中獲得。
可在由計算裝置執行各別軟體程式或應用程式之前整體地獲得軟體程式碼/指令(與流程圖900及其他實施例相關聯)及資料。替代地，可在需要執行時動態地(例如恰好及時地)獲得軟體程式碼/指令及資料之部分。替代地，藉助於實例，例如對於不同應用程式、組件、程式、物件、模組、常式或其他指令序列或指令序列之組織，可出現獲得軟體程式碼/指令及資料之此等方式的某一組合。因此，並不需要資料及指令在特定時刻整體地處於有形機器可讀媒體上。
有形電腦可讀媒體之實例包括但不限於可記錄及不可記錄類型媒體，諸如依電性及非依電性記憶體裝置、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、快閃記憶體裝置、軟碟及其他抽取式磁碟、磁性儲存媒體、光學儲存媒體(例如，光碟唯讀記憶體(CD ROM)、數位多功能光碟(DVD)等)，以及其他。軟體程式碼/指令可在經由此類有形通信鏈路實施電氣、光學、聲學或其他形式之傳播信號(諸如載波、紅外信號、數位信號等)時暫時儲存於數位有形通信鏈路中。
一般而言，有形機器可讀媒體包括任何有形機構，該有形機構以可由機器(亦即，計算裝置)存取之形式提供(亦即，以數位形式(例如資料封包)儲存及/或傳輸)資訊，該資訊可包括於例如通信裝置、計算裝置、網路裝置、個人數位助理、製造工具、行動通信裝置或包括計算裝置之任何其他裝置中，無論是否能夠自諸如網際網路(例如iPhone®、Galaxy®、Blackberry®、Droid®或其類似者)之通信網路下載及運行應用程式及輔助應用程式。在一個實施例中，基於處理器之系統呈以下形式或包括於以下各者內：個人數位助理(PDA)、蜂巢式電話、筆記本電腦、平板電腦、遊戲控制台、機上盒、嵌入式系統、電視(TV)、個人桌上型電腦等。替代地，傳統通信應用程式及輔助應用程式可用於所揭示主題之一些實施例中。
圖10說明根據一些實施例的將經調節電源供應器提供至一或多個邏輯區塊的 圖 3A-B之設備之分佈性網路1000。在一些實施例中，網路1000包含「N」數目之分佈式LDO 1001 1-N，其係基於 圖 3A-B之設備300、320。此等分佈式LDO可在Load-1至Load-N上維持各種負載條件。儘管 圖 10之實施例說明每一LDO之分離PD控制器，但在一些實施例中，PD控制器308在多個LDO當中共用。即使參考各種實施例展示之LDO之實例用於在低功率狀態期間供應洩漏電流，實施例亦可用以在主動操作期間使用比例微分控制(PD)之方法供應動態電流。此外，根據一些實施例，由於所有數位實施，對於較大功率域，PD LDO方案可複製N次，因此保證設計之可擴展性。在一些實施例中，PD額外開銷保持最小值使得可在無需顯著面積及/或功率損失之情況下實現複製。
圖11說明根據一些實施例的具有用於保持箝位及自適應喚醒模式之全數位PD控制器的智慧型裝置或電腦系統或系統單晶片(SoC)。在一些實施例中，裝置5500表示適當計算裝置，諸如計算平板電腦、行動電話或智慧型電話、膝上型電腦、桌上型電腦、物聯網(Internet-of-Things；IOT)裝置、伺服器、可穿戴式裝置、機上盒、具無線功能之電子閱讀器或其類似者。應理解，通常展示某些組件，而並非將此裝置之所有組件展示於裝置5500中。
在一些實施例中，裝置5500表示適當計算裝置，諸如計算平板電腦、行動電話或智慧型電話、膝上型電腦、桌上型電腦、物聯網(Internet-of-Things；IOT)裝置、伺服器、可穿戴式裝置、機上盒、具無線功能之電子閱讀器或其類似者。應理解，通常展示某些組件，而並非將此裝置之所有組件展示於裝置5500中。
在實例中，裝置5500包含系統單晶片(SoC)5501。 圖 11中使用虛線說明SoC 5501之實例邊界，其中一些實例組件說明為包括於SoC 5501內，然而，SoC 5501可包括裝置5500之任何適當組件。
在一些實施例中，裝置5500包括處理器5504。處理器5504可包括一或多個實體裝置，諸如微處理器、應用程式處理器、微控制器、可程式化邏輯裝置、處理核心或其他處理實施，諸如多個計算、圖形、加速器、I/O及/或其他處理晶片之分解式組合。由處理器5504執行之處理操作包括供應用程式及/或裝置功能執行之操作平台或操作系統的執行。處理操作包括相關於與人類使用者或與其他裝置之輸入/輸出(I/O)的操作、相關於功率管理之操作、相關於將計算裝置5500連接至另一裝置之操作及/或其類似者。處理操作亦可包括與音訊I/O及/或顯示I/O相關之操作。
在一些實施例中，處理器5504包括多個處理核心(亦被稱作核心)5508a、5508b、5508c。儘管 圖 11中僅說明三個核心5508a、5508b、5508c，但處理器5504可包括任何其他適當數目之處理核心，例如數十或甚至數百個處理核心。處理器核心5508a、5508b、5508c可實施於單個積體電路(IC)晶片上。此外，晶片可包括一或多個共用及/或私用快取記憶體、匯流排或互連件、圖形及/或記憶體控制器或其他組件。
在一些實施例中，處理器5504包括快取記憶體5506。在實例中，快取記憶體5506之區段可專用於個別核心5508(例如，快取記憶體5506之第一區段專用於核心5508a，快取記憶體5506之第二區段專用於核心5508b，以此類推)。在實例中，可在核心5508中之二者或更多者當中共用快取記憶體5506之一或多個區段。快取記憶體5506可分為不同位準，例如1級(L1)快取記憶體、2級(L2)快取記憶體、3級(L3)快取記憶體等。
在一些實施例中，處理器核心5504可包括用以提取指令(包括具有條件性分支之指令)以由核心5504執行之提取單元。可自諸如記憶體5530之任何儲存裝置提取指令。處理器核心5504亦可包括用以解碼經提取指令之解碼單元。舉例而言，解碼單元可將經提取指令解碼成多個微運算。處理器核心5504可包括用以執行與儲存經解碼指令相關聯之各種操作的排程單元。舉例而言，排程單元可保存來自解碼單元之資料直至準備好分派指令為止，例如直至經解碼指令之所有源值變得可用為止。在一個實施例中，排程單元可排程及/或發出(或分派)經解碼指令至執行單元以供執行。
執行單元可在所分派指令經解碼(例如由解碼單元)且經分派(例如由排程單元)之後執行所分派指令。在實施例中，執行單元可包括多於一個執行單元(諸如成像計算單元、圖形計算單元、通用計算單元等)。執行單元亦可執行諸如加法、減法、乘法及/或除法之各種算術運算，且可包括一或多個算術邏輯單元(ALU)。在實施例中，共處理器(未圖示)可結合執行單元執行各種算術運算。
另外，執行單元可無序地執行指令。因此，在一個實施例中，處理器核心5504可為無序處理器核心。處理器核心5504亦可包括收回單元。收回單元可在提交經執行指令之後收回該等經執行指令。在實施例中，經執行指令之收回可導致處理器狀態根據該等指令之執行而提交、由該等指令使用之實體暫存器被解除分配等。處理器核心5504亦可包括用以經由一或多個匯流排實現處理器核心5504之組件與其他組件之間的通信之匯流排單元。處理器核心5504亦可包括用以儲存由核心5504的各種組件存取之資料(諸如與經指派應用程式(app)優先級及/或子系統狀態(模式)關聯相關的值)之一或多個暫存器。
在一些實施例中，裝置5500包含連接性電路系統5531。舉例而言，連接性電路系統5531包括例如使得裝置5500能夠與外部裝置通信之硬體裝置(例如，無線及/或有線連接器及通信硬體)及/或軟體組件(例如，驅動程式、協定堆疊)。裝置5500可分離於諸如其他計算裝置、無線存取點或基地台等之外部裝置。
在實例中，連接性電路系統5531可包括多個不同類型之連接性。一般而言，連接性電路系統5531可包括蜂巢式連接性電路系統、無線連接性電路系統等。連接性電路系統5531之蜂巢式連接性電路系統一般係指由無線載波提供之蜂巢式網路連接性，諸如經由以下各者提供：全球行動通信系統(GSM)或變化或衍生物、分碼多重存取(CDMA)或變化或衍生物、分時多工(TDM)或變化或衍生物，第3代合作夥伴計劃(3GPP)通用行動電信系統(UMTS)系統或變化或衍生物、3GPP長期演進(LTE)系統或變化或衍生物、3GPP LTE-進階(LTE-A)系統或變化或衍生物、第五代(5G)無線系統或變化或衍生物、5G行動網路系統或變化或衍生物、5G新無線電(NR)系統或變化或衍生物，或其他蜂巢式服務標準。連接性電路系統5531之無線連接性電路系統(或無線介面)係指並非蜂巢式之無線連接性，且可包括個人區域網路(諸如藍牙、近場等)、區域網路(諸如Wi-Fi)及/或廣域網路(諸如WiMax)，及/或其他無線通信。在實例中，連接性電路系統5531可包括諸如有線或無線介面之網路介面，例如使得系統實施例可併入至例如蜂巢式電話或個人數位助理之無線裝置中。
在一些實施例中，裝置5500包含控制集線器5532，其表示與一或多個I/O裝置之互動相關的硬體裝置及/或軟體組件。舉例而言，處理器5504可經由控制集線器5532與顯示器5522、一或多個周邊裝置5524、儲存裝置5528、一或多個其他外部裝置5529等中之一或多者通信。控制集線器5532可為晶片組、平台控制集線器(PCH)及/或其類似者。
舉例而言，控制集線器5532說明用於連接至裝置5500之額外裝置的一或多個連接點，例如使用者可經由連接點與系統互動。舉例而言，可附接至裝置5500之裝置(例如，裝置5529)包括麥克風裝置、揚聲器或立體聲系統、音訊裝置、視訊系統或其他顯示裝置、鍵盤或小鍵盤裝置，或用於與諸如讀卡器或其他裝置之特定應用一起使用的其他I/O裝置。
如上文所提及，控制集線器5532可與音訊裝置、顯示器5522等互動。舉例而言，經由麥克風或其他音訊裝置之輸入可為裝置5500之一或多個應用程式或功能提供輸入或命令。另外，音訊輸出可作為顯示輸出之替代或補充而提供。在另一實例中，若顯示器5522包括觸控螢幕，則顯示器5522亦充當可至少部分地由控制集線器5532管理之輸入裝置。計算裝置5500上亦可能存在額外按鈕或開關以提供由控制集線器5532管理之I/O功能。在一個實施例中，控制集線器5532管理裝置，諸如加速計、攝影機、光感測器或其他環境感測器，或可包括於裝置5500中之其他硬體。輸入可為直接使用者互動之部分，以及將環境輸入提供至系統以影響系統之操作(諸如，對雜訊濾波、針對亮度偵測調節顯示器、將閃光燈應用於攝像機，或其他特徵)。
在一些實施例中，控制集線器5532可使用任何適當通信協定耦接至各種裝置，該等協定例如周邊組件高速互連(Peripheral Component Interconnect Express；PCIe)、通用串列匯流排(USB)、Thunderbolt、高清晰度多媒體介面(HDMI)、Firewire等。
在一些實施例中，顯示器5522表示為使用者提供視覺及/或觸覺顯示以與裝置5500互動之硬體(例如，顯示裝置)及軟體(例如，驅動程式)組件。顯示器5522可包括顯示介面、顯示螢幕及/或用於向使用者提供顯示之硬體裝置。在一些實施例中，顯示器5522包括向使用者提供輸出及輸入二者之觸控螢幕(或觸控板)裝置。在實例中，顯示器5522可直接與處理器5504通信。顯示器5522可為內部顯示裝置中之一或多者，如在經由顯示介面(例如，顯示埠等)附接之行動電子裝置或膝上型電腦裝置或外部顯示裝置中。在一個實施例中，顯示器5522可為頭戴式顯示器(HMD)，諸如與虛擬實境(VR)應用或擴增實境(AR)應用一起使用的戴眼鏡式立體顯示裝置。
在一些實施例中且儘管在圖中未說明，除了處理器5504之外(或代替該處理器)，裝置5500亦可包括包含一或多個圖形處理核心之圖形處理單元(GPU)，其可控制在顯示器5522上顯示內容的一或多個態樣。
控制集線器5532 (或平台控制器集線器)可包括用以進行例如至周邊裝置5524之周邊連接的硬體介面及連接器，以及軟體組件(例如，驅動程式、協定堆疊)。
應理解，裝置5500既可為至其他計算裝置之周邊裝置，又可具有連接至其之周邊裝置。裝置5500可具有「對接」連接器以連接至其他計算裝置，以用於諸如管理(例如，下載及/或上傳、改變、同步)裝置5500上之內容的目的。另外，對接連接器可允許裝置5500連接至某些周邊裝置，該等周邊裝置允許計算裝置5500控制例如至視聽或其他系統之內容輸出。
除了專有對接連接器或其他專有連接硬體之外，裝置5500亦可經由共同或基於標準之連接器進行周邊連接。常用類型可包括通用串列匯流排(USB)連接器(其可包括數個不同硬體介面中之任一者)、包括微型顯示埠(MDP)之顯示埠、高清晰度多媒體介面(HDMI)、火線或其他類型。
在一些實施例中，例如除了直接耦接至處理器5504之外或代替直接耦接至該處理器，連接性電路系統5531可耦接至控制集線器5532。在一些實施例中，例如除了直接耦接至處理器5504之外或代替直接耦接至該處理器，顯示器5522亦可耦接至控制集線器5532。
在一些實施例中，裝置5500包含經由記憶體介面5534耦接至處理器5504之記憶體5530。記憶體5530包括用於將資訊儲存於裝置5500中之記憶體裝置。
在一些實施例中，記憶體5530包括維持穩定計時之設備，如參考各種實施例所描述。記憶體可包括非依電性(在中斷至記憶體裝置之功率的情況下，狀態並不改變)及/或依電性(在中斷至記憶體裝置之功率的情況下，狀態係不確定的)記憶體裝置。記憶體裝置5530可為動態隨機存取記憶體(DRAM)裝置、靜態隨機存取記憶體(SRAM)裝置、快閃記憶體裝置、相變記憶體裝置或具有合適的效能以充當程序記憶體的一些其他記憶體裝置。在一個實施例中，記憶體5530可充當用於裝置5500之系統記憶體，以儲存供在一或多個處理器5504執行應用程式或程序時使用之資料及指令。記憶體5530可儲存應用程式資料、使用者資料、音樂、相片、文件或其他資料，以及與裝置5500之應用程式及功能之執行相關的系統資料(不論長期的還是暫時的)。
各種實施例及實例之元件亦被提供為用於儲存電腦可執行指令(例如，用以實施本文中所論述之任何其他程序之指令)的機器可讀媒體(例如，記憶體5530)。機器可讀媒體(例如，記憶體5530)可包括但不限於快閃記憶體、光碟、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁性或光學卡、相變記憶體(PCM)，或適合於儲存電子或電腦可執行指令之其他類型之機器可讀媒體。舉例而言，本揭露內容之實施例可作為電腦程式(例如，BIOS)下載，可藉由經由通信鏈路(例如，數據機或網路連接)之資料信號將電腦程式自遠端電腦(例如，伺服器)傳送至請求電腦(例如，用戶端)。
在一些實施例中，裝置5500包含溫度量測電路系統5540，例如用於量測裝置5500之各種組件之溫度。在實例中，溫度量測電路系統5540可嵌入或耦接或附接至待量測及監測其溫度之各種組件。舉例而言，溫度量測電路系統5540可量測核心5508a、5508b、5508c、電壓調節器5514、記憶體5530、SoC 5501之主板及/或裝置5500之任何適當組件中之一或多者的溫度(或其內之溫度)。在一些實施例中，溫度量測電路系統5540包括低功率混合反向(LPHR)帶隙參考(BGR)及數位溫度感測器(DTS)，其利用亞臨限值金屬氧化物半導體(MOS)電晶體及PNP寄生雙極接面電晶體(BJT)裝置以形成充當用於可組配BGR或DTS操作模式之基極的反向BGR。LPHR架構使用低成本MOS電晶體及標準寄生PNP裝置。基於反帶隙電壓，LPHR可充當可組配BGR。藉由比較可組配BGR與經縮放基極發射極電壓，電路亦可執行為具有線性轉移函數之DTS，其中出於高準確度進行單一溫度修整。
在一些實施例中，裝置5500包含例如用於量測由裝置5500之一或多個組件消耗之功率的功率量測電路系統5542。在實例中，除了量測功率之外或代替量測功率，功率量測電路系統5542亦可量測電壓及/或電流。在實例中，功率量測電路系統5542可嵌入或耦接或附接至待量測及監測其功率、電壓及/或電流消耗之各種組件。舉例而言，功率量測電路系統5542可量測由一或多個電壓調節器5514供應之功率、電流及/或電壓、供應至SoC 5501之功率、供應至裝置5500之功率、由裝置5500之處理器5504(或任何其他組件)消耗之功率等。
在一些實施例中，裝置5500包含一或多個電壓調節器電路系統，其通常被稱作電壓調節器(VR)5514。VR 5514在適當電壓位準下產生信號，該等信號可經供應以操作裝置5500之任何適當組件。僅僅作為實例，VR 5514說明為將信號供應至裝置5500之處理器5504。在一些實施例中，VR 5514接收一或多個電壓識別(VID)信號，且基於VID信號在適當位準下產生電壓信號。各種類型之VR可用於VR 5514。舉例而言，VR 5514可包括「降壓」VR、「升壓」VR、降壓及升壓VR之組合、低壓差(LDO)調節器、切換DC-DC調節器、基於固定導通時間控制器之DC-DC調節器等。降壓VR通常用於其中需要將輸入電壓以小於一之比率轉變成輸出電壓之功率遞送應用中。升壓VR通常用於其中需要將輸入電壓以大於一之比率轉變成輸出電壓之功率遞送應用中。在一些實施例中，每一處理器核心具有由PCU 5510a/b及/或PMIC 5512控制的其自身之VR。在一些實施例中，每一核心具有分佈式LDO之網路以提供高效的功率管理控制。LDO可為數位、類比或數位或類比LDO之組合。在一些實施例中，VR 5514包括電流追蹤設備以量測經由供電軌之電流。
在一些實施例中，VR 5514包括數位控制方案以管理比例-積分-導數(PID)濾波器(亦被稱作數位類型III補償器)之狀態。數位控制方案控制PID濾波器之積分器以實施對使工作循環飽和之非線性控制，在此期間PID之比例及導數項設定為0，同時積分器及其內部狀態(先前值或記憶體)設定為工作循環，其為當前標稱工作循環加上deltaD之總和。deltaD為最大工作循環增量，其用以自ICCmin至ICCmax調節電壓調節器，且為可在矽後設定之組配暫存器。狀態機自非線性全接通狀態(其將輸出電壓Vout返回至調節窗)移動至開放迴路工作循環，該開放迴路工作循環維持輸出電壓稍微高於所需參考電壓Vref。在命令工作循環處在開放迴路之此狀態下的某一時間段之後，狀態機接著使開放迴路工作循環值斜降直至輸出電壓接近於所命令Vref為止。因而，完全消除(或實質上消除)來自VR 5514之輸出供應件上之輸出顫動，且僅存在單個下沖過渡，其可導致基於比較器延遲之所保證Vmin及具有可用輸出解耦電容之負載的di/dt。
在一些實施例中，VR 5514包括分離自啟動控制器，其在無融合及/或微調資訊之情況下係功能性的。自啟動控制器保護VR 5514免受較大湧入電流及電壓過沖影響，同時能夠遵循由系統強加之可變VID(電壓識別)參考斜坡。在一些實施例中，自啟動控制器使用建置至控制器中的鬆弛振盪器來設定降壓轉換器的切換頻率。振盪器可使用接近於所要操作頻率之時脈或電流參考而初始化。VR 5514之輸出弱耦接至振盪器以設定用於封閉迴路操作的工作循環。該控制器經自然偏置以使得輸出電壓始終稍微高於設定點，從而消除對任何程序、電壓及/或溫度(PVT)強加微調之需要。
在一些實施例中，裝置5500包含通常稱為時脈產生器5516之一或多個時脈產生器電路系統。時脈產生器5516產生適當頻率位準下之時脈信號，該等信號可被供應至裝置5500之任何適當組件。僅僅作為實例，時脈產生器5516說明為將時脈信號供應至裝置5500之處理器5504。在一些實施例中，時脈產生器5516接收一或多個頻率識別(FID)信號，並基於FID信號產生適當頻率下之時脈信號。
在一些實施例中，裝置5500包含將功率供應至裝置5500之各種組件的電池5518。僅作為實例，電池5518被說明為將功率供應至處理器5504。儘管在圖式中未說明，但裝置5500可包含充電電路系統，例如以基於自AC適配器接收之交流電(AC)供電為電池再充電。
在一些實施例中，電池5518藉由充電至預設電壓(例如4.1 V)來時間段性地檢查實際電池容量或能量。電池接著決定電池容量或能量。若容量或能量不足，則電池中或與電池相關聯的設備使充電電壓稍微增大至容量足夠的點(例如4.1 V至4.11 V)。執行時間段性地檢查及稍微增加充電電壓的程序，直至充電電壓達到規格極限(例如，4.2 V)為止。本文中所描述之方案具有諸如電池壽命可延長、能量保留不足之風險可降低、可儘可能長地使用突發功率，及/或可使用甚至更高突發功率等益處。
在一些實施例中，充電電路系統(例如，5518)包含升降壓轉換器。此升降壓轉換器包含替代半橋接器用於傳統升降壓轉換器的DrMOS或DrGaN裝置。此處參考DrMOS描述各種實施例。然而，實施例適用於DrGaN。由於減少的寄生及最佳化MOSFET封裝，DrMOS裝置允許功率轉換的較佳效率。由於死時管理在DrMOS內部，因此死時管理比傳統的升降壓轉換器更準確，從而引起轉換之較高效率。較高操作頻率允許較小電感器大小，較小電感器大小又減小包含基於DrMOS之升降壓轉換器的充電器之z高度。各種實施例之升降壓轉換器包含用於DrMOS裝置的雙摺疊自舉。在一些實施例中，除傳統的自舉電容器之外，添加將電感器節點交叉耦接至二組DrMOS開關的摺疊自舉電容器。
在一些實施例中，裝置5500包含功率控制單元(PCU)5510(亦被稱作功率管理單元(PMU)、功率管理控制器(PMC)、功率單元(p單元)等)。在實例中，PCU 5510之一些區段可由一或多個處理核心5508實施，且PCU 5510之此等區段係使用虛線框來象徵性地說明且標記為PCU 5510a。在實例中，PCU 5510之一些其他區段可在處理核心5508外部實施，且PCU 5510之此等區段係使用虛線框象徵性地說明且標記為PCU 5510b。PCU 5510可實施用於裝置5500之各種功率管理操作。PCU 5510可包括用以實施用於裝置5500之各種功率管理操作的硬體介面、硬體電路系統、連接器、暫存器等，以及軟體組件(例如，驅動程式、協定堆疊)。
在各種實施例中，PCU或PMU 5510以階層式方式組織，從而形成階層式功率管理(HPM)。各種實施例之HPM建構允許用於平台之封裝層級管理，同時仍然准許可跨越封裝中之構成晶粒而存在的自主性島狀物之能力及基礎架構。HPM並不假定實體分割區至域之預判定映射。HPM域可與整合於小晶粒內部、整合至小晶粒邊界、整合至一或多個小晶粒、整合至伴隨晶粒或甚至離散CXL裝置之功能對準。HPM解決同一晶粒之多個例項之整合，與整合於同一晶粒或分離晶粒上之專有功能或第3方功能混合，且甚至係可在封裝內部或呈離散外觀尺寸之經由CXL(例如，Flexbus)連接之加速器。
HPM使得設計者能夠符合可擴展性、模組性及晚期結合之目標。HPM亦允許充分利用可能已存在於其他晶粒上的PMU功能，而非在平整方案中被停用。HPM使得能夠獨立於其整合層級而管理任何任意功能集合。各種實施例之HPM為可縮放的、模組化的、與對稱多晶片處理器(MCP)一起工作，且與非對稱MCP一起工作。舉例而言，HPM不需要信號PM控制器及封裝基礎架構增長超出合理的縮放極限。HPM使得能夠在不需要改變基礎晶粒基礎架構之情況下晚期添加封裝中之晶粒。HPM解決對具有耦接於單一封裝中之不同程序技術節點之晶粒的分解式解決方案之需要。HPM亦解決了封裝內外之伴隨晶粒整合解決方案之需要。
在各種實施例中，每一晶粒(或小晶粒)包括功率管理單元(PMU)或p單元。舉例而言，處理器晶粒可具有監管p單元、被監管p單元或雙重角色監管/被監管p單元。在一些實施例中，I/O晶粒具有其自身的雙重角色p單元，諸如監管及/或被監管p單元。每一晶粒中之p單元可為通用p單元之例項。在一個此類實例中，所有p單元具有相同能力及電路，但經組配(動態地或靜態地)以扮演監管者、被監管者及/或這二者之角色。在一些實施例中，用於計算晶粒之p單元係計算p單元之例項，而用於IO晶粒之p單元係不同於計算p單元之IO p單元之例項。取決於角色，p單元承擔特定職責以管理多晶片模組及/或計算平台之功率。雖然針對多晶片模組或系統單晶片中之晶粒描述了各種p單元，但p單元亦可為諸如I/O裝置之外部裝置的部分。
此處，各種p單元不必相同。HPM架構可操作極其不同類型的p單元。p單元之一個共同特徵為其預期接收HPM訊息且預期能夠理解該等訊息。在一些實施例中，IO晶粒之p單元可不同於計算晶粒之p單元。舉例而言，IO p單元中之每一類暫存器之暫存器例項的數目不同於計算晶粒之p單元中之暫存器例項的數目。IO晶粒具有為用於CXL連接裝置之HPM監管者之能力，但計算晶粒可能不需要具有該能力。IO及計算晶粒亦具有不同韌體流且有可能具有不同韌體影像。此等係實施可做出之選擇。HPM架構可選擇具有一個超集韌體影像，且選擇性地執行與韌體相關聯之晶粒類型相關的流程。替代地，可存在針對每一p單元類型之消費者韌體；其可允許針對每一p單元類型之韌體儲存要求進行較流線型大小設計。
每一晶粒中之p單元可經組配為監管p單元、被監管p單元，或具有監管者/被監管者之雙重角色。因而，p單元可針對各種域執行監管者或被監管者之角色。在各種實施例中，p單元之每一例項能夠自主地管理本端專用資源且含有結構以聚集資料且在例項之間通信以藉由經組配為共用資源監管者之例項允許共用資源管理。提供基於訊息及電線之基礎架構，其可重複且經組配以促進多個p單元之間的管理及流動。
在一些實施例中，功率臨限值及熱臨限值由監管p單元傳達至被監管p單元。舉例而言，監管p單元得知每一晶粒之工作負載(當前及未來)、每一晶粒之功率量測及其他參數(例如，平台層級功率邊界)並判定每一晶粒之新功率限制。此等功率限制接著經由一或多個互連件及網狀架構由監管p單元傳達至被監管p單元。在一些實施例中，網狀架構指示一組網狀架構及互連件，包括第一網狀架構、第二網狀架構及快速回應互連件。在一些實施例中，第一網狀架構用於監管p單元與被監管p單元之間的共同通信。此等共同通信包括基於數個因素(例如，未來工作負載、使用者行為等)而規劃的晶粒之電壓、頻率及/或功率狀態的改變。在一些實施例中，第二網狀架構用於監管p單元與被監管p單元之間的較高優先級通信。較高優先級通信之實例包括由於可能的熱失控狀況、可靠性問題等而節流之訊息。在一些實施例中，快速回應互連件用於傳達所有晶粒之快速或硬節流。在此情況下，監管p單元可將快速節流訊息發送至例如所有其他p單元。在一些實施例中，快速回應互連件為舊式互連件，其功能可藉由第二網狀架構執行。
各種實施例之HPM架構允許對稱及/或不對稱晶粒之可擴展性、模組性及晚期結合。此處，對稱晶粒為具有相同大小、類型及/或功能之晶粒，而不對稱晶粒為具有不同大小、類型及/或功能之晶粒。階層式方法亦允許充分利用可能已存在於其他晶粒上的PMU功能而非在傳統的平整功率管理方案中被停用。HPM並不假定實體分割區至域之預判定映射。HPM域可與整合於小晶粒內部、整合至小晶粒邊界、整合至一或多個小晶粒、整合至伴隨晶粒或甚至離散CXL裝置之功能對準。HPM使得能夠獨立於其整合層級而管理任何任意功能集合。在一些實施例中，基於一或多個因素宣告p單元為監管p單元。此等因素包括記憶體大小、實體約束(例如，腳位之數目)及感測器之位置(例如，溫度、功率消耗等)以判定處理器之實體限制。
各種實施例之HPM架構提供一種用於按比例調整功率管理使得單一p單元例項無需瞭解整個處理器的手段。此使得能夠在較小粒度下進行功率管理且改良回應時間及有效性。階層式結構為使用者維持單片視圖。舉例而言，在操作系統(OS)層級處，HPM架構給予OS單一PMU視圖，即使PMU實體地分佈於一或多個監管者-被監管者組配中。
在一些實施例中，HPM架構係集中式的，其中一個監管者控制所有被監管者。在一些實施例中，HPM架構為分散式的，其中各種晶粒中的各種p單元藉由同級間通信來控制總功率管理。在一些實施例中，HPM架構係分散式的，其中存在不同域的不同監管者。分散式架構之一個實例係樹型架構。
在一些實施例中，裝置5500包含功率管理積體電路(PMIC) 5512，例如以實施用於裝置5500之各種功率管理操作。在一些實施例中，PMIC 5512為可重組配功率管理IC (RPMIC)及/或Intel®行動電壓定位(Intel® Mobile Voltage Positioning；IMVP)。在實例中，PMIC在與處理器5504分離之IC晶粒內。可實施用於裝置5500之各種功率管理操作。PCU 5512可包括用以實施用於裝置5500之各種功率管理操作的硬體介面、硬體電路系統、連接器、暫存器等，以及軟體組件(例如，驅動程式、協定堆疊)。
在實例中，裝置5500包含PCU 5510或PMIC 5512中之一者或二者。在實例中，PCU 5510或PMIC 5512中之任一者可不存在於裝置5500中，且因此，使用虛線說明此等組件。
裝置5500之各種功率管理操作可由PCU 5510、由PMIC 5512或由PCU 5510與PMIC 5512之組合執行。舉例而言，PCU 5510及/或PMIC 5512可選擇用於裝置5500之各種組件的功率狀態(例如，P狀態)。舉例而言，PCU 5510及/或PMIC 5512可選擇用於裝置5500之各種組件的功率狀態(例如，根據進階組配與功率介面(Advanced Configuration and Power Interface；ACPI)規格)。僅作為實例，PCU 5510及/或PMIC 5512可使裝置5500之各種組件轉變為休眠狀態、作用中狀態、適當C狀態(例如根據ACPI規格，轉變成C0狀態或另一適當C狀態)等。在實例中，PCU 5510及/或PMIC 5512可控制由VR 5514輸出之電壓及/或由時脈產生器輸出之時脈信號的頻率，例如藉由分別輸出VID信號及/或FID信號來控制。在實例中，PCU 5510及/或PMIC 5512可控制電池功率使用、電池5518之充電及與省電操作相關之特徵。
時脈產生器5516可包含鎖相迴路(PLL)、鎖頻迴路(FLL)或任何合適時脈源。在一些實施例中，處理器5504之每一核心具有其自身之時脈源。因而，每一核心可在獨立於其他核心之操作頻率之頻率下操作。在一些實施例中，PCU 5510及/或PMIC 5512執行自適應或動態頻率按比例調整或調整。舉例而言，若處理器核心未以其最大功率消耗臨限值或限度操作，則該核心之時脈頻率可增加。在一些實施例中，PCU 5510及/或PMIC 5512判定處理器之每一核心之操作條件，且在PCU 5510及/或PMIC 5512判定核心以低於目標效能位準操作時，機會性地調整彼核心之頻率及/或供電電壓，而不會使核心計時源(例如，彼核心之PLL)失去鎖定。舉例而言，若核心正自供電軌汲取的電流少於向彼核心或處理器5504分配之總電流，則PCU 5510及/或PMIC 5512可暫時增大彼核心或處理器5504之功率汲取(例如，藉由增大時脈頻率及/或供電電壓位準)，使得核心或處理器5504可以較高效能位準執行。因而，可在不損害產品可靠性的情況下針對處理器5504暫時增大電壓及/或頻率。
在實例中，PCU 5510及/或PMIC 5512可例如至少部分地基於自功率量測電路系統5542、溫度量測電路系統5540接收量測、電池5518之充電位準，及/或可用於功率管理之任何其他適當資訊來執行功率管理操作。為此，PMIC 5512以通信方式耦接至一或多個感測器，以感測/偵測影響系統/平台之功率/熱行為的一或多個因素之各種值/變化。一或多個因素之實例包括電流、電壓降、溫度、操作頻率、操作電壓、功率消耗、核心間通信活動等。此等感測器中之一或多者可提供成與計算系統之一或多個組件或邏輯/IP區塊實體接近(及/或熱接觸/耦接)。另外，在至少一個實施例中，感測器可直接耦接至PCU 5510及/或PMIC 5512，以允許PCU 5510及/或PMIC 5512至少部分地基於由該等感測器中之一或多者偵測到之值來管理處理器核心能量。
亦說明了裝置5500之實例軟體堆疊(但並未說明軟體堆疊之全部元件)。僅僅作為實例，處理器5504可執行應用程式5550、操作系統5552、一或多個功率管理(PM)特定應用程式(例如，一般被稱為PM應用程式5558)及/或其類似者。PM應用程式5558亦可由PCU 5510及/或PMIC 5512執行。OS 5552亦可包括一或多個PM應用程式5556a、5556b、5556c。OS 5552亦可包括各種驅動程式5554a、5554b、5554c等，其中一些可特異於功率管理目的。在一些實施例中，裝置5500可進一步包含基本輸入/輸出系統(BIOS)5520。BIOS 5520可與OS 5552通信(例如，經由一或多個驅動程式5554)、與處理器5504通信等。
舉例而言，PM應用程式5558、5556、驅動程式5554、BIOS 5520等中之一或多者可用於實施功率管理特定任務，例如以控制裝置5500之各種組件的電壓及/或頻率，控制裝置5500之各種組件的喚醒狀態、休眠狀態及/或任何其他適當功率狀態，控制電池功率使用、電池5518之充電、相關於功率節省操作之特徵等。
在一些實施例中，電池5518為具有壓力腔室以允許電池上之均勻壓力的Li金屬電池。壓力腔室係由用以向電池提供均勻壓力之金屬板(諸如壓力均衡板)支撐。壓力腔室可包括加壓氣體、彈性材料、彈簧板等。壓力腔室之外皮自由弓曲，由(金屬)皮約束在其邊緣，但仍對壓縮電池單元之板施加均勻壓力。壓力腔室向電池提供均勻壓力，其用於允許具有例如超過電池壽命20%之高能量密度電池。
在一些實施例中，電池5518包括混合技術。舉例而言，將高能量密度電荷(例如，鋰離子電池)攜載裝置與低能量密度電荷攜載裝置(例如，超級電容器)的混合物用作電池或儲存裝置。在一些實施例中，使用控制器(例如，硬體、軟體或其組合)分析峰值功率模式且使對基於高能量密度電荷攜載裝置之電池單元的總體使用壽命的影響最小化，同時使峰值功率調節特徵的服務時間最大化。控制器可為電池5518之部分或p單元5510b之部分。
在一些實施例中，在PCU 5510a/b上執行之pCode具有允許用於pCode之執行階段支援的額外計算及遙測資源之能力。此處，pCode係指由PCU 5510a/b執行以管理SoC 5501之效能的韌體。舉例而言，pCode可設定處理器之頻率及適當電壓。pCode之部分可經由OS 5552存取。在各種實施例中，提供基於工作負載、使用者行為及/或系統條件而動態地改變能量效能偏好(EPP)值的機構及方法。OS 5552與pCode之間可存在定義明確的介面。介面可允許或促進若干參數之軟體組配及/或可提供對pCode之提示。作為實例，EPP參數可通知pCode演算法關於效能或電池壽命是否更重要。
此支援亦可藉由包括機器學習支援作為OS 5552之部分及藉由機器學習預測來調諧硬體(例如，SoC 5501之各種組件)之OS提示的EPP值或藉由以類似於藉由動態調諧技術(DTT)驅動器進行之方式將機器學習預測遞送至pCode來由OS 5552進行。在此模型中，OS 5552可以看到可用於DTT之同一遙測集合。作為DTT機器學習提示設定之結果，pCode可調諧其內部演算法以在激活類型之機器學習預測之後達成最佳功率及效能結果。pCode作為實例可增加處理器利用率改變之職責以使得能夠對使用者活動快速回應，或可藉由減少處理器利用率之職責或藉由節省更多功率及藉由調諧能量節省最佳化而增加效能損失來增加能量節省的偏差。此方法可在啟用之活動類型損失一定效能位準的情況下優於系統可啟用之情況節省更多電池壽命。pCode可包括用於動態EPP之演算法，其可採用二個輸入，一個來自OS 5552且另一個來自軟體，諸如DTT，且可選擇性地選擇以提供較高效能及/或回應性。作為此方法之部分，pCode可在DTT中啟用針對DTT針對不同類型之活性調諧其反應的選項。
在一些實施例中，pCode改良電池模式下之SoC的效能。在一些實施例中，pCode允許電池模式下顯著較高的SoC峰值功率限制位準(及因此較高的渦輪效能)。在一些實施例中，pCode實施功率節流且為英特爾動態調諧技術(DTT)之部分。在各種實施例中，峰值功率限制指代PL4。然而，實施例適用於其他峰值功率限制。在一些實施例中，pCode以此方式設定 Vth臨限電壓(電壓位準，平台將在該電壓位準下對SoC進行節流)以便防止系統意外關機(或黑屏)。在一些實施例中，pCode根據臨限電壓( Vth)計算 Psoc,pkSoC峰值功率限制(例如，PL4)。此等參數為二個相依性參數，若設定一個參數，則可計算另一參數。pCode用以基於系統參數及操作之歷史最佳地設定一個參數( Vth)。在一些實施例中，pCode提供一方案以基於可用電池功率(其緩慢改變)動態地計算節流位準( Psoc,th)且設定SoC節流峰值功率( Psoc,th)。在一些實施例中，pCode基於 Psoc,th決定頻率及電壓。在此情況下，節流事件對SoC效能的負面影響較小。各種實施例提供允許最大效能(Pmax)框架操作之方案。
在一些實施例中，VR 5514包括電流感測器以經由VR 5514之高側開關感測及/或量測電流。在一些實施例中，電流感測器使用在回饋時具有電容耦合輸入之放大器以感測放大器之輸入偏移，可在量測期間補償放大器之輸入偏移。在一些實施例中，在回饋中具有電容耦合輸入之放大器用以在輸入共同模式規格放寬之區域中操作放大器，使得回饋迴路增益及/或頻寬較高。在一些實施例中，在回饋中具有電容耦合輸入之放大器用以藉由採用高PSRR(電源抑制比)調節器以產生本端清潔供應電壓而由轉換器輸入電壓操作感測器，從而對開關區中之功率柵格造成較小破壞。在一些實施例中，設計之變型可用以取樣輸入電壓與控制器供應之間的差，且重建功率與複本開關之汲極電壓之間的差。此允許感測器不曝露於電源電壓。在一些實施例中，在回饋中具有電容耦合輸入之放大器用以在電流感測期間補償輸入電壓之與功率遞送網路相關(PDN相關)之改變。
一些實施例使用三個組件以基於USB TYPE-C裝置5529之狀態來調整SoC 5501之峰值功率。此等組件包括OS峰值功率管理器(OS 5552之部分)、USB TYPE-C連接器管理器(OS 5552之部分)及USB TYPE-C協定裝置驅動器(例如，驅動器5554a、5554b、5554c中之一者)。在一些實施例中，當USB TYPE-C功率耗散器裝置附接或自SoC 5501拆卸時，USB TYPE-C連接器管理器將同步請求發送至OS峰值功率管理器，且當功率耗散器轉變裝置狀態時，USB TYPE-C協定裝置驅動器將同步請求發送至峰值功率管理器。在一些實施例中，峰值功率管理器在USB TYPE-C連接器附接至功率耗散器且處於作用中(例如，高功率裝置狀態)時自CPU獲得功率預算。在一些實施例中，峰值功率管理器在USB TYPE-C連接器經拆卸或附接且功率耗散器裝置處於閒置(最低裝置狀態)時將功率預算給回至CPU以供執行。
在一些實施例中，提供邏輯以針對BIOS通電流及休眠退出流(例如，S3、S4及/或S5)動態地選取最佳操作處理核心。將自舉處理器(BSP)之選擇移動至早期通電時間而非在任何時間移動固定硬體選擇。對於最大啟動效能，邏輯在早期通電時間選擇能夠最快的核心以作為BSP。另外，為了節省最大功率，邏輯選擇最功率高效核心以作為BSP。處理器或用於選擇BSP的切換發生在啟動以及通電流(例如，S3、S4及/或S5流)期間。
在一些實施例中，本文中之記憶體係以多層級記憶體架構來組織，且其效能係由分散式方案來控管。分散式方案包括p單元5510及記憶體控制器。在一些實施例中，該方案針對漸進地更遠離平台5500中之處理器之記憶體層級基於應用程式如何使用更遠離處理器核心之記憶體層級而動態地平衡若干參數，諸如功率、熱、成本、時延及效能。在一些實例中，針對遠記憶體(FM)之狀態做出的決策係分散式的。舉例而言，處理器功率管理單元(p單元)、近記憶體控制器(NMC)及/或遠記憶體主機控制器(FMHC)在其各別層級處關於FM之功率及/或效能狀態做出決策。協調此等決策以在給定時間內提供FM之最佳功率及/或效能狀態。記憶體之功率及/或效能狀態自適應地改變以改變工作負載及其他參數，甚至在處理器處於特定功率狀態時亦如此。
在一些實施例中，實施硬體及軟體協調處理器功率狀態策略(例如，用於C-狀態之策略)，該硬體及軟體協調處理器功率狀態策略藉由考慮預期經排程在進入閒置之核心上之執行緒的效能及/或回應性需要而遞送最佳功率狀態選擇，以針對執行使用者關鍵任務之核心達成每一循環(IPC)之經改良指令及效能。該方案提供遞送系統單晶片上執行之重要及/或使用者關鍵執行緒之反應性增益的能力。耦接至該等多個處理核心之P單元5510基於在上下文切換中執行緒之優先級接收來自操作系統5552的指示朝向該等多個處理核心中之處理核心中的至少一者的功率狀態或效能狀態之偏置的提示。
本說明書中對「一實施例」、「一個實施例」、「一些實施例」或「其他實施例」之參考意謂結合實施例所描述之特定特徵、結構或特性包括於至少一些實施例中，但未必包括於所有實施例中。「一實施例」、「一個實施例」或「一些實施例」之各種表現形式並非必須皆指相同實施例。若說明書陳述「可(may、might或could)」包括組件、特徵、結構或特性，則並非必須包括彼特定組件、特徵、結構或特性。在本說明書或申請專利範圍提及「一」元件之情況下，並不意謂存在該等元件中之僅一者。在本說明書或申請專利範圍提及「一額外」元件之情況下，並不排除存在多於一個額外元件。
貫穿本說明書，且在申請專利範圍中，術語「連接」意謂連接之事物之間的直接連接，諸如電氣、機械或磁性連接，而無任何中間裝置。
術語「耦接」意謂連接之事物之間的直接或間接連接，諸如直接電氣、機械或磁性連接，或經由一或多個被動或主動中間裝置之間接連接。
此處，術語「鄰近」通常係指一事物之位置相臨(例如，緊鄰或接近，其間具有一或多個事物)或鄰接另一事物(例如，毗鄰另一事物)。
術語「電路」或「模組」可指經配置以彼此協作以提供所要功能之一或多個被動及/或主動組件。
術語「信號」可指至少一個電流信號、電壓信號、磁信號或資料/時脈信號。「一(a/an)」及「該」之含義包括多個參考物。「在……中」之含義包括「在……中」及「在……上」。
術語「類比信號」為任何連續信號，其中該信號之時變特徵(變數)為某一其他時變量之表示，亦即類似於另一時變信號。
術語「數位信號」為實體信號，其表示離散值序列(經量化離散時間信號)，例如任意位元串流或經數位化(經取樣及類比/數位轉換)之類比信號。
術語「按比例調整」通常係指將設計(示意圖及佈局)自一種程序技術轉換成另一種程序技術且可隨後減少佈局區域。在一些情況下，按比例調整亦指將設計自一種程序技術系統擴充至另一程序技術且可隨後增加佈局區域。術語「按比例調整」通常亦指在相同技術節點內精簡或系統擴充佈局及裝置。術語「按比例調整」亦可指相對於另一參數，例如電源供應位準，調整(例如，減速或加速，亦即，分別按比例縮小或按比例增大)信號頻率。
術語「實質上」、「接近」、「大致」、「幾乎」及「約」通常係指在目標值之+/-10%內。
除非另外指定，否則使用序數形容詞「第一」、「第二」及「第三」等描述共同物件僅指示正參考類似物件之不同例項，且並不意欲暗示如此描述之物件必須在給定序列中，無論在時間上、空間上、等級上抑或以任何其他方式。
出於本揭露內容之目的，片語「A及/或B」及「A或B」意謂(A)、(B)或(A及B)。出於本揭露內容之目的，片語「A、B及/或C」意謂(A)、(B)、(C)、(A及B)、(A及C)、(B及C)或(A、B及C)。
在說明書中且在申請專利範圍中，術語「左側」、「右側」、「前部」、「後部」、「頂部」、「底部」、「在……上方」、「在……下方」及其類似者(若存在)用於描述性目的且未必用於描述永久性相對位置。舉例而言，如本文中所使用的術語「在……上方」、「在……下方」、「前側」、「背側」、「頂部」、「底部」、「在……上方」、「在……下方」及「在……上」係指此類實體關係值得注意的裝置內一個組件、結構或材料相對於其他提及組件、結構或材料之相對位置。此等術語在本文中僅出於描述性目的且主要在裝置z軸的上下文內採用，且因此可相對於裝置的定向。因此，在本文中所提供之圖式之上下文中「在第二材料上方」之第一材料亦可「在第二材料下方」，若裝置相對於所提供圖式之上下文倒置定向。在材料之上下文中，安置於另一材料上方或下方的一種材料或可直接接觸或可具有一或多種介入材料。此外，安置於二種材料之間的一種材料可直接接觸二個層或可具有一或多個介入層。相比之下，「在第二材料上」之第一材料與第二材料直接接觸。在組件總成之上下文中存在類似區別。
將指出，圖式中具有與任何其他圖式中之元件相同的附圖標記(或名稱)之彼等元件可以類似於所描述之方式之任何方式操作或起作用，但不限於此類情形。
出於實施例之目的，此處所描述之各種電路及邏輯區塊中之電晶體為金屬氧化物半導體(MOS)電晶體或其衍生物，其中MOS電晶體包括汲極、源極、閘極及本體端子。電晶體及/或MOS電晶體衍生物亦包括三閘極及FinFET電晶體、環繞式閘極圓柱形電晶體、隧穿FET (TFET)、方形電線、或矩形帶狀電晶體、鐵電FET (FeFET)，或如碳奈米管或自旋電子裝置的實施電晶體功能性之其他裝置。亦即，MOSFET對稱源極及汲極端子係相同端子且此處可互換地使用。另一方面，TFET裝置具有不對稱源極及汲極端子。熟習此項技術者將瞭解，可在不脫離本揭露內容之範疇的情況下使用其他電晶體，例如雙極接面電晶體(BJT PNP/NPN)、BiCMOS、CMOS等。
此處，術語「晶粒」一般係指半導體材料(例如矽)之單個連續段，其中可駐存有構成處理器核心之電晶體或其他組件。多核心處理器可在單一晶粒上具有二個或更多個處理器，但替代地，二個或更多個處理器可設置於二個或更多個各別晶粒上。每一晶粒具有專用功率控制器或功率控制單元(p單元)功率控制器或功率控制單元(p單元)，其可動態地或靜態地組配為監管者或被監管者。在一些實例中，晶粒具有相同大小及功能性，亦即，對稱核心。然而，晶粒亦可為不對稱的。舉例而言，一些晶粒相較於其他晶粒具有不同大小及/或功能。每一處理器亦可為小晶粒或小晶片。
此處，術語「小晶粒」或「小晶片」一般係指實體上不同之半導體晶粒，其通常以允許網狀架構跨越晶粒邊界如單個網狀架構而非二個不同網狀架構起作用的方式連接至鄰近晶粒。因此，至少一些晶粒可為小晶粒。每一小晶粒可包括一或多個p單元，其可動態或靜態地組配為監管者、被監管者或這二者。
此處，術語「網狀架構」一般係指具有一組已知來源、目的地、路由規則、拓樸及其他性質的通信機構。來源及目的地可為任何類型之資料處置功能單元，諸如功率管理單元。網狀架構可沿著晶粒之x-y平面二維橫跨及/或沿著豎直及水平定位晶粒堆疊之x-y-z平面三維(3D)橫跨。單個網狀架構可橫跨多個晶粒。網狀架構可呈任何拓樸，諸如網狀拓樸、星形拓樸、菊鏈拓樸。網狀架構可為具有多個代理之晶片上網路(NoC)的部分。此等代理可為任何功能單元。
此處，術語「處理器核心」一般係指每次可與其他核心並行地運行一個程式執行緒的獨立執行單元。處理器核心可包括可動態地或靜態地組配為監管者或被監管者之專用功率控制器或功率控制單元(p單元)。在一些實例中，此專用p單元亦被稱作自主p單元。在一些實例中，所有處理器核心具有相同大小及功能性，亦即，對稱核心。然而，處理器核心亦可為不對稱的。舉例而言，一些處理器核心相較於其他處理器核心具有不同大小及/或功能。處理器核心可為虛擬處理器核心或實體處理器核心。
此處，術語「互連件」係指二個或更多個點或節點之間的通信鏈路或通道。其可包含一或多個分離的傳導路徑，諸如電線、通孔、波導、被動組件及/或主動組件。其亦可包含網狀架構。在一些實施例中，p單元經由介面耦接至OS。
此處，術語「介面」一般係指用以與互連件通信的軟體及/或硬體。介面可包括邏輯及I/O驅動器/接收器以經由互連件或一或多根電線發送及接收資料。
此處，術語「域」一般係指具有類似性質(例如，供應電壓、操作頻率、電路或邏輯的類型及/或工作負載類型)及/或由特定代理控制的邏輯或實體周界。舉例而言，域可為由特定監管者控制之邏輯單元或功能單元之群組。域亦可被稱作自主周界(AP)。域可為整個系統單晶片(SoC)或SoC之部分，且由p單元控管。
此處，術語「監管者」一般係指單獨或與一或多個其他p單元協作地監測及管理一或多個相關聯功率域之功率及效能相關參數的功率控制器或功率管理單元(「p單元」)。功率/效能相關參數可包括但不限於域功率、平台功率、電壓、電壓域電流、晶粒電流、負載線、溫度、裝置時延、利用率、時脈頻率、處理效率、當前/未來工作負載資訊及其他參數。其可判定用於一或多個域之新功率或效能參數(限制、平均操作等)。此等參數可接著經由一或多個網狀架構及/或互連件傳達至被監管p單元，或直接傳達至經控制或監測之實體，諸如VR或時脈節流控制暫存器。監管者得知一或多個晶粒之工作負載(當前及未來)、一或多個晶粒之功率量測及其他參數(例如，平台層級功率邊界)且判定該一或多個晶粒之新功率限制。此等功率限制接著經由一或多個網狀架構及/或互連件由監管p單元傳達至被監管p單元。在晶粒具有一個p單元之實例中，監管(Svor) p單元亦被稱作監管晶粒。
此處，術語「被監管者」一般係指單獨或與一或多個其他p單元協作地監測及管理一或多個相關聯功率域之功率及效能相關參數且接收來自監管者之指令以設定功率及/或效能參數(例如，供應電壓、操作頻率、最大電流、節流臨限值等)用於其相關聯功率域的功率控制器或功率管理單元(「p單元」)。在晶粒具有一個p單元之實例中，被監管(Svee) p單元亦可被稱作被監管晶粒。應注意，p單元可充當Svor、Svee或Svor/Svee p單元這二者。
術語「裝置」可一般係指根據彼術語之使用上下文的設備。舉例而言，裝置可指層或結構之堆疊、單一結構或層、具有主動及/或被動元件之各種結構之連接等。一般而言，裝置為具有沿著x-y方向之平面及沿著x-y-z笛卡爾座標系統之z方向之高度的三維結構。裝置之平面亦可為包含裝置之設備之平面。
可在裝置之z軸、x軸或y軸之上下文中採用術語「在……之間」。在二種其他材料之間的材料可與彼等材料中之一者或二者接觸，或其可藉由一或多種介入材料與其他二種材料二者分離。「介於二種其他材料之間」的材料因此可與其他二種材料中之任一者接觸，或其可經由介入材料耦接至其他二種材料。在二個其他裝置之間的裝置可直接連接至彼等裝置中之一者或二者，或其可藉由一或多個介入裝置與其他二個裝置二者分離。
此處，多個非矽半導體材料層可堆疊於單個鰭結構內。多個非矽半導體材料層可包括一或多個「P型」層，該等層適合於P型電晶體(例如，提供比矽更高之電洞遷移率)。多個非矽半導體材料層可進一步包括一或多個「N型」層，其適合於N型電晶體(例如，提供比矽更高的電子遷移率)。多個非矽半導體材料層可進一步包括將N型層與P型層分離的一或多個介入層。介入層可至少部分地為犧牲的，例如以允許閘極、源極或汲極中之一或多者完全環繞N型電晶體及P型電晶體中之一或多者的通道區域。多個非矽半導體材料層可至少部分地藉由自對準技術製造，使得堆疊式CMOS裝置可包括具有單個finFET之佔據面積的高遷移率N型及P型電晶體二者。
此處，術語「後端」一般係指晶粒之區段，該區段與「前端」相對且其中積體電路(IC)封裝耦接至IC晶粒凸塊。舉例而言，較接近晶粒封裝之高層級金屬層(例如，十金屬堆疊晶粒中之金屬層6及以上)及對應通孔被視為晶粒之後端之部分。相對而言，術語「前端」一般係指包括主動區域(例如，其中製造電晶體)及較接近主動區域之低層級金屬層及對應通孔(例如，十金屬堆疊晶粒實例中之金屬層5及以下)的晶粒之區段。
此外，可在一或多個實施例中以任何合適之方式組合特定特徵、結構、功能或特性。舉例而言，可在與二個實施例相關聯之特定特徵、結構、功能或特性並不相互排他之任何位置組合第一實施例與第二實施例。
雖然已結合本揭露內容之特定實施例而描述本揭露內容，但根據前述描述，此類實施例之許多替代方案、修改及變化對於一般熟習此項技術者而言將顯而易見。本揭露內容之實施例意欲涵蓋屬於所附申請專利範圍之廣泛範疇內之所有此類替代方案、修改及變化。
另外，為出於說明及論述簡單起見，且為了不混淆本揭露內容，在所呈現之圖式內可已展示或可未不展示至積體電路(IC)晶片及其他組件之熟知電源/接地連接。另外，可以方塊圖形式展示配置，此係為了避免混淆本揭露內容，且亦係鑒於關於此類方塊圖配置之實施之細節高度地取決於本揭露內容將被實施之平台(亦即，此類細節應良好地在熟習此項技術者之見識內)的事實。在闡述特定細節(例如，電路)以便描述本揭露內容之實例實施例的情況下，對於熟習此項技術者而言應顯而易見，可在無此等特定細節之情況下或可在對此等特定細節進行變化之情況下實踐本揭露內容。因此，應將描述視為說明性而非限制性的。
以下實例關於其他實施例。可在一或多個實施例中任何位置使用實例中之細節。本文所描述之設備之所有任擇的特徵亦可關於方法或程序來實施。實例可以任何組合來組合。舉例而言，實例4可與實例2組合。
實例1：一種設備，包含：多個功率閘極，其耦接至一輸入供電軌及一輸出供電軌；一移位器，其用以產生一控制字以控制該等多個功率閘極；以及一控制器，其用以指示該移位器何時使該控制字之一值上移、使該控制字之該值下移或維持該控制字之該值，其中該控制器將以非單調方式上移或移位以減小一參考拍頻與一自由運行振盪器之一拍頻之間的誤差。
實例2：如實例1之設備，其中該控制器將以保持模式或喚醒模式操作。
實例3：如實例2之設備，其中，在該保持模式下，該控制器將指示該移位器在該輸出供電軌上之一電壓小於一保持電壓時及在該輸出供電軌上之該電壓具有一負斜率或實質上零斜率時使該控制字之該值上移。
實例4：如實例2之設備，其中，在該保持模式下，該控制器將指示該移位器在該輸出供電軌上之一電壓大於一保持電壓時及在該輸出供電軌上之該電壓具有一正斜率時或在該輸出供電軌上之該電壓具有一實質上零斜率時使該控制字之該值下移。
實例5：如實例2之設備，其中，在該喚醒模式下，該控制器將指示該移位器在該輸出供電軌上之一電壓之一斜率小於或等於一參考斜率時使該控制字之該值上移。
實例6：如實例2之設備，其中，在該喚醒模式下，該控制器將指示該移位器在該輸出供電軌上之一電壓之一斜率大於一參考斜率時維持該控制字之該值。
實例7：如實例1之設備，其中該自由運行振盪器將產生一第一時脈，其中該設備包含一時脈同步器以使該第一時脈與一第二時脈同步。
實例8：如實例7之設備，其中該控制器包含一計數器，其中該時脈同步器將產生一第三時脈，且其中該計數器將經由該第三時脈判定該第一時脈之頻率。
實例9：如實例8之設備，其中該計數器將接收該第二時脈。
實例10：如實例8之設備，其中該控制器包含一第一比較器以比較該計數器之一輸出與指示該第一時脈之一過去頻率計數之一數位值，且其中該第一比較器將產生指示該第一時脈之頻率相對於該過去頻率計數之一改變方向的一輸出。
實例11：如實例10之設備，其中該控制器包含一第二比較器以比較該計數器之該輸出與一參考頻率計數，其中該第二比較器將產生指示該第一時脈相對於該參考頻率計數之間的一誤差的一輸出。
實例12：如實例11之設備，其包含一邏輯以根據該第一比較器及該第二比較器之該等輸出產生該控制字。
實例13：如實例1之設備，其中該等多個功率閘極包含p-型裝置。
實例14：一種設備，包含：多個功率閘極，其耦接至一輸入供電軌及一輸出供電軌；一移位器，其用以產生一控制字以控制該等多個功率閘極；以及一控制器，其用以指示該移位器何時使該控制字之一值上移、使該控制字之該值下移或維持該控制字之該值，其中該控制器將使該控制字之該值移位使得該值具有較小改變之該控制字的修改速度快於該值具有較大改變之該控制字的修改速度。
實例15：如實例14之設備，其中該控制器在一低功率狀態期間控制該輸出供電軌上之一保持最小操作電壓。
實例16：如實例15之設備，其中該控制器自該保持操作電壓恢復該輸出供應軌上之一標稱操作電壓。
實例17：一種系統，包含：一記憶體；一處理器，其耦接至該記憶體；以及一無線介面，其以通信方式耦接至該處理器，其中該處理器包括一低壓差調節器，包含：多個功率閘極，其耦接至一輸入供電軌及一輸出供電軌；一移位器，其用以產生一控制字以控制該等多個功率閘極；以及一控制器，其用以指示該移位器何時使該控制字之一值上移、使該控制字之該值下移或維持該控制字之該值，其中該控制器將以非單調方式上移或移位以減小一參考拍頻與一自由運行振盪器之一拍頻之間的誤差。
實例18：如實例17之系統，其中該控制器將以保持模式或喚醒模式操作。
實例19：如實例18之系統，其中，在該保持模式下，該控制器將指示該移位器在該輸出供電軌上之一電壓小於一保持電壓時及在該輸出供電軌上之該電壓具有一負斜率或實質上零斜率時使該控制字之該值上移。
實例20：如實例18之系統，其中，在該保持模式下，該控制器將指示該移位器在該輸出供電軌上之一電壓大於一保持電壓時及在該輸出供電軌上之該電壓具有一正斜率時或在該輸出供電軌上之該電壓具有一實質上零斜率時使該控制字之該值下移。
實例21：如實例18之系統，其中，在該喚醒模式下，該控制器將指示該移位器在該輸出供電軌上之一電壓之一斜率小於或等於一參考斜率時使該控制字之該值上移。
實例22：如實例18之系統，其中，在該喚醒模式下，該控制器將指示該移位器在該輸出供電軌上之一電壓之一斜率大於一參考斜率時維持該控制字之該值。
提供發明摘要，其將允許讀者確定技術揭露內容之性質及要旨。發明摘要遵從以下理解：其將不用以於限制申請專利範圍之範疇或含義。以下申請專利範圍特此併入實施方式中，其中每一技術方案就其自身而言作為單獨實施例。
100:低壓差(LDO)調節器 101:功率閘極電晶體 102:上/下移位器 103,305,306:比較器 104:負載 200:表 300,320,330:設備 301:振盪器 301 1,301 N,503:反相器 302:同步器 303:計數器 304,5528:儲存裝置 307a,307b:邏輯 308:全數位PD控制器 321:數位類比轉換器(DAC)/R-梯 332:多工器 333,360,600,620,700,720,800,820:標繪圖 400:時序圖 500:同步器邏輯/邏輯 501,502:正反器 504:AND邏輯閘極 900:方法 901,902,903,904,905,906,907,908:區塊 1000:分佈性網路/網路 1001 1,1001 N:分佈式LDO 5500:裝置 5501:系統單晶片(SoC) 5504:處理器 5506:快取記憶體 5508a,5508b,5508c:處理核心/核心/處理器核心 5510a,5510b:功率控制單元(PCU) 5512:功率管理積體電路(PMIC) 5514:電壓調節器 5516:時脈產生器 5518:電池 5520:基本輸入/輸出系統(BIOS) 5522:顯示器 5524:周邊裝置 5529:外部裝置 5530:記憶體 5531:連接性電路系統 5532:控制集線器 5534:記憶體介面 5540:溫度量測電路系統 5542:功率量測電路系統 5550:應用程式 5552:操作系統/OS 5554a,5554b,5554c:驅動程式 5556a,5556b,5556c,5558:PM應用程式 S1,S2,Sn,S1b,S2b,Snb:信號
將自下文給出之詳細描述及自本揭露內容之各種實施例的附圖更充分地理解本揭露內容之實施例，然而，該等實施例不應被視為將本揭露內容限於特定實施例，而僅用於解釋及理解之目的。
圖1說明混合式信號低壓差(LDO)調節器。
圖 2說明展示針對 圖 1之LDO啟用或停用以提供使用二個不同輸入電源位準的特定低供應電壓輸出的廣泛範圍之功率閘極的表。
圖3A說明根據一些實施例的包含用於保持箝位及自適應喚醒模式之全數位比例導數(PD)控制器之設備。
圖3B說明根據一些實施例的包含用於保持箝位及自適應喚醒模式之PD控制器的設備。
圖3C說明根據一些實施例的基於電阻器梯(R-梯)開放迴路保持箝位。
圖3D說明根據一些實施例的基於R-梯之封閉迴路保持箝位。
圖3E說明展示Vgs作為功率閘極之p型電晶體之電流的函數的標繪圖。
圖 3F說明標繪圖，其展示約為對汲極電流改變及喚醒速度具有較大影響的p型功率閘極之臨限電壓的閘極電壓(V GS)之量測資料。
圖 4說明根據一些實施例的 圖 3A之設備之時脈的時序圖。
圖 5說明根據一些實施例的 圖 3A-B之設備之二個時脈之間的同步器邏輯。
圖 6A-B說明根據一些實施例的在退出低功率狀態期間分別使用 圖 3A-B之基線設計及設備展示功率閘極(PG)電壓之標繪圖。
圖 7A-B說明根據一些實施例的在退出低功率狀態期間分別使用 圖 3A-B之基線設計及設備展示PG電流的標繪圖。
圖 8A-B說明根據一些實施例的在退出低功率狀態期間分別使用 圖 3A-B之基線設計及設備展示PG di/dt之標繪圖。
圖9說明根據一些實施例的用於控制 圖 3A-B之設備之功率閘極的方法。
圖10說明根據一些實施例的將經調節電源供應器提供至一或多個邏輯區塊的 圖 3A-B之設備之分佈性網路。
圖11說明根據一些實施例的具有用於保持箝位及自適應喚醒模式之全數位PD控制器的智慧型裝置或電腦系統或系統單晶片(SoC)。
100:低壓差(LDO)調節器
101:功率閘極電晶體
102:上/下移位器
103:比較器
104:負載

Claims (24)

  1. 一種設備，其包含： 多個功率閘極，其耦接至一輸入供電軌及一輸出供電軌； 一移位器，其用以產生一控制字以控制該等多個功率閘極；以及 一控制器，其用以指示該移位器何時使該控制字之一值上移、使該控制字之該值下移或維持該控制字之該值，其中該控制器將以非單調方式上移或移位以減小一參考拍頻與一自由運行振盪器之一拍頻之間的誤差。
  2. 如請求項1之設備，其中該控制器將以保持模式或喚醒模式操作。
  3. 如請求項2之設備，其中，在該保持模式下，該控制器將指示該移位器在該輸出供電軌上之一電壓小於一保持電壓時及在該輸出供電軌上之該電壓具有一負斜率或實質上零斜率時使該控制字之該值上移。
  4. 如請求項2之設備，其中，在該保持模式下，該控制器將指示該移位器在該輸出供電軌上之一電壓大於一保持電壓時及在該輸出供電軌上之該電壓具有一正斜率時或在該輸出供電軌上之該電壓具有一實質上零斜率時使該控制字之該值下移。
  5. 如請求項2之設備，其中，在該喚醒模式下，該控制器將指示該移位器在該輸出供電軌上之一電壓之一斜率小於或等於一參考斜率時使該控制字之該值上移。
  6. 如請求項2之設備，其中，在該喚醒模式下，該控制器將指示該移位器在該輸出供電軌上之一電壓之一斜率大於一參考斜率時維持該控制字之該值。
  7. 如請求項1之設備，其中該自由運行振盪器將產生一第一時脈，其中該設備包含一時脈同步器以使該第一時脈與一第二時脈同步。
  8. 如請求項7之設備，其中該控制器包含一計數器，其中該時脈同步器將產生一第三時脈，且其中該計數器將經由該第三時脈判定該第一時脈之頻率。
  9. 如請求項8之設備，其中該計數器將接收該第二時脈。
  10. 如請求項8之設備，其中該控制器包含一第一比較器以比較該計數器之一輸出與指示該第一時脈之一過去頻率計數之一數位值，且其中該第一比較器將產生指示該第一時脈之頻率相對於該過去頻率計數之一改變方向的一輸出。
  11. 如請求項10之設備，其中該控制器包含一第二比較器以比較該計數器之該輸出與一參考頻率計數，其中該第二比較器將產生指示該第一時脈相對於該參考頻率計數之間的一誤差的一輸出。
  12. 如請求項11之設備，其包含一邏輯以根據該第一比較器及該第二比較器之該等輸出產生該控制字。
  13. 如請求項1之設備，其中該等多個功率閘極包含p-型裝置。
  14. 一種設備，其包含： 多個功率閘極，其耦接至一輸入供電軌及一輸出供電軌； 一移位器，其用以產生一控制字以控制該等多個功率閘極；以及 一控制器，其用以指示該移位器何時使該控制字之一值上移、使該控制字之該值下移或維持該控制字之該值，其中該控制器將使該控制字之該值移位使得該值具有較小改變之該控制字的修改速度快於該值具有較大改變之該控制字的修改速度。
  15. 如請求項14之設備，其中該控制器在一低功率狀態期間控制該輸出供電軌上之一保持最小操作電壓。
  16. 如請求項15之設備，其中該控制器將該輸出供電軌上之電壓從該保持操作電壓恢復至一標稱操作電壓。
  17. 一種系統，其包含： 一記憶體； 一處理器，其耦接至該記憶體；以及 一無線介面，其以通信方式耦接至該處理器，其中該處理器包括如請求項1至13中任一項之一低壓差調節器。
  18. 一種系統，其包含： 一記憶體； 一處理器，其耦接至該記憶體；以及 一無線介面，其以通信方式耦接至該處理器，其中該處理器包括如請求項14至16中任一項之一低壓差調節器。
  19. 一種方法，其包含： 將多個功率閘極耦接至一輸入供電軌及一輸出供電軌； 藉由一移位器產生一控制字以控制該等多個功率閘極；以及 藉由一控制器指示該移位器何時使該控制字之一值上移、使該控制字之該值下移或維持該控制字之該值，其中該控制器將以非單調方式上移或移位以減小一參考拍頻與一自由運行振盪器之一拍頻之間的誤差。
  20. 如請求項19之方法，其中該控制器將以保持模式或喚醒模式操作。
  21. 如請求項20之方法，其中，在該保持模式下，該方法包含： 指示該移位器在該輸出供電軌上之一電壓小於一保持電壓及在該輸出供電軌上之該電壓具有一負斜率或實質上零斜率時使該控制字之該值上移。
  22. 如請求項20之方法，其中，在該保持模式下，該方法包含： 指示該移位器在該輸出供電軌上之一電壓大於一保持電壓時及在該輸出供電軌上之該電壓具有一正斜率時或在該輸出供電軌上之該電壓具有一實質上零斜率時使該控制字之該值下移。
  23. 如請求項20之方法，其中，在該喚醒模式下，該方法包含： 指示該移位器在該輸出供電軌上之一電壓之一斜率小於或等於一參考斜率時使該控制字之該值上移。
  24. 如請求項20之方法，其中，在該喚醒模式下，該方法包含： 指示該移位器在該輸出供電軌上之一電壓之一斜率大於一參考斜率時維持該控制字之該值。
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