TWI643458B - 具雙軌供應電壓方案之電力節省 - Google Patents

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Abstract

在一實施例中，一積體電路包括一時脈樹電路及邏輯電路系統，該邏輯電路系統係由接收自該時脈樹電路的時脈所時控(clocked)。該邏輯電路係由一第一電力供應電壓所供電。該積體電路包括一電壓調節器，該電壓調節器接收該第一電力供應電壓並產生一第二電力供應電壓，該第二電力供應電壓之量值比該第一電力供應電壓之量值低一預定量。該第二電力供應電壓可在使用中追蹤該第一電力供應電壓的動態變化，不論是有意的操作狀態變化或暫態的雜訊引起之變化。該第二電力供應電壓可用以對該時脈樹的至少一部份供電。

Description

具雙軌供應電壓方案之電力節省
本文中所述實施例係關於積體電路之電力管理。
各種行動裝置中常含有積體電路，而行動裝置經常係以有限的電源如電池操作。在其他情況下，積體電路所併入之裝置可能僅具有有限的移除熱能（熱）之能力。在這樣的裝置中，省電會是積體電路的關鍵設計特徵。
數位積體電路包括一或多個時脈以控制積體電路中的轉變(transition)、致使諸如鎖存器、正反器(flop)、暫存器、記憶體陣列等儲存裝置擷取並起始(launch)資料等。將時脈分布於積體電路所佔據的半導體區域上是具有挑戰性的。在許多積體電路所用之高時脈頻率下，時脈樹需盡可能地維持平衡，以使時脈源的線長(line length)、負載及延遲與接收電路系統相匹配。時脈信號的扇出(fanout)與輸出以及緩衝鏈(buffering chains)的相似性被密切的管理著。若此等參數未被謹慎地管理，時脈偏斜與抖動可能偏高，進而降低積體電路的效能。此等因素容易導致較大且複雜的時脈傳播網路或時脈樹，此將消耗大量電力。電力消耗大的原因不僅是因為時脈樹的大小與負載，也因為在操作過程中時脈在每個時脈週期都在進行雙態觸變(toggling)。在一些情況下，時脈功率可能佔一積體電路中的整體功率消耗達50%或更多。
在一實施例中，一積體電路包括一時脈樹電路及邏輯電路系統，該邏輯電路系統係由接收自該時脈樹電路的時脈所時控(clocked)。該邏輯電路係由一第一電力供應電壓所供電。該積體電路包括一電壓調節器，該電壓調節器接收該第一電力供應電壓並產生一第二電力供應電壓，該第二電力供應電壓之量值比該第一電力供應電壓之量值低一預定量。例如，該電壓調節器可使該第一電力供應電壓之該量值與該第二電力供應電壓之間維持一固定關係。該第二電力供應電壓可在使用中追蹤該第一電力供應電壓的動態變化，不論是有意的操作狀態變化或暫態的雜訊引起之變化。該第二電力供應電壓可用以對該時脈樹的至少一部份供電。由於電壓較低，該時脈樹中所消耗的功率也較低。然而，因該第二供應電壓追蹤該第一電力供應電壓，即使電力供應電壓量值有變動或有意的改變，時脈偏斜及抖動仍可能較低。
圖1為一積體電路(IC) 10之一實施例的方塊圖。在所繪示的實施例中，IC 10包括邏輯電路系統12、一時脈樹電路14、一時脈產生器電路16及一晶載電壓調節器18。時脈樹電路14包括時脈樹緩衝電路14A及一末級電路14B。時脈產生器電路16耦合至IC 10之一輸入端，且耦合至時脈樹電路14（且更具體而言耦合至時脈樹緩衝電路14A），其中在該輸入端處接收一參考時脈（圖1中之Ref_Clk）。時脈樹緩衝電路14A耦合至末級電路14B，而該末級電路進一步耦合至邏輯電路系統12。IC 10包括用於一第一供應電壓(Vdda )及一第二供應電壓(Vddl )之電力供應輸入端。時脈產生器電路16在使用期間係由Vdda 供應電壓所供電，而末級電路14B、電壓調節器18及邏輯電路系統12在使用期間係由Vddl 供應電壓所供電。電壓調節器18經組態以產生一第三供應電壓(Vddc )，該第三供應電壓在使用期間對時脈樹緩衝電路14A供電。
電壓調節器18可經組態以自Vddl 電壓產生Vddc 電壓，使得Vddc 電壓與Vddl 電壓之間可具有一固定關係，從而以所欲之差對電壓進行追蹤。特定而言，Vddc 電壓之量值可比Vddl 電壓之量值小一指定量。舉例來說，Vddc 電壓量值可自Vddl 電壓相差一預定偏移（例如，在各種實施例中可使用在0.3至0.7伏特範圍內的一偏移）。在另一實施例中，Vddc 電壓量值可為Vddl 電壓量值的一預定百分比。舉例來說，50%至80%可為各種實施例的一範圍。在一具體實施例中，Vddc 電壓量值可為Vddl 電壓量值之約70%。
藉由降低大部分時脈樹電路14的電壓量值，可減少從時脈源分配時脈至邏輯電路系統12時所消耗的功率。由於時脈樹電路14之功率消耗可在IC 10功率消耗中佔很大的一部分，因此時脈樹電路14的省電可使IC 10有整體顯著的省電效果。末級緩衝（即，連接至邏輯電路系統12之時脈輸入端的緩衝器）可由Vddl 電壓供電，且可使較低電壓時脈位準偏移至Vddl 滿電壓。以與邏輯電路系統12相同之電壓位準提供時脈，可確保邏輯電路系統12中之電晶體在操作時係被完全接通與關斷，從而避免回應於時脈信號之一給定位準而在邏輯上為「關斷」的電晶體中過多漏電流之情形。
因電壓調節器18使用Vddl 電壓來產生Vddc 電壓，Vddc 電壓在使用期間可緊密地追蹤Vddl 電壓。在一些實施例中，IC 10可在範圍廣泛的電壓下操作，該等電壓可在使用期間動態地改變。在Vddc 電壓相依於Vddl 電壓的情況下，Vddl 電壓的變化可自然反映在Vddc 電壓中。即使是Vddl 電壓因雜訊、負載變化等的變化亦可反映在Vddc 電壓中。另一方面，獨立產生的電壓在使用期間被動態地修正時可以不同速率改變，此可導致時脈樹電路145中的抖動及時脈偏斜增加。即使在動態電壓修正期間，電壓調節器18可經組態以最小化時脈信號之抖動及偏斜態樣。低抖動與偏斜對於可在高頻下操作的高效能IC而言是最為關鍵的。
電壓調節器18可包括任何經組態以接收一輸入電壓並回應地產生一輸出電壓之電路系統。該輸出電壓經電壓調節器調節，以試圖在變動的負載條件下產生一恆定電壓量值。電壓調節器18可包括各種能量儲存組件，諸如電感器與電容器的組合，用以儲存來自輸入電壓的能量以供提供至接收電路（例如，時脈樹緩衝電路14A），以確保維持輸出電壓。電壓調節器18之各種實施例可包括任何類比或數位線性調節器。舉例來說，可使用低壓降(low drop out, LDO)電壓調節器。可使用降壓型電壓調節器(buck voltage regulator)，或切換電容式調節器。在一些實施例中，一電壓調節器18可包括一或多個類比或數位電壓比較器（例如，與一參考電壓比較之運算放大器），該等電壓比較器控制一或多個在一供應電壓節點（諸如Vddc 或Vddl ）上供應電流的電晶體。
時脈樹電路14通常可包括經組態以接收一源時脈並將該時脈分布至多個時脈儲集器(clock sink)之電路系統，以試圖匹配各儲集器的延遲與負載，而最小化時脈抵達時的時間差（例如，偏斜及抖動）。時脈儲集器可為例如各種時控儲存裝置及邏輯電路系統12中的其他時控元件。因此，雖然時脈樹電路14係顯示位在時脈產生器電路16與邏輯電路系統12之間，但時脈樹電路14通常可分布於由邏輯電路系統12所佔據之區域中，且可傳遞時脈至該區域內多個實體分布點。
邏輯電路系統12可包括組合式邏輯與時控儲存電路，諸如鎖存器、正反器、暫存器、記憶體陣列等。時脈樹電路14所提供之時脈可由時控儲存電路及/或任何其他可使用時脈之電路系統（例如，動態邏輯電路系統）所接收。時脈樹電路14之各個連接點可為一時脈儲集器。
時脈產生器電路16可包括任何時脈產生電路系統，例如，一或多個鎖相迴路(phased locked loop, PLL)、延遲鎖定迴路(delay locked loop, DLL)、時脈分割器、時脈倍增器等。時脈產生器電路16可回應於參考時脈而產生時脈（例如，所產生時脈的頻率可為參考時脈頻率的倍數）。在所繪示的實施例中，一另外的電力供應Vdda 對時脈產生器供電，以降低時脈產生器電路之電力供應的雜訊，該雜訊可例如因邏輯電路系統12而引起。
圖2為IC 10之另一實施例的方塊圖，其類似於圖1之實施例，包括邏輯電路系統12、時脈樹電路14、時脈產生器16及電壓調節器18。在圖2中，包括一第二電壓調節器18，其接收一外部產生之Vdd 供應電壓以產生Vddl 供應電壓用於電壓調節器18、末級電路14B及邏輯電路系統12。
圖3為更詳細地繪示一實施例中之時脈樹緩衝電路14B及末級電路14B的方塊圖。時脈樹緩衝電路14A係由Vddc 供應電壓所供應，而末級電路14B係由Vddl 供應電壓所供應。
時脈樹緩衝電路14A包括多個緩衝級。第一級係耦合至來自時脈產生器電路16之輸入時脈，且包括一或多個緩衝器22。各緩衝器22可驅動一負載，例如圖3中之緩衝器24。加負載於各緩衝器22的緩衝器24之數量可為大約相同，且各緩衝器22與其負載緩衝器24之間的線長度及阻抗可為大約相同，以幫助最小化可能導致時脈偏斜的延遲差。各緩衝器24可繼而驅動一級的緩衝器26，且對於各緩衝器24而言，各緩衝器24上的負載及至緩衝器26的互連件可為大約相同。可使用任何數目個緩衝器級，以產生多個時脈輸出28至末級電路14B。如先前所提及，各個級之時脈樹緩衝電路14A可分布於由邏輯電路系統12所佔據的區域中。
各輸出28耦合至末級電路14B中之一負載。類似於以上討論，各輸出28上之負載可與各個其他輸出28上之負載大約相同。負載可包括一或多個緩衝器/位準偏移器電路，其對時脈進行位準偏移至Vddl供應電壓，諸如緩衝器/位準偏移器電路30。負載亦可包括一或多個時脈閘控器電路32。時脈閘控器電路32亦可整合位準偏移器以對時脈信號進行位準偏移，同時亦以輸入致能（圖3中的En）來閘控時脈。輸入致能可由邏輯電路系統12產生（例如，藉由監控邏輯電路系統12中之活動，以偵測哪個電路在一給定時脈周期中為閒置）。若致能經確立，雙態觸變時脈可通過時脈閘控器電路32。若致能經解除確立，時脈可經閘控（例如，被維持在一位準之穩態，該位準可使接收時控儲存裝置保持其當前值）。在各種實施例中，經閘控時脈的位準可為高或低。
圖4為時脈閘控器32之一實施例的電路圖。在圖4的實施例中，時脈閘控器32包括一偏移級(shifting stage)以及一輸出反向器，該偏移級包含電晶體T3 至T9 ，該輸出反向器包含電晶體T10 至T13 。T3 具有一耦合至Vddl 供應電壓的源極、一耦合至一節點N1的閘極、以及一耦合至T4 的源極之汲級。T4 及T5 的閘級耦合至clk信號，而T4 、T5 及T6 的汲級耦合至節點N2。T5 及T6 的源極耦合至接地。T6 的閘級耦合至輸出自反向器50之反向的En信號。反向器50之輸出及clk信號係一NOR閘52的輸入，該NOR閘之輸出耦合至T8 及T9 的閘級。T9 的源極耦合至接地。T8 及T9 的汲極耦合至節點N1。T8 的源極耦合至T7 的汲級，而T7 的源極耦合至Vddl 供應電壓。電晶體T7 的閘極耦合至節點N2。節點N1係偏移級的輸出，且供應輸出反向器的輸入。T11 及T12 的閘級耦合至節點N1，而T11 及T12 的汲級耦合至clk_e信號。T11 的源極耦合至T10 的汲級，而T10 的源極耦合至Vddl 供應電壓、其閘級耦合至Vddc 供應電壓。T12 的源極耦合至T13 的汲級，而T13 的源極耦合至接地。T13 的閘級耦合至Vddc 供應電壓。
在此將首先說明偏移級之操作。為簡單起見，En信號將假設被確立以表示經致能（且因此T6 係經去能，且NOR閘52通過反向的clk信號）。當clk由低轉變為高，T5 經啟用且開始使節點N2放電。clk轉變亦停用T4 ，從而將節點N2與T3 相隔離。當節點N2放電時，T7 啟用並開始充電節點N1至Vddl 供應電壓（因clk信號轉變高而使NOR閘52的輸出上轉變為低，T8 亦被啟用，而T9 經停用）。據此，N1成為與clk信號相同的邏輯狀態，處在Vddl 供應電壓上。當clk由高轉變為低，NOR閘的輸出由低轉變為高，且T9 經啟用。T9 開始使節點N1放電。clk轉變亦停用T8 ，從而將節點N1與T7 相隔離。因此，節點N1經放電至接地。當節點N1放電時，T3 啟用並開始充電節點N2至Vddl 供應電壓（T4 亦由於clk轉變為低而經啟用），因而停用T7 。
T4 及T8 可藉由使節點N2及N1分別與T3 及T7 相隔離，而在轉變期間限制功率耗散。由於T3 及T7 係分別透過節點N1及N2而停用，因此相對於T5 及T9 的啟用，T3 及T7 之停用可為延遲的。藉由在T5 及T9 經啟用時使T3 及T7 與其等各別節點N2及N1相隔離，可防止T3 及T7 與其等各別節點N2及N1的放電相衝突。T4 及T8 為可選的，且可在其他實施例中刪除。在此等實施例中，T3 及T7 之汲級可分別耦合至T5 及T9 之汲級。
在此實施例中，時脈閘控器32亦經由致能信號來提供時脈閘控功能性。若致能信號經解除確立（低），T6 經由反向器50之輸出而啟用，且T8 經由NOR閘52之輸出而啟用。T6 使節點N2放電（此啟用T7 ）。T7 及T8 串聯地對節點N1充電。當節點N1充電時，T3 經停用。因此，若致能信號經解除確立，不論clk信號之狀態為何，輸出節點N1可被維持穩定在Vddl 供應電壓。
輸出反向器提供輸出緩衝，此可允許電晶體T3 至T9 為更小。輸出反向器為可選的，且可在其他實施例中刪除。T11 及T12 提供反向。在所繪示的實施例中，提供電晶體T10 及T13 以幫助匹配其他緩衝電路的延遲。此等電晶體為可選的，且可在其他實施例中刪除。在此等實施例中，T11 的源極可耦合至Vddl 供應電壓，且T12 的源極可耦合至接地。替代地，在其他實施例中僅刪除T10 。
在一些實施例中，非時脈閘控緩衝電路30可使用與圖4（或下方圖5）所示相同的電路，以試圖匹配時脈閘控器電路32的延遲。在其他實施例中，可實施一類似但不具有時脈閘控電路系統的位準偏移器。在此種實施例中，T6 及反向器50可經刪除，且NOR閘52可由具有clk信號作為輸入的一反向器所取代。
圖4的實施例將clk反向成clk_e信號。即，clk及clk_e信號可為大約180度異相的（其中通過時脈閘控器32的延遲可造成信號變成些微小於180度異相）。圖5的實施例為時脈閘控器電路32的一第二實施例之一實例，其提供與clk信號大約同相的clk_e（但因時脈閘控器32的延遲而為滯後）。
圖5的實施例包括一偏移級以及一輸出反向器，該偏移級包含T3 至T5 以及T7 至T9 ，該輸出反向器包含T10 至T13 。T3 至T5 、T7 至T9 以及T10 至T13 係以類似於圖4實施例之方式互相耦合，並耦合至節點N1及N2。T3 至T5 、T7 至T9 以及T10 至T13 回應於其等閘極端子上之高與低輸入，而以類似於圖4說明之方式操作。有關可選部分之說明亦可與圖4之敘述相似。然而，T4 及T5 之閘級相耦合以在En信號經確立時（透過NAND閘54）接收一反向的clk信號而非clk信號。NAND閘54的輸出係經由反向器56反向，該反向器之輸出耦合至T8 及T9 之閘級。據此，若clk信號轉變為高，則節點N1轉變為低，而若clk轉變為低，則節點N1轉變為高。輸出clk_e是節點N1的反向，且因此大約與clk信號同相（滯後達時脈閘控器32之延遲）。若致能信號經解除確立，NAND閘54的輸出為高，且反向器56的輸出為低，因此使節點N1保持穩定在Vddl 供應電壓（且clk_e在接地電壓）而不論clk信號為何。非時脈閘控緩衝器30之實施例可用一反相器取代NAND閘54（或可刪除NAND閘54且可將節點N2耦合至輸出反向器級）。
圖6為一系統150之一實施例的方塊圖。在所繪示的實施例中，系統150包括耦合至一或多個週邊設備154及一外部記憶體158之積體電路10的至少一例項(instance)。提供一電源供應器156，其將供應電壓供應至IC 10以及將一或多個供應電壓供應至記憶體158及/或週邊設備154。因此，舉例來說，電源供應器156可供應圖1所示之Vdda 及Vddl 電壓，或圖2所示之Vdda 及Vdd 電壓。在一些實施例中，可包括IC 10之多於一個例項（且亦可包括多於一個記憶體158）。IC 10可包括如圖1或圖2所繪示之IC 10的一例項。
週邊設備154可取決於系統150之類型而包括任何所欲電路系統。舉例而言，在一實施例中，系統150可為一行動裝置（例如，個人數位助理(PDA)、智慧型手機等），且週邊設備154可包括用於各種類型無線通信之裝置，諸如wifi、藍牙、蜂巢式、全球定位系統等。週邊設備154亦可包括額外儲存器，包括RAM儲存器、固態儲存器、或硬碟儲存器。週邊設備154可包括使用者介面裝置，諸如顯示螢幕（包括觸控顯示螢幕或多點觸控顯示螢幕）、鍵盤或其他輸入裝置、麥克風、揚聲器等。在其他實施例中，系統150可為任何類型的計算系統（例如，桌上型個人電腦、膝上型電腦、工作站、網上盒等）。
外部記憶體158可包括任何類型的記憶體。舉例來說，外部記憶體158可為SRAM、動態RAM (DRAM)諸如同步DRAM (SDRAM)、雙倍資料速率（DDR、DDR2、DDR3等）SDRAM、RAMBUS DRAM、低功率版本的DDR DRAM（例如，LPDDR、mDDR等）等。外部記憶體158可包括一或多個記憶體模組，記憶體裝置安裝至其中，諸如單進線記憶體模組(SIMM)、雙單進線記憶體模組(DIMM)等。替代地，外部記憶體158可包括一或多個以疊層晶片(chip-on-chip)或疊層封裝(package-on-package)實施方式安裝於IC 10上的記憶體裝置。
圖7為一電腦可存取儲存媒體160之一實施例的方塊圖，其儲存IC 10之一電子描述（元件符號162）。大致來說，一電腦可存取儲存媒體可包括任何可由一電腦在使用期間存取以提供指令及/或資料至電腦的儲存媒體。舉例來說，一電腦可存取儲存媒體可包括儲存媒體，諸如磁性或光學媒體，例如，磁碟（固定式或可移除式）、磁帶、CD-ROM、DVD-ROM、CD-R、CD-RW、DVD-R、DVD-RW或藍光光碟。儲存媒體可進一步包括揮發性或非揮發性記憶體媒體，諸如RAM（例如，同步動態RAM (SDRAM)）、Rambus DRAM (RDRAM)、靜態RAM (SRAM)等）、ROM、或快閃記憶體。儲存媒體可以實體方式包括在電腦中而對電腦提供指令/資料。替代地，儲存媒體可連接至電腦。舉例而言，儲存媒體可透過網路或無線鏈路連接至電腦，諸如網路附接儲存器。儲存媒體可透過一週邊介面，諸如通用串列匯流排(USB)，而連接。通常，電腦可存取儲存媒體160可以非暫時性方式儲存資料，其中，在此上下文中，非暫時性(non-transitory)可指不在一信號上傳輸指令/資料。舉例來說，非暫時性儲存器可為揮發性（且可回應於電源切斷而喪失已儲存之指令/資料）或非揮發性。
通常，儲存在電腦可存取儲存媒體160上的IC 10之電子描述162可為一資料庫，其可由一程式讀取並直接或間接地使用以製造包含IC 10的硬體。舉例而言，描述可為以一高階設計語言(HDL)諸如Verilog或VHDL寫成之硬體功能性的一行為層次描述或暫存器轉移層次(RTL)描述。描述可由一合成工具讀取，該合成工具可合成描述以從一合成庫(synthesis library)產生包含一閘列表的一接線對照表(netlist)。接線對照表包含一閘的集合，其亦表示包含IC 10之硬體的功能性。可接著放置並路由接線對照表以產生一資料集，該資料集描述將應用至遮罩的幾何形狀。遮罩可接著用於各種半導體製造步驟以產生對應於IC 10的一或多個半導體電路。替代地，電腦可存取儲存媒體300上的描述162可按需求為接線對照表（具有或不具有合成庫）或資料集。
雖然電腦可存取儲存媒體160儲存IC 10之一描述162，但按需求，其他實施例可儲存IC 10之任何部分的一描述162。
對於所屬技術領域中具有通常知識者而言，一旦已完全瞭解上述揭示內容，則眾多變化及修改將變得顯而易見。意欲將以下申請專利範圍解釋為涵蓋所有此等變化及修改。
10‧‧‧IC/積體電路
12‧‧‧邏輯電路系統
14‧‧‧時脈樹電路
14A‧‧‧時脈樹緩衝電路
14B‧‧‧末級電路
16‧‧‧時脈產生器電路
18‧‧‧晶載電壓調節器
22‧‧‧緩衝器
24‧‧‧緩衝器
26‧‧‧緩衝器
28‧‧‧輸出
30‧‧‧緩衝器/位準偏移器電路
32‧‧‧時脈閘控器電路
50‧‧‧反向器
52‧‧‧NOR閘
54‧‧‧NAND閘
56‧‧‧反向器
145‧‧‧時脈樹電路
150‧‧‧系統
154‧‧‧週邊設備
156‧‧‧電源供應器
158‧‧‧外部記憶體
160‧‧‧電腦可存取儲存媒體
162‧‧‧IC之電子描述
N1‧‧‧節點
N2‧‧‧節點
T3至T9‧‧‧電晶體
T10至T13‧‧‧電晶體
Vdd‧‧‧供應電壓
Vdda‧‧‧第一供應電壓
Vddl‧‧‧第二供應電壓
Vddc‧‧‧第三供應電壓
下文實施方式將參照隨附圖式，以下將簡單說明隨附圖式。 ［圖1］為一積體電路之一實施例的方塊圖。 ［圖2］為該積體電路之另一實施例的方塊圖。 ［圖3］為圖1及圖2所示組件之一實施例的邏輯圖。 ［圖4］為一組合式時脈閘控器(clock gater)/位準偏移器之一實施例的電路圖。 ［圖5］為一組合式時脈閘控器/位準偏移器之一實施例的電路圖。 ［圖6］為一系統之一實施例的方塊圖。 ［圖7］為一電腦可存取儲存媒體之一實施例的方塊圖。
雖然本揭露內容中所述實施例可受到各種修改及具有替代形式，其特定實施例係以圖式中實例之方式提出，且將在本文中詳細說明。然而，應理解，圖式及其詳細說明並非意欲將實施例侷限於所揭示之具體形式，而是意欲涵括所有落於所附申請專利範圍的精神與範圍內的修改、均等例及替代例。本文所用之標題僅為排列組織之目的，並非用以限制說明之範疇。如本申請中各處所用，用語「可(may)」係以許可的意涵（即，意指具有可能性）使用，而非以強制意涵（即，意旨必須）使用。同樣地，用語「包括(include, including, includes)」意指包括但不限於。
在本揭露中，不同的實體（其等可能被不同地稱為「單元」、「電路」、其他組件等）可被描述或主張為「經組態(configured)」以執行一或多個任務或操作。此表示法，『實體』經組態以『執行一或多個任務』，在本文中係用以指稱結構（即，實體之物，諸如一電子電路）。具體而言，此表示法係用以指示此結構係經配置以在操作期間執行該一或多個任務。即使一結構目前並未被操作，仍可稱該結構「經組態以」執行某任務。舉例來說，「一時脈電路經組態以產生一輸出時脈信號」係意欲涵括在操作期間執行此功能之一電路，即使所涉電路目前並未被使用（例如，並未連接電源）。因此，經說明或敘述為「經組態以」執行某任務的一實體，係指實體之物，諸如裝置、電路、儲存有可執行用以實施該任務之程式指令的記憶體等。此用語在本文中並非用以指稱無形之物。一般而言，形成對應於「經組態」之結構的電路系統可包括硬體電路。硬體電路可包括下列者之任何組合：組合邏輯電路系統、時控儲存裝置（諸如正反器、暫存器、鎖存器等）、有限狀態機、記憶體（諸如靜態隨機存取記憶體或嵌入式動態隨機存取記憶體）、客製化設計電路系統、類比電路系統、可程式化邏輯陣列等。同樣地，為了便於說明，各種單元/電路/組件可被描述為執行一或若干任務。此種描述應被解讀成包括用語「經組態以」。
用語「經組態以(configured to)」並非意欲意指「可經組態以(configurable to)」。舉例來說，一未經程式化的FPGA不會被認為「經組態以」執行某個特定功能，但其可以是「可經組態以」執行該功能。在適當程式化之後，該FPGA則可為經組態以執行該功能。
在後附申請專利範圍中描述一單元/電路/組件或其他結構經組態以執行一或多個任務，係明確地意欲不援引35 U.S.C. § 112(f)對該請求項元件進行解讀。據此，本申請中所提出的所有請求項皆非意欲被解讀為具有手段功能元件(means-plus-function element)。若申請人意欲在審查期間援引章節112(f)，將使用「用以『執行一功能』之構件」這樣的句構來陳述請求項元件。
在一實施例中，根據本揭露之硬體電路可藉由以硬體描述語言(HDL)如Verilog或VHDL來編碼電路之描述而實施。HDL描述可依據針對一給定積體電路製造技術所設計的元件庫而合成，且可針對時序、功率及其他原因進行修改以產生一最終設計資料庫，該最終設計資料庫可傳送至製造廠以製造遮罩，最後生產出積體電路。一些硬體電路或其部分亦可在一簡圖編輯器(schematic editor)中經客製化設計，並隨合成電路系統被轉移至積體電路設計中。積體電路可包括電晶體，且可進一步包括其他電路元件（例如，被動元件諸如電容器、電阻器、電感器等）及電晶體與電路元件間之互連件。一些實施例可實施多個積體電路，該多個積體電路經耦合在一起以實施硬體電路，且/或在一些實施例中可使用離散元件。替代地，HDL設計可經合成至一可程式化邏輯陣列，諸如現場可程式化閘陣列(FPGA)，且可於FPGA中實施。
如本文所用，用語「基於(based on)」或「取決於(dependent on)」係用於敘述影響一判定的一或多個因素。此用語不排除可能有額外因素可影響判定。意即，一判定可單獨基於特定因素，或基於該等特定因素以及其他未指出因素。考慮用語「基於B判定A」。此用語指出，B係一用以判定A之因素，或B影響A之判定。此用語不排除亦可基於一些其他因素例如C來判定A。此用語亦意欲涵括其中A係單獨基於B而判定的一實施例。如本文所用，用語「基於(based on)」與用語「至少部分地基於(based at least in part on)」係同義詞。
本說明書包括對各種實施例之參照，以表示本揭露內容並非意欲僅參照一個特定的具體實施例，而是意欲參照落入本揭露內容之精神內的許多實施例，包括隨附申請專利範圍。可以與此揭露一致的任何合適方式結合特定特徵、結構、或特性。

Claims (15)

  1. 一種積體電路，其包含：一邏輯電路，其在使用期間由具有一第一量值之一第一電力供應電壓所供電；一時脈樹電路，其經耦合至該邏輯電路且經組態以分布一時脈至該邏輯電路，其中該時脈樹電路之至少一部分在使用期間係由具有一第二量值之一第二電力供應電壓所供電；及一電壓調節器，其經耦合至該第一電力供應電壓且經組態以自該第一電力供應電壓產生該第二電力供應電壓，其中該第二量值比該第一量值小一預定量，其中該第一量值在使用期間動態地改變，且其中該電壓調節器經組態以用該第二量值在比該第一量值小該預定量之處追蹤該第一量值。
  2. 如請求項1之積體電路，其中該預定量係一固定百分比。
  3. 如請求項1之積體電路，其中該預定量係一固定電壓偏移。
  4. 如請求項1之積體電路，其進一步包含一第二電壓調節器，該第二電壓調節器經組態以回應於經輸入至該積體電路的一第三供應電壓而產生該第一電力供應電壓。
  5. 如請求項1之積體電路，其中該時脈樹電路包含複數個緩衝級，該複數個緩衝級包括一末級，該末級經連接至該邏輯電路，且其中該末級係由該第一電力供應電壓所供電，且該複數個級中之一或多個其他級係由該第二電力供應電壓所供電。
  6. 如請求項5之積體電路，其中該末級包含一或多個時脈閘控器(clock gater)電路，該一或多個時脈閘控器電路結合一位準偏移器與時脈閘控電路系統。
  7. 如請求項5之積體電路，其中該末級包含一或多個位準偏移緩衝電路。
  8. 一種系統，其包含：一電力管理單元，其經組態以將一或多個電力供應電壓供應至一積體電路；及如請求項1之積體電路，其中該積體電路經耦合至該電力管理單元。
  9. 如請求項8之系統，其中該第一電力供應電壓係由該積體電路接收自該電力管理單元之該一或多個電力供應電壓中之一者。
  10. 一種方法，其包含：以具有一第一量值之一第一電力供應電壓，對一積體電路中之一邏輯電路供電；以具有一第二量值之一第二電力供應電壓，對該積體電路中之一時脈樹電路之至少一部分供電，其中該時脈樹電路經耦合至該邏輯電路且經組態以分布一時脈至該邏輯電路；在一電壓調節器中自該第一電力供應電壓產生該第二電力供應電壓，其中該第二量值比該第一量值小一預定量，藉由該電壓調節器，在使用期間追蹤該第一量值之動態變化，其中該第二量值在比該第一量值小該預定量之處進行追蹤。
  11. 如請求項10之方法，其中該預定量係一固定百分比。
  12. 如請求項10之方法，其中該預定量係一固定電壓偏移。
  13. 如請求項10之方法，其中該積體電路進一步包含一第二電壓調節器，該方法進一步包含回應於經輸入至該積體電路的一第三供應電壓而在該第二電壓調節器中產生該第一電力供應電壓。
  14. 如請求項10之方法，其中該時脈樹電路包含複數個緩衝級，該複數個緩衝級包括一末級，該末級經連接至該邏輯電路，且其中該末級係由該第一電力供應電壓所供電，且該複數個級中之一或多個其他級係由該第二電力供應電壓所供電。
  15. 如請求項14之方法，其中該末級包含：一或多個時脈閘控器電路，該一或多個時脈閘控器電路結合一位準偏移器與時脈閘控電路系統；及一或多個位準偏移緩衝電路。
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