KR102312146B1 - 동적 전력 절감을 위한 저전압 클록 스윙 내성 순차 회로들 - Google Patents

동적 전력 절감을 위한 저전압 클록 스윙 내성 순차 회로들 Download PDF

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Abstract

저전압 클록 스윙 순차 회로들을 구현하기 위한 시스템들, 장치들, 및 방법들이 기술된다. 입력 신호는 제1 트랜지스터 스택의 제1 P형 트랜지스터 및 제1 N형 트랜지스터의 게이트들에 커플링된다. 저전압 스윙 클록 신호는 제1 트랜지스터 스택의 제2 N형 트랜지스터의 게이트에 커플링된다. 입력 신호의 반전은 제2 트랜지스터 스택의 제2 P형 트랜지스터 및 제3 N형 트랜지스터의 게이트들에 커플링된다. 저스윙 클록은 제2 트랜지스터 스택의 제4 N형 트랜지스터의 게이트에 커플링된다. 게이트들이 저스윙 클록에 커플링되어 있는 하나 이상의 인에이블링 P형 트랜지스터들의 제1 단부는 제1 P형 트랜지스터의 드레인에 커플링되고, 하나 이상의 인에이블링 P형 트랜지스터들의 제2 단부는 제2 P형 트랜지스터의 드레인에 커플링된다.

Description

동적 전력 절감을 위한 저전압 클록 스윙 내성 순차 회로들{LOW VOLTAGE CLOCK SWING TOLERANT SEQUENTIAL CIRCUITS FOR DYNAMIC POWER SAVINGS}
본 명세서에 기술된 실시예들은 회로들의 분야에 관한 것이고, 더 상세하게는 회로 내의 트랜지션(transition)들을 제어하는 클록들의 전압 스윙을 감소시키는 것에 관한 것이다.
디지털 집적회로들은 래치들, 플롭들, 레지스터들, 메모리 어레이들 등과 같은 순차 요소들이 데이터를 캡처하고 론칭하게 하도록 트랜지션들을 제어하기 위한 하나 이상의 클록들을 포함한다. 집적회로에 의해 점유되는 반도체 영역 위에 클록을 분배하는 것은 어려운 일이다. 많은 집적회로들 내에 이용되는 높은 클록 주파수들에서, 클록 트리는 가능한 한 균형이 잡혀, 클록 소스로부터 수신 회로부까지의 시간 길이들, 부하들, 및 지연들을 매칭시킬 필요가 있다. 클록 신호들의 팬아웃(fanout) 및 부하, 및 버퍼링 체인들의 유사성은 밀접하게 관리된다. 이러한 파라미터들이 주의깊게 관리되지 않는 경우, 클록 스큐(skew) 및 지터(jitter)가 증가하여, 집적회로의 성능의 감소를 야기할 수 있다. 이러한 인자들은 크고 복잡한 클록 전파 네트워크들, 또는 클록 트리들을 초래하는 경향이 있으며, 이는 상당한 양의 전력을 소비한다. 전력 소비는 클록 트리의 크기 및 부하 때문에, 뿐만 아니라 동작 동안 클록이 클록 사이클마다 토글링되고 있기 때문에 중요하다. 일부 경우들에서, 클록 전력은 집적회로에서 전체 전력 소비의 50% 이상만큼일 수 있다.
저전압 클록 스윙 순차 회로들을 구현하기 위한 시스템들, 장치들, 및 방법들이 고려된다. 일 실시예에서, 입력 신호는 제1 트랜지스터 스택의 제1 P형 트랜지스터 및 제1 N형 트랜지스터의 게이트들에 커플링된다. 저전압 스윙 클록 신호는 제1 트랜지스터 스택의 제2 N형 트랜지스터의 게이트에 커플링된다. 입력 신호의 반전(inverse)은 제2 트랜지스터 스택의 제2 P형 트랜지스터 및 제3 N형 트랜지스터의 게이트들에 커플링된다. 저전압 스윙 클록 신호는 제2 트랜지스터 스택의 제4 N형 트랜지스터의 게이트에 커플링된다. 회로는 또한, 게이트들이 클록 신호에 커플링되어 있는 하나 이상의 인에이블링 P형 트랜지스터들을 포함한다. 하나 이상의 인에이블링 P형 트랜지스터들의 제1 단부는 제1 P형 트랜지스터의 드레인에 커플링되고, 하나 이상의 인에이블링 P형 트랜지스터들의 제2 단부는 제2 P형 트랜지스터의 드레인에 커플링된다. 클록 신호가 클록 로직 하이 레벨에 있을 때, 하나 이상의 인에이블링 P형 트랜지스터들은 약한 오프(off) 상태여서 제1 및 제2 P형 트랜지스터들을 상쇄시킨다. 이는, 클록 로직 하이 레벨이 전압 공급부의 전압 레벨 미만의 일부 주어진 퍼센티지일 때에도 출력 데이터 신호가 전압 공급부의 전체 전압 범위로 스윙할 수 있게 한다.
이들 및 다른 실시예들이 다음의 설명 및 도면들을 참조하여 추가로 이해될 것이다.
방법들 및 메커니즘들의 상기 장점 및 추가 장점들은 첨부된 도면과 함께 다음의 설명을 참조로 하여 더욱 잘 이해될 수 있다.
도 1은 집적회로의 일 실시예의 일반화된 블록도이다.
도 2는 저스윙 클록 래치 회로의 일 실시예를 예시하는 회로도이다.
도 3은 이전 회로도의 트랜스페어런트 상태(transparent state) 및 오페이크 상태(opaque state)를 예시하는 도면이다.
도 4는 저스윙 클록 래치 회로의 일 실시예의 회로도이다.
도 5는 저스윙 클록 래치 회로의 일 실시예의 회로도이다.
도 6은 저스윙 클록 래치 회로의 일 실시예의 회로도이다.
도 7은 저스윙 클록 포지티브 에지 트리거형 플립 플롭의 일 실시예의 회로도이다.
도 8은 저스윙 클록 포지티브 에지 트리거형 플립 플롭의 일 실시예의 회로도이다.
도 9는 저스윙 클록 네거티브 에지 트리거형 플립 플롭의 일 실시예의 회로도이다.
도 10은 저스윙 클록 네거티브 에지 트리거형 플립 플롭의 일 실시예의 회로도이다.
도 11은 전압 클록 스윙 내성 순차 회로를 구현하기 위한 방법의 일 실시예의 흐름도이다.
도 12는 전압 클록 스윙 내성 순차 회로를 구현하기 위한 방법의 일 실시예의 흐름도이다.
도 13은 전압 클록 스윙 내성 순차 회로를 구현하기 위한 방법의 일 실시예의 흐름도이다.
도 14는 시스템의 일 실시예의 블록도이다.
본 개시에서 설명되는 실시예들이 다양한 수정들 및 대안적인 형태들을 허용할 수 있지만, 그의 특정 실시예들은 도면들에 예로서 도시되고 본 명세서에서 상세히 설명될 것이다. 그러나, 그에 대한 도면들 및 상세한 설명은 실시예들을 개시된 특정 형태로 제한하는 것으로 의도되는 것이 아니라, 그와는 반대로, 의도는 첨부된 청구범위의 사상 및 범주 내에 속한 모든 수정들, 등가물들 및 대안들을 커버하기 위한 것임을 이해하여야 한다. 본 출원 전반에 걸쳐 사용되는 바와 같이, "~일 수 있다(may)"라는 단어는 의무적인 의미(즉, "~이어야만 한다(must)"는 의미)라기보다 오히려 허용의 의미(즉, "~에 대해 가능성을 갖는다"는 의미)로 사용된다. 유사하게, "포함하다(include, includes)" 및 "포함하는(including)"이라는 단어들은, 포함하지만 그로 제한되지 않음을 의미한다.
다양한 유닛들, 회로들 또는 다른 컴포넌트들이 태스크 또는 태스크들을 수행하도록 "구성되는 것"으로 설명될 수 있다. 그러한 맥락들에서, "~하도록 구성된"은 동작 동안에 태스크 또는 태스크들을 수행하는 "회로부를 갖는"을 일반적으로 의미하는 구조의 광의의 설명이다. 그와 같이, 유닛/회로/컴포넌트는 유닛/회로/컴포넌트가 현재 온(on) 상태가 아닐 시에도 태스크를 수행하도록 구성될 수 있다. 일반적으로, "~하도록 구성된"에 대응하는 구조를 형성하는 회로부는 하드웨어 회로들을 포함할 수 있다. 유사하게, 다양한 유닛들/회로들/컴포넌트들은 설명의 편의상 태스크 또는 태스크들을 수행하는 것으로 설명될 수 있다. 그러한 설명은 "~하도록 구성된"이라는 문구를 포함하는 것으로 해석되어야 한다. 하나 이상의 태스크들을 수행하도록 구성된 유닛/회로/컴포넌트를 언급하는 것은 그 유닛/회로/컴포넌트에 대해 35 U.S.C. § 112(f)항을 적용하지 않고자 명확히 의도된다.
아래의 설명에서, 본 개시에 설명된 실시예들의 철저한 이해를 제공하기 위해 다수의 특정 세부사항들이 기재된다. 그러나, 당업자는 이러한 특정 세부사항들이 없이도 실시예들이 실시될 수 있음을 인지하여야 한다. 일부 예들에서, 잘-알려진 회로들, 구조들, 및 기법들은 예시의 용이함을 위해, 그리고 실시예들의 설명이 모호해지는 것을 피하기 위해 상세히 도시되지 않았다.
도 1을 참조하면, 집적회로(IC)(100)의 일 실시예의 블록도가 도시되어 있다 일 실시예에서, IC(100)는 클록 생성기 회로(110), 클록 트리 회로(120), 전압 조절기들(130, 135), 및 로직 회로부(140)를 포함한다. 일부 실시예들에서, IC(100)의 컴포넌트들은 실제로는 2개 이상의 별개의 IC들 내에 위치될 수 있다. 추가적으로, IC(100)는 또한, 도면을 모호하게 하는 것을 피하기 위해 도시되지 않은 임의의 수의 다른 컴포넌트들을 포함할 수 있다는 것이 이해되어야 한다.
클록 생성기 회로(110)는 기준 클록을 수신하고, 클록 트리 회로(120)로 전달되는 출력 클록을 생성한다. 클록 트리 회로(120)는 수신된 클록으로부터 유도된 임의의 수의 클록 신호들을 로직 회로부(140)에 제공하도록 커플링된다. 전압 조절기(130)는 클록 생성기 회로(110) 및 클록 트리 회로(120)에 전력을 공급하는 제1 공급 전압을 생성한다. 전압 조절기(135)는 로직 회로부(140)에 전력을 공급하는 제2 공급 전압을 생성한다. 일 실시예에서, 제1 공급 전압의 크기는 제2 공급 전압 크기 미만의 미리결정된 양(예컨대, 25%)이다. 이는 클록 신호가 로직 회로부(140) 내의 데이터 신호들과 비교하여 감소된 전압 스윙을 갖게 한다. 이는 이어서, IC(100)의 전력 소비를 감소시키는 데 도움을 준다. 클록 신호가 데이터 신호들에 비해 감소된 전압 스윙을 가질 때 로직 회로부(140)가 정확하게 기능할 수 있게 하는 방법들 및 메커니즘들이 본 개시의 나머지 부분 전체에 걸쳐 기술될 것이다.
전압 조절기들(130, 135)은 수신된 입력 전압으로부터 하나 이상의 출력 전압들을 생성하도록 구성되는 임의의 회로부를 포함할 수 있다. 2개의 전압 조절기들(130, 135)이 도 1에 도시되어 있지만, 다른 실시예에서, 단일 전압 조절기가 클록 생성기 회로(110), 클록 트리 회로(120), 및 로직 회로부(140)에 전력을 공급하도록 다수의 출력 전압들을 제공할 수 있다는 것이 이해되어야 한다. 각각의 출력 전압은 가변 부하 조건들 하에서 일정한 전압 크기를 생성하기 위한 시도로 조절된다. 전압 조절기들(130, 135)은, 출력 전압이 유지되는 것을 보장하기 위해 입력 전압으로부터 수신 회로들에 제공될 에너지를 저장하기 위해 인덕터들 및 커패시터들의 조합들과 같은 다양한 에너지 저장 컴포넌트들을 포함할 수 있다.
클록 트리 회로(120)는 대체적으로, 클록이 도달하는 시간에서의 차이(예컨대, 스큐 및 지터)를 최소화하기 위해 각각의 싱크에 지연 및 부하를 매칭시키려는 시도로, 소스 클록을 수신하고 클록을 다수의 클록 싱크들에 분배하도록 구성되는 회로부를 포함할 수 있다. 클록 싱크들은 로직 회로부(140) 내의 다양한 클록킹된 저장 디바이스들 및 다른 클록킹된 요소들일 수 있다. 따라서, 클록 트리 회로(120)가 클록 생성기 회로(110)와 로직 회로부(140) 사이에 도시되어 있지만, 클록 트리 회로(120)는 대체적으로, 로직 회로부(140)에 의해 점유되는 영역 위에 분포될 수 있고, 클록을 영역 내의 다수의 물리적으로 분포된 지점들로 전달할 수 있다.
로직 회로부(140)는 래치들, 플롭들, 레지스터들, 메모리 어레이들 등과 같은 임의의 조합 로직 및 클록킹된 저장 회로들을 포함할 수 있다. 클록 트리 회로(120)에 의해 제공되는 클록들은 클록킹된 저장 회로들 및/또는 클록(예컨대, 동적 로직 회로부)을 사용할 수 있는 임의의 다른 회로부에 의해 수신될 수 있다. 클록 트리 회로(120)에 대한 각각의 접속 포인트가 클록 싱크일 수 있다.
클록 생성기 회로(110)는 임의의 클록 생성 회로부(예컨대, PLL(phased locked loop)들, DLL(delay locked loop)들, 클록 디바이더들, 클록 멀티플라이어들)를 포함할 수 있다. 클록 생성기 회로(110)는 기준 클록으로부터 클록을 생성할 수 있다(예컨대, 생성된 클록의 주파수는 기준 클록 주파수의 배수일 수 있다). 일 실시예에서, 별개의 전압 조절기(130)는 로직 회로부(140)로부터의 잡음이 클록 생성기 회로(110)에 영향을 미치는 것을 방지하기 위해 클록 생성기 회로(110)에 전력을 공급한다.
이제 도 2를 참조하면, 저스윙 클록 래치 회로(200)의 일 실시예의 회로도가 도시되어 있다. 저스윙 클록 래치 회로(200)는 클록 하이상태에 의해 트랜스페어런트한 래치 회로의 일례를 예시한다. 도 2에 도시된 바와 같이, 입력 신호 "D"는 P형 트랜지스터(202)의 게이트에, N형 트랜지스터(208)의 게이트에, 그리고 인버터(226)의 입력 포트에 커플링된다. 인버터(226)의 출력 포트는 P형 트랜지스터(214)의 게이트에 그리고 N형 트랜지스터(220)의 게이트에 커플링된다. 인버터(226)의 출력 포트는 또한 입력 신호 "D"의 반전인 신호 "DX"로 지칭된다. P형 트랜지스터들(202, 214)의 소스 포트들은 공급 전압(VDD)에 접속된다. P형 트랜지스터들(210, 212)은 P형 트랜지스터(202)의 드레인과 P형 트랜지스터(214)의 드레인 사이에 직렬로 커플링된다. P형 트랜지스터(210)의 소스는 P형 트랜지스터(202)의 드레인에 커플링되고, P형 트랜지스터(212)의 소스는 P형 트랜지스터(214)의 드레인에 커플링된다. P형 트랜지스터(210)의 드레인은 P형 트랜지스터(212)의 드레인에 커플링된다. 클록 신호 "CP"는 P형 트랜지스터들(210, 212)의 게이트들에 커플링된다. 따라서, 클록 신호 "CP"가 로직 로우 레벨에 있을 때, P형 트랜지스터(210) 및 P형 트랜지스터(212) 둘 모두가 전도 상태(conducting)일 것이다. 이는 P형 트랜지스터(202)의 드레인 및 P형 트랜지스터(214)의 드레인이 공급 전압(VDD)의 레벨에 도달하게 하는데, 그 이유는 P형 트랜지스터(202) 또는 P형 트랜지스터(214)가 전도 상태일 것이기 때문이다.
트랜지스터들(204, 222, 216, 224)은, 노드들(205, 217)을 갖는 저장 서브회로를 형성하기 위해 풀업(pull-up) 트랜지스터들(202, 214)에 의해 인에이블되는 교차 커플링된 인버터들이다. 교차 커플링된 인버터들 중 제1 인버터는 P형 트랜지스터(204) 및 N형 트랜지스터(222)를 포함한다. 교차 커플링된 인버터들 중 제2 인버터는 P형 트랜지스터(216) 및 N형 트랜지스터(224)를 포함한다. P형 트랜지스터들(210, 212)은, 전류가 P형 트랜지스터(202) 또는 P형 트랜지스터(214) 중 어느 하나를 통해 공급 전압 "VDD"로부터 흐를 수 있게 함으로써 클록 신호 "CP"가 로우상태일 때 공급 전압과 저장 서브회로 사이의 경로를 인에이블시킨다. P형 트랜지스터(202) 또는 P형 트랜지스터(214) 중 하나만이 임의의 주어진 시간에 인에이블될 수 있는데, 그 이유는 입력 신호 "D"가 P형 트랜지스터(202)의 게이트에 커플링되고 입력 신호의 반전, 또는 "DN"이 P형 트랜지스터(214)의 게이트에 커플링되기 때문이다.
하나의 시나리오에서, 로직 하이 레벨의 클록 신호 "CP"는 회로(200) 내의 트랜지스터들의 공급 전압(VDD)과 동일하다. 이러한 시나리오는 도 3에 도시된 4개의 다이어그램들에 예시되어 있다. 도 3의 상부 좌측 다이어그램(305)은 클록 및 입력 신호(D) 둘 모두가 1일 때 회로(200)의 제1 경우를 예시한다. 다이어그램(305)에 도시된 바와 같이, 클록 및 입력 신호(D) 둘 모두가 1일 때, N형 트랜지스터들(206, 208)은 전도 상태여서, N형 트랜지스터(206)의 드레인이 접지 전압에 있게 한다. 이것은 P형 트랜지스터(216)의 게이트가 접지 전압에 있게 하여, P형 트랜지스터(216)가 전도 상태이도록 하는데, 이는 공급 전압(VDD)을 P형 트랜지스터(216)의 드레인으로 그리고 P형 트랜지스터(204)의 게이트로 끌어당긴다. 이것은 상태 노드(205)가 0으로 설정되게 하고 상태 노드(217)가 1로 설정되게 한다.
도 3의 상부 우측 다이어그램(310)은, 클록이 하이상태이고 입력 신호(D)가 로우상태일 때 회로(200)의 동작을 예시한다. 다이어그램(310)에 도시된 바와 같이, 클록이 하이상태이고 입력 신호(D)가 로우상태일 때, N형 트랜지스터들(218, 220)이 전도 상태여서, N형 트랜지스터(218)의 드레인이 접지에 도달하게 한다. 이것은 P형 트랜지스터(204)의 게이트가 접지 전압에 있게 한다. 이것은 P형 트랜지스터(204)가 전도 상태이도록 하는데, 이는 공급 전압(VDD)을 P형 트랜지스터(204)의 드레인으로 그리고 P형 트랜지스터(216)의 게이트로 끌어당긴다. 이것은 노드(205)가 1로 설정되게 하고, 노드(217)가 0으로 설정되게 한다.
도 3의 하부 좌측 다이어그램(315)은 클록이 로우상태이고 입력 신호(D)가 하이상태일 때 회로(200)의 동작을 예시한다. 클록이 로우상태일 때, 회로(200)는 오페이크 상태에 있고, 노드들(205, 217) 상에서 이전에 저장된 상태를 유지한다. 회로(200)가 오페이크 상태에 있는 동안, 회로(200)는 입력 신호(D)의 값에 의해 영향을 받지 않는다. 다이어그램(315)에 도시된 바와 같이, 입력 신호(D)는 1이고, P형 트랜지스터(214)는 전도 상태인데, 이는 노드(n2)로 공급 전압(VDD)을 가져온다. 클록이 로우상태일 때, P형 트랜지스터들(210, 212)은 전도 상태여서, P형 트랜지스터들(212, 210)을 통해 공급 전압을 노드(n1)로 가져온다. 하부 우측 다이어그램(320) 상에 도시된 바와 같이, 입력 신호(D)가 로우상태일 때, P형 트랜지스터(202)는 전도 상태이고, 이는 공급 전압(VDD)을 노드(n1)로 그리고 전도 상태인 P형 트랜지스터들(210, 212)을 통해 노드(n2)로 가져온다.
이전의 논의는, 클록 신호 "CP"의 로직 하이 레벨이 공급 전압(VDD)과 동일할 때의 시나리오를 기술하였지만, 회로(200)는 또한, 클록 신호 "CP"의 로직 하이 레벨이 주어진 양만큼 공급 전압(VDD)보다 더 작을 때 동작할 수 있다. 일 실시예에서, 클록 신호 "CP"의 로직 하이 레벨은 공급 전압(VDD)의 75% 이다. 그러나, 다른 실시예들에서, 클록 신호 "CP"의 로직 하이 레벨은 일부 다른 양만큼 공급 전압(VDD)보다 더 작다. 클록 신호 "CP"의 로직 하이 레벨이 주어진 양만큼 공급 전압(VDD)보다 더 작을 때, P형 트랜지스터들(210, 212)은 약한 오프상태이다(즉, 부분적으로 온 상태임). 본 명세서에 사용되는 바와 같이, 트랜지스터의 게이트에 인가되는 전압이 주어진 양만큼 공급 전압(VDD)보다 더 작을 때, 트랜지스터는 "약한 오프상태"인 것으로 정의된다. 일 실시예에서, 주어진 양은 20% 내지 30%에 있는 백분율이다. 따라서, P형 트랜지스터들(210, 212)이 완전히 턴오프되지는 않기 때문에, 트랜스페어런트 상태 동안(즉, clk=1일 때) P형 트랜지스터들(210, 212)을 통한 VDD로부터의 약한 경로가 있을 것이다. 트랜스페어런트 상태 동안 그리고 클록 신호 "CP"의 로직 하이 레벨이 주어진 양만큼 공급 전압(VDD)보다 더 작을 때, P형 트랜지스터들(210, 212)은 노드들(205, 217)의 값들이 플립될 때 노드들(205, 217)의 트랜지스터 스택들을 통한 전류의 흐름에 대항할 것이다(즉, 흐름을 상쇄시킬 것이다).
래치 회로(200)의 다른 접속들은 다음과 같다: N형 트랜지스터(208)의 드레인은 N형 트랜지스터(206)의 소스에 커플링되는 한편, N형 트랜지스터(222)의 게이트는 P형 트랜지스터(204)의 게이트에, N형 트랜지스터(224)의 드레인에, 그리고 N형 트랜지스터(218)의 드레인에 커플링된다. N형 트랜지스터(222)의 드레인은 P형 트랜지스터(204)의 드레인, P형 트랜지스터(216)의 게이트, 및 N형 트랜지스터(224)의 게이트에 커플링된다. N형 트랜지스터(218)의 게이트는 클록 신호 "CP"에 커플링되는 한편, N형 트랜지스터(218)의 소스는 N형 트랜지스터(220)의 드레인에 커플링된다. N형 트랜지스터(220)의 게이트는 인버터(226)의 출력에 커플링되며, 이는 입력 신호 "D"의 반전인 "DX"로 지칭된다. N형 트랜지스터들(208, 222, 224, 220)의 소스들은 접지(또는 "VSS")에 커플링된다.
래치 회로(200)의 회로 배열은 클록 로직 하이 전압이 전압 공급부의 전압 레벨 "VDD"보다 상당히 작을 수 있게 한다. 이는 클록 로직 로우 레벨과 클록 로직 하이 레벨 사이의 전압 스윙을 감소시킴으로써 래치 회로(200)의 전력 소비를 감소시키는 것을 돕는다. 더 낮은 전압 레벨에서 클록 신호를 동작시킴으로써, 다수의 순차 요소들을 갖는 집적회로들에 대해 전력 소비의 실질적인 감소가 달성될 수 있다.
다양한 실시예들에서, "트랜지스터"는 MOSFET(metal-oxide-semiconductor field-effect transistor), JFET(junction field-effect transistor), 바이폴라 트랜지스터, 또는 다른 것들과 같은 하나 이상의 트랜스컨덕턴스 요소들에 대응할 수 있다는 것에 유의한다. 예를 들어, 일 실시예에서, 각각의 P형 트랜지스터는 P형 MOSFET이고, 각각의 N형 트랜지스터는 N형 MOSFET이다. 다른 실시예들에서, 본 명세서에서 회로들에 도시된 P형 트랜지스터들 및 N형 트랜지스터들은 다른 유형의 트랜지스터들을 사용하여 구현될 수 있다. 또한, N형 및 P형이라는 용어들은 각각 N 채널 및 P 채널과 상호 교환가능하게 사용될 수 있다는 것에 유의하여야 한다. 단일 디바이스들이 본 개시의 회로도들에 도시되어 있지만, 다른 실시예들에서, 다수의 디바이스들이 병렬로 사용되어 상기 디바이스들 중 임의의 것을 형성할 수 있다.
이제 도 4를 참조하면, 래치 회로(400)의 일 실시예의 회로도가 도시되어 있다 래치 회로(400)는 트랜지스터들의 전압 공급과 비교하여 감소된 고전압 레벨을 갖는 클록 신호에 대한 래치를 구현하기 위한 대안적인 회로를 예시한다. 래치 회로(400)와 (도 2 의) 래치 회로(200) 사이의 차이들은 트랜지스터들(408, 410, 418, 412, 414, 420)에 대한 래치 회로(400)의 상부에 도시되어 있다. 도시된 바와 같이, 클록 신호는 P형 트랜지스터(408)의 게이트 및 P형 트랜지스터(412)의 게이트에 커플링된다. P형 트랜지스터들(408, 410, 418)의 스택은 공급 전압 "VDD"와 P형 트랜지스터(416)의 드레인 사이에 커플링된다. 한편, P형 트랜지스터들(412, 414, 420)의 스택은 VDD와 P형 트랜지스터(422)의 드레인 사이에 커플링된다. "tie_low" 신호는 P형 트랜지스터들(410, 414)의 게이트들 사이에 커플링된다. 또한,"tie_low" 신호는 P형 트랜지스터들(418, 420)의 게이트들 사이에 커플링된다. "tie_low" 신호는 래치 회로(400)의 좌측 상에 도시되어 있는 P형 트랜지스터(404) 및 N형 트랜지스터(406)에 의해 생성되며, 이때 P형 트랜지스터(404)의 드레인은 P형 트랜지스터(404)의 게이트에 그리고 N형 트랜지스터(406)의 게이트에 접속된다. N형 트랜지스터(406)의 소스는 접지에 접속되고, P형 트랜지스터(404)의 소스는 VDD에 접속된다. "tie_low" 신호는 N형 트랜지스터(406)의 드레인에 접속된다.
래치 회로(200)와 유사한 방식으로, 입력 신호 "D"는 P형 트랜지스터(416)의 게이트에 그리고 N형 트랜지스터(432)의 게이트에, 그리고 인버터(440)를 통해, 반전된 입력 신호 "DX"로서 P형 트랜지스터(422)의 게이트에 그리고 N형 트랜지스터(438)의 게이트에 커플링된다. N형 트랜지스터들(428, 430, 432, 434, 436, 438)은 래치 회로(200)의 대응하는 N형 트랜지스터들과 동일한 방식으로 접속된다. 또한, 인버터(442)의 입력으로부터 P형 트랜지스터(424)의 드레인, N형 트랜지스터(434)의 드레인, 및 P형 트랜지스터(426)로의 접속들은 래치 회로(200)의 대응하는 접속들과 동등하다.
이제 도 5로 돌아가면, 래치 회로(500)의 일 실시예의 회로도가 도시되어 있다. 래치 회로(500)는, 반전된 클록 신호 "CPX"가 N형 트랜지스터들(506, 518)의 게이트들에 그리고 P형 트랜지스터들(510, 512)의 게이트들에 접속되는 것을 제외하고는, 래치 회로(200)와 동일한 배열의 트랜지스터들을 포함한다. 이는 동등한 트랜지스터들의 게이트들에 커플링된 원래의 반전되지 않은 클록 신호 "CP"를 가졌던 래치 회로(200)와 대조된다. 클록 신호 "CP"는 인버터(505)에 접속되는데, 이는 반전된 클록 신호 "CPX"를 생성한다. 도시된 바와 같이, 인버터(505)는 별개의 클록 공급 전압 "VDD_CLK"에 접속되는데, 이는 주어진 양만큼 메인 회로 공급 전압 "VDD"보다 더 낮다. 래치 회로(500)는 클록 하이상태에 의해 트랜스페어런트한 래치 회로(200)와 비교하여 클록 로우상태에 의해 트랜스페어런트하다. 다른 트랜지스터들(502, 504, 506, 508, 510, 512, 514, 516, 518, 520, 522, 524)은 래치 회로(200)의 대응하는 트랜지스터들과 유사하다. 또한, 인버터들(526, 528)은 래치 회로(200)의 대응하는 인버터들과 유사하다.
이제 도 6을 참조하면, 래치 회로(600)의 일 실시예의 회로도가 도시되어 있다 래치 회로(600)는, 반전된 클록 신호 "CPX"가 N형 트랜지스터들(628, 630)의 게이트들에 그리고 P형 트랜지스터들(608, 612)의 게이트들에 접속되는 것을 제외하고는, 래치 회로(400)와 동일한 배열의 트랜지스터들을 포함한다. 이는 동등한 트랜지스터들의 게이트들에 커플링된 원래의 반전되지 않은 클록 신호 "CP"를 가졌던 래치 회로(400)와 대조된다. 클록 신호 "CP"는 인버터(602)에 접속되는데, 이는 반전된 클록 신호 "CPX"를 생성한다. 래치 회로(600)는 클록 하이상태에 의해 트랜스페어런트한 래치 회로(400)와 비교하여 클록 로우상태에 의해 트랜스페어런트하다. 래치 회로(600)의 트랜지스터들(604, 606, 608, 610, 612, 614, 616, 618, 620, 622, 624, 626, 628, 630, 632, 634, 636, 638)의 레이아웃 및 접속들은 래치 회로(400)의 대응하는 트랜지스터들과 유사하다. 또한, 인버터들(640, 642)의 접속들은 래치 회로(400)의 대응하는 인버터들에 대한 접속들과 유사하다.
이제 도 7을 참조하면, 저스윙 클록 포지티브 에지 트리거형 플립 플롭(700)의 일 실시예의 회로도가 도시되어 있다. 도 7에 도시된 바와 같이, 플립 플롭(700)은 회로(710)에 커플링된 회로(705)를 포함한다. 회로(705)는 (도 5 의) 래치(500)의 트랜지스터들 및 접속들을 포함하는 한편, 회로(710)는 (도 2 의) 래치(200)의 트랜지스터들 및 접속들을 포함한다. 래치(500)에 이어서 래치(200)의 회로 배열을 함께 접속시킴으로써, 저스윙 클록 포지티브 에지 트리거형 플립 플롭(700)이 구성된다.
이제 도 8을 참조하면, 저스윙 클록 포지티브 에지 트리거형 플립 플롭(800)의 일 실시예의 회로도가 도시되어 있다. 도 8에 도시된 바와 같이, 플립 플롭(800)은 회로(810)에 커플링된 회로(805)를 포함한다. 회로(805)는 (도 6 의) 래치(600)의 트랜지스터들 및 접속들을 포함하는 한편, 회로(810)는 (도 4 의) 래치(400)의 트랜지스터들 및 접속들을 포함한다. 래치(600)에 이어서 래치(400)의 회로 배열을 함께 접속시킴으로써, 저스윙 클록 포지티브 에지 트리거형 플립 플롭(800)이 구성된다.
이제 도 9로 돌아가면, 저스윙 클록 네거티브 에지 트리거형 플립 플롭(900)의 일 실시예의 회로도가 도시되어 있다. 도 9에 도시된 바와 같이, 플립 플롭(900)은 회로(910)에 커플링된 회로(905)를 포함한다. 회로(905)는 (도 2 의) 래치(200)의 트랜지스터들 및 접속들을 포함하는 한편, 회로(910)는 (도 5 의) 래치(500)의 트랜지스터들 및 접속들을 포함한다. 래치(200)에 이어서 래치(500)의 회로 배열을 함께 접속시킴으로써, 저스윙 클록 네거티브 에지 트리거형 플립 플롭(900)이 구성된다.
이제 도 10을 참조하면, 저스윙 클록 네거티브 에지 트리거형 플립 플롭(1000)의 일 실시예의 회로도가 도시되어 있다. 도 10에 도시된 바와 같이, 플립 플롭(1000)은 회로(1010)에 커플링된 회로(1005)를 포함한다. 회로(1005)는 (도 4 의) 래치(400)의 트랜지스터들 및 접속들을 포함하는 한편, 회로(1010)는 (도 6 의) 래치(600)의 트랜지스터들 및 접속들을 포함한다. 래치(400)에 이어서 래치(600)의 회로 배열을 함께 접속시킴으로써, 저스윙 클록 네거티브 에지 트리거형 플립 플롭(1000)이 구성된다.
이제 도 11로 돌아가면, 저전압 클록 스윙 내성 순차 회로를 구현하기 위한 방법(1100)의 일 실시예의 일반화된 흐름도가 도시되어 있다. 논의의 목적을 위해, 이러한 실시예(뿐만 아니라 도 12 및 도 13에 대한) 단계들은 순차적 순서로 도시되어 있다. 그러나, 일부 단계들이 도시된 것과 상이한 순서로 발생될 수 있는 다른 실시예들에서, 일부 단계들은 동시에 수행될 수 있고, 일부 단계들은 다른 단계들과 조합될 수 있으며, 일부 단계들은 부재할 수 있다.
제1 P형 트랜지스터(예컨대, 도 2의 P형 트랜지스터(202)) 및 제1 N형 트랜지스터(예컨대, N형 트랜지스터(208))의 게이트들은 입력 신호를 수신하고, 여기서 제1 P형 트랜지스터의 소스는 공급 전압에 커플링되고, 제1 N형 트랜지스터의 소스는 접지에 커플링되고, 공급 전압은 제1 전압 레벨에 있다(블록(1105)). 제2 N형 트랜지스터(예컨대, N형 트랜지스터(206))의 게이트는 클록 신호를 수신하고, 여기서 클록 신호는 접지로부터 제2 전압 레벨로 스윙하고, 제2 전압 레벨은 주어진 양만큼 제1 전압 레벨보다 작다(블록(1110)). 일 실시예에서, 주어진 양은 20% 내지 30%의 범위에 있다. 예를 들어, 하나의 구현예에서 공급 전압은 클록 스윙 전압보다 25% 더 크고, 이때 입력 신호의 스윙은 공급 전압과 동일하다. 다른 실시예에서, 제2 전압 레벨은 주어진 전압(예컨대, 0.2 볼트)만큼 제1 전압 레벨보다 낮다. 일 실시예에서, 제1 P형 트랜지스터, 제1 N형 트랜지스터, 및 제2 N형 트랜지스터는 공급 전압과 접지 사이에 직렬로 접속된 제1 트랜지스터 스택의 부분이다. 제1 트랜지스터 스택은 또한 제1 P형 트랜지스터와 제2 N형 트랜지스터 사이에 P형 트랜지스터(예컨대, P형 트랜지스터(204))를 포함한다.
또한, 제2 P형 트랜지스터(예컨대, P형 트랜지스터(214)) 및 제3 N형 트랜지스터(예컨대, N형 트랜지스터(220))의 게이트들은 입력 신호의 반전을 수신하고, 여기서 제2 P형 트랜지스터의 소스는 공급 전압에 커플링되고, 제3 N형 트랜지스터의 소스는 접지에 커플링된다(블록(1115)). 또한, 제4 N형 트랜지스터(예컨대, N형 트랜지스터(218))의 게이트가 클록 신호를 수신한다(블록(1120)). 일 실시예에서, 제2 P형 트랜지스터, 제3 N형 트랜지스터, 및 제4 N형 트랜지스터는 공급 전압과 접지 사이에 직렬로 접속된 제2 트랜지스터 스택의 일부이다. 제2 트랜지스터 스택은 또한 제2 P형 트랜지스터와 제4 N형 트랜지스터 사이에 P형 트랜지스터(예컨대, P형 트랜지스터(216))를 포함한다.
또한, 하나 이상의 인에이블링 P형 트랜지스터들(예컨대, P형 트랜지스터들(210, 212))의 게이트들은 클록 신호를 수신하고, 여기서 하나 이상의 인에이블링 P형 트랜지스터들의 제1 단부는 제1 P형 트랜지스터의 드레인에 커플링되고, 하나 이상의 인에이블링 P형 트랜지스터들의 제2 단부는 제2 P형 트랜지스터의 드레인에 커플링된다(블록(1125)). 인버터는 접지와 제1 전압 레벨 사이에서 스윙하는 출력 신호를 구동하고, 여기서 제2 N형 트랜지스터의 드레인은 인버터의 입력에 커플링된다(블록(1130)). 블록(1130) 후에, 방법(1100)이 종료된다. 방법(1100)을 구현함으로써, 클록 신호는 로직 회로부의 공급 전압과 접지 사이의 차이보다 저전압으로부터 고전압으로의 저전압 스윙을 가질 수 있다. 이는 전체 회로에서 클록 트리에 의해 소비되는 전력을 감소시키는 것을 돕는다.
이제 도 12를 참조하면, 저전압 클록 스윙 내성 순차 회로를 구현하기 위한 방법(1200)의 일 실시예가 도시되어 있다. 입력 신호는 제1 트랜지스터 스택의 제1 P형 트랜지스터(예컨대, 도 4의 P형 트랜지스터(416)) 및 제1 N형 트랜지스터(예컨대, N형 트랜지스터(432))의 게이트들에서 수신하고, 여기서 제1 P형 트랜지스터의 소스는 공급 전압에 커플링되고, 제1 N형 트랜지스터의 소스는 접지에 커플링되고, 공급 전압은 제1 전압 레벨에 있다(블록(1205)). 제2 N형 트랜지스터(예컨대, N형 트랜지스터(428))의 게이트는 클록 신호를 수신하고, 여기서 클록 신호는 접지로부터 제2 전압 레벨로 스윙하고, 제2 전압 레벨은 주어진 양만큼 제1 전압 레벨보다 작다(블록(1210)). 일 실시예에서, 제1 P형 트랜지스터, 제1 N형 트랜지스터, 및 제2 N형 트랜지스터는 공급 전압과 접지 사이에 직렬로 접속된 제1 트랜지스터 스택의 일부이다. 제1 트랜지스터 스택은 또한 제1 P형 트랜지스터와 제2 N형 트랜지스터 사이에 P형 트랜지스터(예컨대, P형 트랜지스터(424))를 포함한다.
또한, 제2 트랜지스터 스택의 제2 P형 트랜지스터(예컨대, P형 트랜지스터(422)) 및 제3 N형 트랜지스터(예컨대, N형 트랜지스터(438))의 게이트들은 입력 신호의 반전을 수신하고, 여기서 제2 P형 트랜지스터의 소스는 공급 전압에 커플링되고, 제3 N형 트랜지스터의 소스는 접지에 커플링된다(블록(1215)). 또한, 제2 트랜지스터 스택의 제4 N형 트랜지스터(예컨대, N형 트랜지스터(430))의 게이트가 클록 신호를 수신한다(블록(1220)). 일 실시예에서, 제2 P형 트랜지스터, 제3 N형 트랜지스터, 및 제4 N형 트랜지스터는 공급 전압과 접지 사이에 직렬로 접속된 제2 트랜지스터 스택의 일부이다. 제2 트랜지스터 스택은 또한 제2 P형 트랜지스터와 제4 N형 트랜지스터 사이에 P형 트랜지스터(예컨대, P형 트랜지스터(426))를 포함한다.
또한, 제3 트랜지스터 스택의 제3 P형 트랜지스터(예컨대, P형 트랜지스터(408))의 게이트는 클록 신호를 수신하고, 여기서 제3 트랜지스터 스택의 제1 단부(예컨대, P형 트랜지스터(408)의 소스)가 공급 전압에 커플링되고, 제3 트랜지스터 스택의 제2 단부(예컨대, P형 트랜지스터(418)의 드레인)가 제1 P형 트랜지스터의 드레인에 커플링되고, 제3 트랜지스터 스택에서 직렬로 커플링된 P형 트랜지스터들(예컨대, P형 트랜지스터들(410, 418))의 제1 쌍의 게이트들은 타이로우된다(tied low)(블록(1225)). 추가적으로, 제4 트랜지스터 스택의 제4 P형 트랜지스터(예컨대, P형 트랜지스터(412))의 게이트는 클록 신호를 수신하고, 여기서 제4 트랜지스터 스택의 제1 단부(예컨대, P형 트랜지스터(412)의 소스)가 공급 전압에 커플링되고, 제4 트랜지스터 스택의 제2 단부(예컨대, P형 트랜지스터(420)의 드레인)가 제2 P형 트랜지스터의 드레인에 커플링되고, 제4 트랜지스터 스택에서 직렬로 커플링된 P형 트랜지스터들(예컨대, P형 트랜지스터들(414, 420))의 제2 쌍의 게이트들은 타이로우된다(블록(1230)). 인버터는 접지와 제1 전압 레벨 사이에서 스윙하는 출력 신호를 구동하고, 제2 N형 트랜지스터의 드레인은 인버터의 입력에 커플링된다(블록(1235)). 블록(1235) 후에, 방법(1200)이 종료된다. 방법(1200)은 클록 스윙이 접지와 공급 전압 사이의 전압 차이보다 낮도록 허용함으로써 회로 내의 클록 트리에 의해 소비되는 전력을 감소시키는 대안적인 방식을 제공한다.
이제 도 13을 참조하면, 저전압 클록 스윙 내성 순차 회로를 구현하기 위한 방법(1300)의 일 실시예가 도시되어 있다. 한 쌍의 입력 데이터 신호 게이트형(signal gated) 풀업 트랜지스터들(예컨대, 트랜지스터들(202, 214))의 소스들에는 제1 전압 레벨에서 공급 전압이 공급된다(블록(1305)). 한 쌍의 교차 커플링된 인버터들(예컨대, 도 2의 트랜지스터들(204, 222, 216, 224))은 입력 데이터 신호 게이트형 풀업 트랜지스터들의 쌍에 의해 인에이블된다(블록(1310)). 또한, 풀업 트랜지스터들의 쌍의 드레인들 사이에 직렬로 커플링되는 하나 이상의 제1 클록 게이트형(clock-gated) 트랜지스터들(예컨대, 트랜지스터들(210, 212))의 게이트들에 의해 클록 신호가 수신되고, 여기서 클록 신호의 클록 로직 하이 레벨은 제2 전압 레벨과 동일하고, 제2 전압 레벨은 주어진 양만큼 제1 전압 레벨보다 작다(블록(1315)).
추가적으로, 클록 신호는 교차 커플링된 인버터들의 쌍의 상태 노드들에 병렬로 커플링되는 한 쌍의 제2 클록 게이트형 트랜지스터들(예컨대, 트랜지스터들(206, 218))의 게이트들에 의해 수신된다(블록(1320)). 하나 이상의 제1 클록 게이트형 트랜지스터들은, 클록 신호가 클록 로직 하이 레벨에 있을 때 제2 클록 게이트형 트랜지스터들의 쌍을 상쇄시켜 상태 노드들 중 하나의 노드가 제1 전압 레벨에 도달하게 한다(블록(1325)). 블록(1325) 후에, 방법(1300)이 종료된다.
이제 도 14를 참조하면, 시스템(1400)의 일 실시예의 블록도가 도시되어 있다. 도시된 바와 같이, 시스템(1400)은 데스크톱 컴퓨터(1410), 랩톱 컴퓨터(1420), 태블릿 컴퓨터(1430), 휴대폰 또는 모바일 전화기(1440), 텔레비전(1450)(또는 텔레비전에 커플링되도록 구성된 셋톱 박스), 손목 시계 또는 다른 웨어러블 아이템(1460), 또는 다른 것의 칩, 회로부, 컴포넌트들 등을 표현할 수 있다. 다른 디바이스들이 가능하고 고려된다. 예시되는 실시예에서, 시스템(1400)은 하나 이상의 주변기기들(1404) 및 외부 메모리(1402)에 커플링된 (도 1의) 집적회로(IC)(100)의 적어도 하나의 경우를 포함한다. IC(100)에 공급 전압을 공급할 뿐만 아니라, 메모리(1402) 및/또는 주변기기들(1404)에 하나 이상의 공급 전압들을 공급하는 전력 공급부(1406)가 또한 제공된다. 다양한 실시예들에서, 전력 공급부(1406)는 배터리(예를 들어, 스마트 폰, 랩톱 또는 태블릿 컴퓨터 내의 재충전가능 배터리)를 표현할 수 있다. 일부 실시예들에서, IC(100)의 하나 초과의 예가 포함될 수 있다(그리고 하나 초과의 외부 메모리(1402)가 또한 포함될 수 있다).
메모리(1402)는, 동적 랜덤 액세스 메모리(DRAM), 동기식 DRAM(SDRAM), 더블 데이터 레이트(DDR, DDR2, DDR3 등) SDRAM(mDDR3 등과 같은 모바일 버전들의 SDRAM들, 및/또는 LPDDR2 등과 같은 저전력 버전들의 SDRAM들을 포함함), RAMBUS DRAM(RDRAM), 정적 RAM(SRAM) 등과 같은 임의의 유형의 메모리일 수 있다. 하나 이상의 메모리 디바이스들은 단일 인라인 메모리 모듈(single inline memory module: SIMM)들, 듀얼 인라인 메모리 모듈(DIMM)들 등과 같은 메모리 모듈들을 형성하기 위해 회로 보드 상에 커플링될 수 있다. 대안적으로, 디바이스들에는 칩-온-칩(chip-on-chip) 구성, 패키지-온-패키지(package-on-package) 구성 또는 멀티-칩 모듈 구성으로 IC(100)가 실장될 수 있다.
주변기기들(1404)은 시스템(1400)의 유형에 의존하여 임의의 원하는 회로부를 포함할 수 있다. 예를 들어, 일 실시예에서, 주변기기들(1404)은 wifi, 블루투스, 셀룰러, 글로벌 포지셔닝 시스템 등과 같은 다양한 유형들의 무선 통신용 디바이스들을 포함할 수 있다. 또한 주변기기들(1404)은 RAM 저장 장치, 솔리드 스테이트 저장 장치, 또는 디스크 저장 장치를 비롯한 추가 저장 장치를 포함할 수 있다. 주변기기들(1404)은 터치 디스플레이 스크린들 또는 멀티터치 디스플레이 스크린들을 포함하는 디스플레이 스크린, 키보드 또는 다른 입력 디바이스들, 마이크로폰들, 스피커들 등과 같은 사용자 인터페이스 디바이스들을 포함할 수 있다.
다양한 실시예들에서, 소프트웨어 애플리케이션의 프로그램 명령어들은 이전에 설명된 방법들 및/또는 메커니즘들을 구현하기 위해 사용될 수 있다. 프로그램 명령어들은 C와 같은 고레벨 프로그래밍 언어로 하드웨어의 동작을 설명할 수 있다. 대안적으로, 베릴로그(Verilog)와 같은 하드웨어 설계 언어(hardware design language, HDL)가 사용될 수 있다. 프로그램 명령어들은 비일시적 컴퓨터 판독가능 저장 매체 상에 저장될 수 있다. 많은 유형들의 저장 매체가 이용가능하다. 저장 매체는 프로그램 명령어들 및 수반되는 데이터를 프로그램 실행을 위해 컴퓨터에 제공하기 위해 사용 동안 컴퓨터에 의해 액세스가능할 수 있다. 일부 실시예들에서, 합성 툴(synthesis tool)은 합성 라이브러리로부터 게이트들의 리스트를 포함하는 넷리스트(netlist)를 생성하기 위해 프로그램 명령어들을 판독한다.
위에서 설명된 실시예들은 다만 비한정적 구현예들이라는 것이 강조되어야 한다. 위의 개시내용이 완전히 이해된다면, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서 다수의 변형들 및 수정들이 명백해질 것이다. 다음의 청구범위는 모든 그러한 변형들 및 수정들을 망라하는 것으로 해석되도록 의도된다.

Claims (20)

  1. 회로로서,
    한 쌍의 풀업(pull-up) 트랜지스터들에 의해 인에이블되는 한 쌍의 교차 커플링된 인버터들 - 상기 한 쌍의 풀업 트랜지스터들의 소스들은 제1 전압 레벨에서 공급 전압에 커플링됨 -;
    상기 한 쌍의 풀업 트랜지스터들의 드레인들 사이에 직렬로 커플링된 하나 이상의 제1 클록 게이트형(clock-gated) P형 트랜지스터들 - 상기 하나 이상의 제1 클록 게이트형 P형 트랜지스터들의 게이트들은 클록 신호에 커플링되고, 클록 로직 하이 레벨은 주어진 양만큼 상기 제1 전압 레벨보다 작은 제2 전압 레벨과 동일함 -; 및
    상기 한 쌍의 교차 커플링된 인버터들의 상태 노드들에 병렬로 커플링된 한 쌍의 제2 클록 게이트형 트랜지스터들을 포함하고,
    상기 클록 신호가 상기 클록 로직 하이 레벨에 있을 때, 상기 하나 이상의 제1 클록 게이트형 P형 트랜지스터들은 상기 한 쌍의 제2 클록 게이트형 트랜지스터들의 스택들을 통한 전류의 흐름을 상쇄시켜서 상기 상태 노드들 중 하나의 노드가 상기 제1 전압 레벨에 도달하게 하도록 구성되는, 회로.
  2. 제1항에 있어서, 상기 주어진 양은 20% 내지 30%의 백분율인, 회로.
  3. 제1항에 있어서, 상기 하나 이상의 제1 클록 게이트형 P형 트랜지스터들은 2개의 P형 트랜지스터들을 포함하는, 회로.
  4. 제1항에 있어서, 상기 한 쌍의 제2 클록 게이트형 트랜지스터들의 각각의 트랜지스터의 드레인은 상기 한 쌍의 교차 커플링된 인버터들의 대응하는 상태 노드에 커플링되는, 회로.
  5. 제4항에 있어서, 상기 한 쌍의 제2 클록 게이트형 트랜지스터들의 각각의 트랜지스터의 소스는 한 쌍의 풀다운(pull-down) 트랜지스터들의 대응하는 트랜지스터의 드레인에 커플링되는, 회로.
  6. 제5항에 있어서, 상기 한 쌍의 풀다운 트랜지스터들 중 제1 풀다운 트랜지스터의 게이트는 입력 신호를 수신하도록 구성되고, 상기 한 쌍의 풀다운 트랜지스터들 중 제2 풀다운 트랜지스터의 게이트는 상기 입력 신호의 반전을 수신하도록 구성되고, 상기 입력 신호의 데이터 로직 하이 레벨은 상기 제1 전압 레벨과 동일한, 회로.
  7. 제6항에 있어서, 상기 하나 이상의 제1 클록 게이트형 P형 트랜지스터들 중 제1 P형 트랜지스터의 소스는 상기 한 쌍의 풀업 트랜지스터들 중 제1 트랜지스터의 드레인에 커플링되고, 상기 하나 이상의 제1 클록 게이트형 P형 트랜지스터들 중 상기 제1 P형 트랜지스터의 드레인은 상기 하나 이상의 제1 클록 게이트형 P형 트랜지스터들 중 제2 P형 트랜지스터의 드레인에 커플링되고, 상기 하나 이상의 제1 클록 게이트형 P형 트랜지스터들 중 상기 제2 P형 트랜지스터의 소스는 상기 한 쌍의 풀업 트랜지스터들 중 제2 트랜지스터의 드레인에 커플링되는, 회로.
  8. 방법으로서,
    제1 전압 레벨에서 공급 전압을 한 쌍의 풀업 트랜지스터들에 공급하는 단계;
    상기 한 쌍의 풀업 트랜지스터들에 의해, 한 쌍의 교차 커플링된 인버터들을 인에이블시키는 단계;
    상기 한 쌍의 풀업 트랜지스터들의 드레인들 사이에 직렬로 커플링되는 하나 이상의 제1 클록 게이트형 트랜지스터들의 게이트들에서 클록 신호를 수신하는 단계 - 상기 클록 신호의 클록 로직 하이 레벨은 주어진 양만큼 상기 제1 전압 레벨보다 작은 제2 전압 레벨과 동일함 -;
    상기 한 쌍의 교차 커플링된 인버터들의 상태 노드들에 병렬로 커플링되는 한 쌍의 제2 클록 게이트형 트랜지스터들의 게이트들에서 상기 클록 신호를 수신하는 단계; 및
    상기 클록 신호가 상기 클록 로직 하이 레벨에 있을 때 상기 한 쌍의 제2 클록 게이트형 트랜지스터들의 스택들을 통한 전류의 흐름을 상기 하나 이상의 제1 클록 게이트형 트랜지스터들과 상쇄시켜서 상기 상태 노드들 중 하나의 노드가 상기 제1 전압 레벨에 도달하게 하는 단계를 포함하는, 방법.
  9. 제8항에 있어서, 상기 하나 이상의 제1 클록 게이트형 트랜지스터들은 2개의 P형 트랜지스터들을 포함하는, 방법.
  10. 제9항에 있어서, 상기 2개의 P형 트랜지스터들 중 제1 P형의 드레인은 상기 2개의 P형 트랜지스터들 중 제2 P형 트랜지스터의 드레인에 커플링되는, 방법.
  11. 제8항에 있어서, 상기 한 쌍의 제2 클록 게이트형 트랜지스터들의 각각의 트랜지스터의 드레인은 상기 한 쌍의 교차 커플링된 인버터들의 대응하는 상태 노드에 커플링되는, 방법.
  12. 제11항에 있어서, 상기 한 쌍의 제2 클록 게이트형 트랜지스터들의 각각의 트랜지스터의 소스는 한 쌍의 풀다운 트랜지스터들의 대응하는 트랜지스터의 드레인에 커플링되는, 방법.
  13. 제12항에 있어서,
    상기 한 쌍의 풀다운 트랜지스터들 중 제1 풀다운 트랜지스터의 게이트 상에서 입력 신호를 수신하는 단계; 및
    상기 한 쌍의 풀다운 트랜지스터들 중 제2 풀다운 트랜지스터의 게이트 상에서 상기 입력 신호의 반전을 수신하는 단계를 추가로 포함하고, 상기 입력 신호의 데이터 로직 하이 레벨은 상기 제1 전압 레벨과 동일한, 방법.
  14. 제13항에 있어서, 상기 하나 이상의 제1 클록 게이트형 트랜지스터들 중 제1 트랜지스터의 소스는 상기 한 쌍의 풀업 트랜지스터들 중 제1 트랜지스터의 드레인에 커플링되고, 상기 하나 이상의 제1 클록 게이트형 트랜지스터들 중 상기 제1 트랜지스터의 드레인은 상기 하나 이상의 제1 클록 게이트형 트랜지스터들 중 제2 트랜지스터의 드레인에 커플링되고, 상기 하나 이상의 제1 클록 게이트형 트랜지스터들 중 상기 제2 트랜지스터의 소스는 상기 한 쌍의 풀업 트랜지스터들 중 제2 트랜지스터의 드레인에 커플링되는, 방법.
  15. 시스템으로서,
    클록 생성기 회로; 및
    로직 회로부를 포함하고, 상기 로직 회로부는,
    한 쌍의 풀업 트랜지스터들에 의해 인에이블되는 한 쌍의 교차 커플링된 인버터들 - 상기 한 쌍의 풀업 트랜지스터들의 소스들은 제1 전압 레벨에서 공급 전압에 커플링됨 -;
    상기 한 쌍의 풀업 트랜지스터들의 드레인들 사이에 직렬로 커플링되는 하나 이상의 제1 클록 게이트형 트랜지스터들 - 상기 하나 이상의 제1 클록 게이트형 트랜지스터들의 게이트들은 클록 신호에 커플링되고, 상기 클록 신호의 클록 로직 하이 레벨은 주어진 양만큼 상기 제1 전압 레벨보다 작은 제2 전압 레벨과 동일함 -; 및
    상기 한 쌍의 교차 커플링된 인버터들의 상태 노드들에 병렬로 커플링된 한 쌍의 제2 클록 게이트형 트랜지스터들을 포함하고,
    상기 클록 신호가 상기 클록 로직 하이 레벨에 있을 때, 상기 하나 이상의 제1 클록 게이트형 트랜지스터들은 상기 한 쌍의 제2 클록 게이트형 트랜지스터들의 스택들을 통한 전류의 흐름을 상쇄시켜서 상기 상태 노드들 중 하나의 노드가 상기 제1 전압 레벨에 도달하게 하도록 구성되는, 시스템.
  16. 제15항에 있어서, 상기 하나 이상의 제1 클록 게이트형 트랜지스터들은 2개의 P형 트랜지스터들을 포함하는, 시스템.
  17. 제16항에 있어서, 상기 2개의 P형 트랜지스터들 중 제1 P형 트랜지스터의 드레인은 상기 2개의 P형 트랜지스터들 중 제2 P형 트랜지스터의 드레인에 커플링되는, 시스템.
  18. 제15항에 있어서, 상기 한 쌍의 제2 클록 게이트형 트랜지스터들의 각각의 트랜지스터의 드레인은 상기 한 쌍의 교차 커플링된 인버터들의 대응하는 상태 노드에 커플링되는, 시스템.
  19. 제18항에 있어서, 상기 한 쌍의 제2 클록 게이트형 트랜지스터들의 각각의 트랜지스터의 소스는 한 쌍의 풀다운 트랜지스터들의 대응하는 트랜지스터의 드레인에 커플링되는, 시스템.
  20. 제15항에 있어서, 한 쌍의 풀다운 트랜지스터들 중 제1 풀다운 트랜지스터의 게이트는 입력 신호를 수신하도록 구성되고, 상기 한 쌍의 풀다운 트랜지스터들 중 제2 풀다운 트랜지스터의 게이트는 상기 입력 신호의 반전을 수신하도록 구성되고, 상기 입력 신호의 데이터 로직 하이 레벨은 상기 제1 전압 레벨과 동일한, 시스템.
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