KR20120096907A - 듀얼 트리거 저에너지 플립 플롭 회로 - Google Patents

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Abstract

본 발명의 일 실시예는, 완전 정적이고 제조 프로세스 편차들에 둔감한 듀얼 트리거 저에너지 플립 플롭 회로를 사용하여 입력 신호의 레벨을 캡처하고 저장하기 위한 기법을 제시한다. 듀얼 트리거 저에너지 플립 플롭 회로는 클록 신호에 단 3개의 트랜지스터 게이트 부하만을 제시하며, 입력 신호가 일정하게 유지될 때 내부 노드들이 토글되지 않는다. 클록 신호들 중 하나는 두 개의 트랜지스터 게이트에 입력되는 다른 두 개의 클록 신호보다 덜 자주 토글되는 저주파수 "키퍼 클록"일 수 있다. 출력 신호 Q는 개별적인 트리거 서브회로들을 사용하여 상승 클록 에지에서 세트 또는 리세트된다. 세트 또는 리세트는 클록 신호가 로우일 때 준비될 수 있으며, 세트 또는 리세트는 클록의 상승 에지에서 트리거된다.

Description

듀얼 트리거 저에너지 플립 플롭 회로{DUAL-TRIGGER LOW-ENERGY FLIP-FLOP CIRCUIT}
본 발명은 일반적으로 디지털 플립 플롭 회로(digital flip-flop circuit)에 관한 것이며, 더 상세하게는, 완전 정적(fully-static)이고 제조 프로세스 편차에 둔감한 듀얼 트리거 저에너지 플립 플롭(dual-trigger low-energy flip-flop) 회로에 관한 것이다.
전력 소비는 종래의 집적 회로들에서 중요한 문제이다. 종래의 디지털 집적 회로에서 소비된 전력의 상당 부분은 클록 네트워크 내에서 소비된다. 플립 플롭의 데이터 입력이 토글되는 시간 비율인 활성 인수(activity factor)가 매우 낮기 때문에(전형적으로 약 5-10%), 데이터 천이에 기인하여 플립 플롭에 의해 소비되는 에너지의 양은 적다. 반면에, 종래의 집적 회로에서 래치들 및 플립 플롭들에 의해 소비되는 에너지를 판정할 때, 클록 입력 부하 및 클록 에너지는 고려해야 할 점점 중요해지는 기준이다. 클록 스위칭형 커패시턴스를 주어진 양만큼 감소시키는 것은 데이터 스위칭된 커패시턴스를 동일한 양만큼 감소시키는 것에 비해 10배의 전력 절감을 야기한다.
도 1은 종래의 플립 플롭 회로(100)를 예시한다. 플립 플롭 회로(100)는 clkN 및 clkP를 생성하기 위해 사용되는 인버터들을 포함하는 26개의 트랜지스터들을 포함한다. 각각의 클록 신호들인, clkP는 4개의 트랜지스터 디바이스들의 부하를 가지며, clkN은 6개의 트랜지스터 디바이스들의 부하를 갖는다. 각각의 클록 천이에서, clk 신호에 연결된 게이트들을 포함하는 12개의 트랜지스터 게이트들(및 대응하는 와이어들)이 토글된다.
도 2는, 때로는 StrongARM 플립 플롭이라 불리는 다른 종래의 플립 플롭 회로(200)를 예시한다. 플립 플롭 회로(100)와 비교하여, 플립 플롭 회로(200)의 Clk(220)에 제공되는 총 클록 부하는 오직 3개의 트랜지스터 디바이스들 뿐이다. 플립 플롭 회로(200)의 트랜지스터들의 총 개수는 20이며, 여기서 각각의 NAND 게이트는 4개의 트랜지스터들을 포함한다. 그러나, 내부 노드들 중 절반이 각각의 클록 사이클마다 토글된다. 내부 노드들은 Clk(220) 및 노드(210)에 연결된 게이트들을 포함한다. 노드(210)는 4개의 트랜지스터 게이트들 및 3개의 트랜지스터 소스 또는 드레인에 연결된다. 각각의 클록 사이클마다 토글되는 내부 노드들의 총 개수는 7개의 게이트 및 10개의 트랜지스터 소스 또는 드레인, 또는 약 17개의 게이트 부하들에 상응한다. 입력 d가 하이이고, 내부 노드들 모두가 초기에 하이(Vdd, 또는 Vdd 아래로의 Vt의 하강)라고 가정한다. Clk(220)가 하이가 될 때, 입력 트랜지스터(201)의 소스 및 드레인 둘다 로우가 되고, 트랜지스터(202)의 소스 및 드레인 둘다 로우가 되고, 트랜지스터(203)의 드레인이 로우가 되고, 브리징 트랜지스터(204)의 양측 모두 로우가 되고, 입력 트랜지스터(205)의 소스 및 드레인 둘다 로우가 되고, 트랜지스터(206)의 소스는 로우가 된다.
따라서, 본 기술분야에서 필요한 것은, 클록 사이클 동안 토글되는 내부 노드들의 수를 감소시킴으로써 소비되는 에너지를 감소시키는 플립 플롭 회로이다. 추가적으로, 플립 플롭 회로는, 플립 플롭 회로 내의 상이한 트랜지스터들 사이의 크기 관계들에 의존하지 않음으로써 제조 프로세스 편차에 대해 독립적으로 기능해야 한다.
본 발명의 일 실시예는, 완전 정적(fully-static)이고 제조 프로세스 편차에 둔감한 듀얼 트리거(dual-trigger), 저에너지 플립 플롭 회로를 사용하여 입력 신호의 레벨을 캡처하고 저장하기 위한 기법을 제시한다. 듀얼 트리거, 저에너지 플립 플롭 회로는 클록 신호에 단지 3개의 트랜지스터 게이트 부하만을 제공하며, 입력 신호가 일정하게 유지되면 내부 노드들은 토글하지 않는다. 클록 신호들 중 하나는, 두 개의 트랜지스터 게이트에 입력되는 다른 두 개의 클록 신호보다 덜 빈번하게 토글되는 저주파수 "키퍼 클록(keeper clock)"일 수 있다.
본 발명의 다양한 실시예들은 트리거 서브회로 및 래치 서브회로를 포함하는 듀얼 트리거 저에너지 플립 플롭 회로를 포함한다. 트리거 서브회로는 제1 클록 활성형(clock-activated) 트랜지스터를 포함하며, 듀얼 트리거 저에너지 플립 플롭 회로로의 입력 신호가 듀얼 트리거 저에너지 플립 플롭 회로에 의해 생성된 출력 신호의 레벨과 상이한 레벨에 있을 때 제1 트리거 신호 또는 제2 트리거 신호 중 하나를 준비(arm)시키도록 구성된다. 래치 서브회로는 제2 클록 활성형 트랜지스터를 포함하며, 제1 트리거 또는 제2 트리거 중 하나가 준비되고 클록 신호가 제1 레벨에서 제2 레벨로 천이되었을 때 출력 신호의 레벨을 변경시키고, 제1 트리거 또는 제2 트리거 중 어느 것도 준비되지 않았을 때 출력 신호의 레벨을 유지하도록 구성된다.
개시된 듀얼 트리거 저에너지 플립 플롭 회로의 하나의 이점은, 클록 신호에의 트랜지스터 디바이스 부하가 단지 3개의 트랜지스터 게이트들로 감소된다는 것이다. 그러므로, 클록 신호에 더 큰 부하를 갖는 플립 플롭 회로들에 비해 클록 에너지가 현저히 감소된다. 추가적으로, 회로의 안정 상태 동안 내부 노드들이 하이 또는 로우로 구동되어, 센스 증폭기들로서 구성된 트랜지스터들과 같은 상이한 트랜지스터들 사이의 크기 관계들에 의존하지 않는 완전 정적 설계를 낳는다. 그러므로, 트랜지스터들의 특성들이 제조 프로세스에 기인하여 변할 때에도, 듀얼 트리거 로우 에너지 플립 플롭 회로 동작은 강건하다. 요구되는 입력 신호 홀드 시간 또한, 상승 클록 에지 이후에 오직 단일의 게이트 지연만큼 매우 짧다.
본 발명의 전술한 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간단히 요약된 본 발명의 보다 구체적인 설명을 첨부된 도면들에 일부 예시된 실시예들을 참조함으로써 얻을 수 있다. 그러나, 첨부된 도면들은 본 발명의 전형적인 실시예들만을 예시하므로, 동등하게 유효한 다른 실시예들을 본 발명이 수용할 수 있는 그 범위를 제한하도록 간주되어서는 안된다.
도 1은 종래 기술에 따른 종래의 플립 플롭 회로를 예시한다.
도 2는 종래 기술에 따른 다른 종래의 플립 플롭 회로를 예시한다.
도 3a는 본 발명의 일 실시예에 따른 듀얼 트리거 저에너지 플립 플롭 회로를 예시한다.
도 3b는 본 발명의 하나 이상의 양태에 따른 다른 듀얼 트리거 저에너지 플립 플롭 회로를 예시한다.
도 4는 본 발명의 하나 이상의 양태에 따른, 입력 신호들의 각각의 조합에 대한 듀얼 트리거 저에너지 플립 플롭 회로를 위한 리걸 천이(legal transition)들을 도시하는 천이 맵 도이다.
도 5는 본 발명의 하나 이상의 양태에 따른, 도 3a 및 3b에 도시된 듀얼 트리거 저에너지 플립 플롭 회로를 포함하는 프로세서/칩을 예시하는 블록도이다.
도 6은 본 발명의 하나 이상의 양태를 구현하도록 구성되는 컴퓨터 시스템을 예시하는 블록도이다.
이하의 설명에서, 본 발명의 더 완전한 이해를 제공하기 위해 다양한 구체적인 세부 사항들이 제시된다. 그러나, 본 발명은 이러한 구체적인 세부 사항들 중 하나 이상이 없이 실시될 수 있다는 것이 본 기술분야의 당업자에게 명백할 것이다. 다른 예들에서, 본 발명을 모호하게 하지 않기 위해 잘 알려진 특징들은 설명되지 않는다.
도 3a는 본 발명의 일 실시예에 따른 듀얼 트리거 저에너지 플립 플롭 회로(300)를 예시한다. 플립 플롭 회로(300)는 클록에 대해 오직 3개의 부하만을 제공하고, 트랜지스터 디바이스 크기 관계에 의존하지 않는 완전 정적, 클록 에너지 효율적인 플립 플롭이다. 도 3a에 도시된 것과 같이, 트랜지스터들(304, 305, 306, 324, 317, 316, 322, 323, 311, 325, 309 및 310)은 NMOS 디바이스들이며, 트랜지스터들(303, 302, 301, 312, 313, 314, 315, 319, 320, 321, 307 및 308)은 PMOS 디바이스들이다. 플립 플롭 회로(300)는 4개의 주 서브회로들, 리세트(reset) 트리거 서브회로, 세트(set) 트리거 서브회로, 출력 버퍼, 및 AOI(AND-OR-INVERT) RS(reset-set) 래치를 포함한다. 트랜지스터들(301, 302, 303, 304, 305, 306, 324) 및 인버터(327)는 리세트 트리거 서브회로를 형성하도록 구성된다. 트랜지스터들(301, 307, 308, 309, 310, 311, 325) 및 인버터(328)는 세트 트리거 서브회로를 형성하도록 구성된다. 트랜지스터(301)는 리세트 트리거 서브회로와 세트 트리거 서브회로 사이에서 공유된다는 것을 유념한다.
Clk(330)가 로우일 때, 입력 신호 d(333)가 출력 Q(337)의 레벨과는 상이한 레벨로 변경되는 경우, 두 개의 트리거 회로들 중 하나가 "준비된다(armed)", 즉, Clk(330)의 다음 상승 에지에서 출력 Q(337)를 세트 또는 리세트하도록 구성된다. clk(330)가 여전히 로우인 동안, d(333)가 Q(337)와 동일한 레벨이도록 d(333)가 다시 값을 변경하면, 준비된 트리거 회로는 준비 해제된다(unarmed).
리세트 트리거 서브회로는, 입력 신호 d(333)가 로우이고 Q(337)가 하이이고 clk(330)가 로우일 때, 준비 리세트 신호, ar(332)를 어써트(assert)하여 ar(332)를 하이 레벨로 풀링한다. 리세트는 Clk(330)가 로우에서 하이로 천이할 때 출력 신호 Q(337)를 강제로 로우 레벨로 천이시키도록 트리거된다. 세트 트리거 서브회로는, 입력 신호 dN(334)(d(333)의 상보(complement))이 로우이고 Q 및 Q(337)가 하이이고 클록이 로우일 때 준비 세트 신호, ar(336)을 어써트하여 ar(336)을 하이 레벨로 풀링한다. 세트는 클록(330)이 로우에서 하이로 천이될 때 출력 신호 Q(337)를 강제로 하이 레벨로 천이시키도록 트리거된다. ar(332) 및 as(336) 신호들은 동시에 어써트되지 않는다는 것을 유념한다. 입력 신호 d(333) 및 출력 신호 Q(337)가 동일한 레벨일 때, ar(332) 및 as(336) 둘다 로우이다.
트랜지스터들(312, 313, 314, 315, 316, 317, 318, 319, 320, 321, 322 및 323)은 AOI RS 래치 회로를 형성하도록 구성된다. 인버터(329)는 AOI RS 래치의 출력을 버퍼링하고 플립 플롭 출력 Q(337)를 생성하도록 구성된다. clk(330)가 로우일 때 인에이블되는 트리거 서브회로들과 대조적으로, AOI RS 래치 회로는 clk(330)가 하이일 때 인에이블된다. 트랜지스터들(314 및 320)은 풀업 디바이스들로서 구성되는 격리 트랜지스터들이며, 트랜지스터들(324 및 325)은 풀다운 디바이스들로서 구성되는 격리 트랜지스터들이다.
clk(330)가 상승할 때 리세트 트리거 서브회로 또는 세트 트리거 서브회로 중 하나가 준비된다면, 상태 천이가 트리거된다. 특히, clk(330)가 상승할 때 as(336)가 어써트된다면, 래치 서브회로는 클록 인에이블된 풀다운 트랜지스터(318) 및 트랜지스터(323)를 통해 노드 sN(331)을 로우로 풀링함으로써 세트된다. as(336)가 상승할 때, 트랜지스터(319 및 321)를 통한 전류의 흐름을 막고 노드 sN(331)로부터 전력을 제거하기 위해 트랜지스터(319)는 턴오프된다. 노드 sN(331)이 풀다운되자마자, 데이터 입력 dN(334)은 안전하게 변경될 수 있다. 그러므로, 입력 dN(334)을 위한 홀드 시간 요건은, 클록(330)의 상승 에지 후에 노드 sN(331)을 트랜지스터(323) 및 클록 인에이블된 트랜지스터(318)를 통해 풀다운하는 것에 대한 지연이다. 노드 sN(331)이 로우가 되면, 노드 s(326)는 트랜지스터들(315 및 313)에 의해 풀업된다. 상태 천이가 as(336)에 의해 트리거되었으므로, 신호 ar(332)는 로우임이 보장된다. s(326)가 하이가 되면, as(336)는 로우로 풀링된다. 그러나, as(336)는 dN(334)의 변화 때문에 이미 로우로 천이되었을 수도 있다.
리세트의 트리거링도 유사한 방식으로 진행된다. clk(330)가 상승할 때 ar(332)이 하이이면, 노드 s(326)는 풀다운되고, 이는 차례로 노드 sN(331)을 풀업하고, 이는 차례로 ar(332)을 풀다운한다. 특히, clk(330)가 상승할 때 ar(332)이 어써트되면, 래치 서브회로는 클록 인에이블된 풀다운 트랜지스터(318) 및 트랜지스터(317)를 통해 노드 s(326)를 로우로 풀링함으로써 리세트된다. ar(332)가 상승할 때, 트랜지스터(313 및 315)를 통한 전류의 흐름을 막고 노드 s(326)로부터 전력을 제거하기 위해 트랜지스터(313)는 턴오프된다. 노드 s(326)가 풀다운되자마자, 데이터 입력 d(333)은 안전하게 변경될 수 있다. 그러므로, 입력 d(333)를 위한 홀드 시간 요건은, 클록(330)의 상승 에지 후에 노드 s(326)를 트랜지스터(317) 및 클록 인에이블된 트랜지스터(318)를 통해 풀다운하는 것에 대한 지연이다. 노드 s(326)가 로우가 되면, sN(331)은 트랜지스터들(321 및 320)에 의해 풀업된다. 상태 천이가 ar(332)에 의해 트리거되었으므로, 신호 as(332)는 로우임이 보장된다. sN(331)이 하이가 되면, ar(332)은 로우로 풀링된다. 그러나, ar(332)는 d(333)의 변화 때문에 이미 로우로 천이되었을 수도 있다.
트랜지스터(312)는 키퍼 클록 신호, kClk(332)를 수신한다. 트랜지스터(312)는 트랜지스터들(313 및 314)의 공통 노드 및 트랜지스터들(319 및 320)의 공통 노드에서 누설되는 작은 양의 전하를 복구시키도록 동작하는 키퍼 트랜지스터로서 구성된다. 그러므로, 클록 사이클마다 kclk(332)를 활성화할 필요는 없다. 키퍼 클록 신호 kclk가 매 N번의 사이클마다 한번씩 로우가 되는 것으로 충분하며, 여기서 N은 공통 노드들에 전하가 복구될 만큼 충분히 작다. 대부분의 조건들에 대해 N 값은 100이 충분할 것이며, 이는 키퍼 클록 부하가 매 사이클마다 토글되는 클록 부하의 에너지의 오직 1%만 소모하도록 할 것이다. 키퍼 클록 신호 kclk(312)를 생성하기 위해 사용되는 OR 게이트의 클록 부하가 많은 플립 플롭 회로들(300)에 걸쳐 상환(amortize)되도록, 키퍼 클록 신호 kclk(312)는 클록 트리에서 충분히 하이로 게이팅되어야 한다(gated high). 키퍼 클록 신호 kClk(332)는, 2011년 1월 18일 출원된 "Low Energy Flip-Flops"라는 제목의 특허 출원 번호 제13/008,894호 (Attorney Docket No. NVDA/SC-10-0317-US1)에 설명된 클록 게이팅 회로를 사용하여 생성될 수 있다.
트랜지스터들(314 및 320)은 클록 인에이블형 풀업 트랜지스터(312)가 트랜지스터들(315, 316, 321 및 322)에 의해 형성된 교차연결된 인버터들에 의해 공유되도록 허용하기 위해 각각 s(326) 및 sN(331) AOI 게이트들에 추가되는 격리 트랜지스터들이다. as(336)가 로우일 때, 트랜지스터(319)는 sN(331)을 풀업한다. as(336)가 하이이고 clk(330)가 로우일 때, sN(331)은 격리 트랜지스터(320) 및 클록 인에이블형 풀업 트랜지스터(312)에 의해 풀업된다. 남아있는 상태에서, as(336)가 하이이고 clk(330)가 하이일 때, 노드 sN(331)은 풀다운된다. 마찬가지로, ar(332)이 로우일 때, 트랜지스터(313)는 s(326)를 풀업한다. ar(332)이 하이이고 clk(330)가 로우일 때, s(326)는 격리 트랜지스터(314) 및 클록 인에이블형 풀업 트랜지스터(312)에 의해 풀업된다. 남아있는 상태에서, ar(332)이 하이이고 clk(330)가 하이일 때, 노드 s(326)는 풀다운된다.
트랜지스터들(324 및 325)은 클록(330)이 로우일 때 ar(332) 및 as(326)를 격리시키는 격리 트랜지스터들이다. 격리 트랜지스터들(325 또는 324)을 각각 인에이블하기 위해 d(333) 또는 dN(334) 중 하나가 어써트된다. dN(334)이 하이이고 ar(332)이 로우일 때, clk(330)가 하이로 유지되는 한, ar(332)은 트랜지스터들(306, 324 및 318)을 통해 풀다운됨으로써 로우 레벨에 유지된다. 마찬가지로, d(333)가 하이이고 as(336)가 로우일 때, clk(330)가 하이로 유지되는 한, as(336)는 트랜지스터들(311, 325 및 318)을 통해 풀다운됨으로써 로우 레벨에 유지된다. 격리 트랜지스터들(324 및 325)이 제거된다면, 클록 인에이블형 트랜지스터(318)가 디스에이블되어(클록(330)이 로우) 래치 서브회로의 적절한 동작을 방해할 때 전류가 ar(332)과 as(336) 사이를 통과할 수 있을 것이다.
도 3b는 본 발명의 하나 이상의 양태들에 따른, 다른 듀얼 트리거 저에너지 플립 플롭 회로(350)를 예시한다. 도 3b에 도시된 것과 같이, 트랜지스터들(354, 355, 356, 374, 367, 366, 372, 373, 361, 375, 359 및 360)은 NMOS 디바이스들이고 트랜지스터들(353, 352, 351, 362, 363, 364, 365, 369, 370, 371, 357 및 358)은 PMOS 디바이스들이다. 플립 플롭 회로(300)와 마찬가지로, 플립 플롭 회로(350)는 4개의 주 서브회로들, 리세트 트리거 서브회로, 세트 트리거 서브회로, 출력 버퍼, 및 AOI RS 래치를 포함한다. 트랜지스터들(351, 352, 353, 354, 355, 356, 374) 및 인버터(377)는 플립 플롭 회로(300)의 리세트 트리거 서브회로와 동일한 기능을 수행하는 리세트 트리거 서브회로를 형성하도록 구성된다. 트랜지스터들(351, 357, 358, 359, 360, 361, 375) 및 인버터(378)는 플립 플롭 회로(300)의 세트 트리거 서브회로와 동일한 기능을 수행하는 세트 트리거 서브회로를 형성하도록 구성된다. 클록 인에이블형 풀업 트랜지스터(351)는 리세트 트리거 서브회로와 세트 트리거 서브회로 사이에서 공유된다는 것을 유념하라. 입력 신호들 d(383) 및 dN(384), clk(385) 및 kClk(387)는 이미 설명한 입력 신호들 d(333), dN(334), clk(330), 및 kClk(332)와 유사한 기능들을 각각 수행한다. 마찬가지로, 신호들 ar(382) 및 as(386), 및 노드들 s(376) 및 sN(381)은 각각 플립 플롭 회로(300)의 신호들 ar(332) 및 as(336), 및 노드들 s(326) 및 sN(331)과 유사한 방식으로 동작한다. 트랜지스터들(374 및 375)은 이미 설명한 트랜지스터들(324 및 325)과 동일한 기능을 수행하는 격리 트랜지스터들이다.
플립 플롭 회로(350)와 플립 플롭 회로(300)의 주된 차이점은, 플립 플롭 회로(350)로부터 격리 트랜지스터들(314 및 320)이 생략되고, 격리 트랜지스터들(365 및 371)이 플립 플롭 회로(350)에 추가된다는 것이다. 트랜지스터(371)의 게이트 및 드레인은 트랜지스터(370)의 게이트 및 드레인과 병렬로 연결된다. 이러한 중복(duplication)은 두 개의 소스 단자들, s(376)가 로우일 때 sN(381)을 풀업하는 트랜지스터(371)에 하나 그리고 트랜지스터(370)에 하나를 제공한다. 이러한 소스 단자들을 분할하는 것은 트랜지스터(369)의 드레인을 클록 인에이블형 풀업 트랜지스터(362)의 드레인으로부터 격리시킨다. 마찬가지로, 트랜지스터(364)의 게이트 및 드레인은 트랜지스터(365)의 게이트 및 드레인과 병렬로 연결되며, 트랜지스터(365)는 트랜지스터(363)의 드레인을 공유된 클록 인에이블형 풀업 트랜지스터(362)로부터 격리시키도록 구성된다. 트랜지스터들(364 및 370)을 포함하는 것은 격리 트랜지스터들(365 및 371)로 하여금 클록 인에이블형 풀업 트랜지스터(362)를 공유하도록 인에이블한다. 격리 트랜지스터들(365 및 371)이 없다면, 추가적인 클록 인에이블형 풀업 트랜지스터가 요구될 것이며, 이는 래치 회로(350)의 클록 부하를 증가시킬 것이다.
도 4는 본 발명의 하나 이상의 양태들에 따른, 입력 신호들의 각각의 조합에 대한 듀얼 트리거 저에너지 플립 플롭 회로(300 또는 350)를 위한 리걸 천이들을 도시하는 천이 맵 도(400)이다. 듀얼 트리거 플립 플롭 회로들(300 및 350)의 거동은, 플립 플롭 회로들 각각을 비동기식 유한 상태 기계(asynchronous finite state machine)로 간주하고 천이 맵(400) 상의 상태 천이들을 따름으로써 이해될 수 있다. 천이 맵(400)은 수평 축 상에 입력 변수들(d 및 clk)의 상태들을, 수직 축에 상태 변수들(as, ar 및 s)을 플로팅한다. 모든 수평 천이들은 입력 자극이다. 모든 수직 천이들은 입력 자극에 대한 플립 플롭 회로(300 또는 350)의 응답이다.
플립 플롭 회로(300 또는 350)는 401, 402, 403, 404, 405, 406, 407 및 408로 라벨링된 8개의 안정 상태(stable state)들을 갖는다. 입력 변화 후, 그러나 그 변화에 대한 회로의 응답 전의 회로의 상태를 반영하는, 411, 412, 413, 414, 415 및 416으로 라벨링된 6개의 과도 상태(transient state)들이 존재한다. 입력 자극 없는 상태 천이를 반영하는, 409 및 410으로 라벨링된 두 개의 과도 상태들이 존재한다.
상태(401)에서 clk=d=q=0으로 시작하는 것을 고려한다. 모든 안정 상태들과 같이, clk가 변할 수 있거나, d가 변할 수 있는 두 가지 가능성이 존재한다(모든 플립 플롭들과 마찬가지로, 세트업 및 홀드 제약들은 플립 플롭 회로(300 및 350)에 대한 기본 모드 가정을 보증한다). 상태(401)에서 clk가 상승한다면, 플립 플롭 회로(300 또는 350)는 플립 플롭 회로(300 또는 350)로부터의 응답 없이 상태(407)로 천이된다. 상태(401)에서 d가 상승한다면, 상태(402)로 이동하며 플립 플롭 회로(300 또는 350)는 as를 어써트하여 세트 트리거를 준비시킨다. 상태(402)에서, 0으로의 데이터 천이는 플립 플롭 회로(300 또는 350)를 상태(401)로 반환시켜 세트 트리거를 준비 해제시킬 것이다. 클록이 로우인 동안 데이터가 토글된다면, 플립 플롭 회로(300 또는 350)는 상태들(401 및 402) 사이의 루프에서 순환할 수 있다.
플립 플롭 회로(300 또는 350)가 상태(402)에 있는 동안 clk가 상승한다면, 플립 플롭 회로(300 또는 350)는 s를 어써트함으로써 응답하며, 그로써 세트를 트리거한다. 플립 플롭 회로(300 또는 350)는 상태(402)에서 과도 상태(410)로 천이되고, s가 상승하는 것이 as를 하강하게 함에 따라 즉시 상태(403)로 천이된다. 플립 플롭 회로(300 또는 350)가 상태(403)에 있고 클록이 하강할 때, 플립 플롭 회로(300 또는 350)는 상태(405)로 천이된다. 상태(405)는 상태(401)와 유사하나, d=s=1이다.
리세트 시퀀스는 플립 플롭 회로(300 또는 350)가 (d=1이고 q=1일 때) 상태(405)로부터 (d가 하강할 때) 상태(406)으로 천이되어 리세트 트리거를 준비시킬 때 발생한다. 상태(406)에서, 1로의 데이터 천이는 플립 플롭 회로(300 또는 350)를 상태(405)로 천이시켜 리세트 트리거를 준비 해제시킬 것이다. 클록이 로우인 동안 데이터가 토글한다면, 플립 플롭 회로(300 또는 350)는 상태들(405 및 406) 사이의 루프에서 순환할 수 있다. 플립 플롭 회로(300 또는 350)가 상태(406)에 있는 동안 clk가 상승한다면, 플립 플롭 회로(300 또는 350)는 s를 무효화(negate)함으로써 응답하며, 그로써 리세트를 트리거한다. 플립 플롭 회로(300 또는 350)는 상태(406)에서 과도 상태(409)로 천이되고, s가 하강하는 것이 ar을 하강하게 함에 따라 즉시 상태(407)로 천이된다. 플립 플롭 회로(300 또는 350)가 상태(407)에 있고 클록이 하강할 때, 플립 플롭 회로(300 또는 350)는 상태(401)로 천이된다.
s=d=0일 때, 입력 변화들은 플립 플롭 회로(300 또는 350)의 응답 없이 상태들(401, 407 및 408) 사이에서 천이들이 발생하도록 한다. 마찬가지로, s=d=1일 때, 입력 변화들은 플립 플롭 회로(300 또는 350)의 응답 없이 상태들(403, 404 및 405) 사이에서 천이들이 발생하도록 한다. clk가 로우이고 d≠s일 때에만 플립 플롭 회로(300 또는 350)가 준비된 상태(402 또는 406)로 천이된다. clk가 상승할 때 플립 플롭 회로(300 또는 350)가 준비된 상태에 있다면, 적절한 트리거가 일어난다 - 과도 상태(410)를 통해 상태(403)로 천이되거나, 과도 상태(409)를 통해 상태(407)로 천이됨으로써 플립 플롭 회로(300 또는 350)를 각각 세팅 또는 리세팅한다.
플립 플롭 회로(300 또는 350)의 분석은 모든 주요 노드들(as, ar, s 및 sN)이 8개의 안정 상태들(401, 402, 403, 404, 405, 406, 407 및 408) 각각에서 하이 또는 로우 중 하나로 구동된다는 것을 보여준다. 그러므로, 플립 플롭 회로(300 또는 350)는 완전 정적이다. 노드 as는 과도 상태(413) 동안(과도 상태(410)로 이동하는 중) 잠시 구동해제(undriven)된다. 마찬가지로, 노드 ar은 과도 상태(416) 동안(과도 상태(409)로 이동하는 중) 잠시 구동해제된다. 그러나, 이러한 과도 상태들(413 및 416)은 단지 하나 또는 두 개의 게이트 지연 동안만 지속되므로, 이러한 상태들에서의 플로팅 노드들은 관심사가 아니다. 모든 노드들은 과도 상태들(411, 412, 413 및 415)에서 구동된다.
도 5는 본 발명의 하나 이상의 양태에 따른, 도 3a로부터의 플립 플롭 회로(300) 및 3b로부터의 플립 플롭 회로(350)를 포함하는 프로세서/칩(540)을 예시하는 블록도이다. I/O 회로들(565)은 시스템 내의 다른 디바이스들로부터의 신호들을 전송 및 수신하기 위해 패드들 및 다른 I/O 특정 회로들을 포함할 수 있다. 출력 신호(555)는 I/O 회로들(565)에 의해 수신된 신호들에 기초하여 I/O 회로들(565)에 의해 생성된다. 입력 신호(551)는 I/O 회로들(565)에 의해 수신되며, 저장을 위해 제1 플립 플롭 회로(300 또는 350)에 입력된다. I/O 회로들(565)은 또한 플립 플롭 회로들(300 또는 350)에 클록 신호들을 제공한다. 조합 회로들(570)은 제1 플립 플롭 회로(300 또는 350)에 의해 생성된 출력을 수신하고 제2 플립 플롭 회로(300 또는 350)에 의해 수신되는 조합 출력을 생성한다. 제2 플립 플롭 회로(300 또는 350)는 조합 출력을 저장하고 조합 회로들(572)에 입력되는 출력을 생성한다. 조합 회로들(572)의 출력은 제3 플립 플롭 회로(300 또는 350)에 의해 수신되고 저장된다. 제3 플립 플롭 회로(300 또는 350)는 I/O 회로들(565)에 제공되는 출력을 생성한다. 복수의 클록 사이클들을 위한 신호들을 저장하거나, 각각의 클록 사이클만큼 자주 변경될 수 있는 신호들을 파이프라인(pipeline)하기 위해 플립 플롭 회로들(300 또는 350)이 사용될 수 있다.
시스템 개관
도 6은 본 발명의 하나 이상의 양태들을 구현하도록 구성되는 컴퓨터 시스템(100)을 예시하는 블록도이다. 컴퓨터 시스템(600)은 메모리 브리지(605)를 통과하는 버스 경로를 통해 통신하는 중앙 처리 장치(CPU)(602) 및 시스템 메모리(604)를 포함한다. 도 6에 도시된 것과 같이, 메모리 브리지(605)는 CPU(602) 내에 통합될 수 있다. 대안적으로, 메모리 브리지(605)는, 예컨대 버스를 통해 CPU(602)에 접속되는 노스브리지 칩과 같은 종래의 디바이스일 수 있다. 메모리 브리지(605)는 통신 경로(606)(예컨대, HyperTransport 링크)를 통해 I/O(입/출력) 브리지(607)에 접속된다. 예컨대, 사우스브리지 칩일 수 있는 I/O 브리지(607)는, 하나 이상의 사용자 입력 디바이스들(608)(예컨대, 키보드, 마우스)로부터 사용자 입력을 수신하고 그 입력을 경로(606) 및 메모리 브리지(605)를 통해 CPU(602)에 전달한다. 병렬 처리 서브시스템(612)은 버스 또는 다른 통신 경로(613)(예컨대, PCI Express, Accelerated Graphics Port, 또는 HyperTransport 링크)를 통해 메모리 브리지(605)에 접속된다. 일 실시예에서, 병렬 처리 서브시스템(612)은 픽셀들을 디스플레이 디바이스(610)(예컨대, 종래의 CRT 또는 LCD 기반 모니터)에 전달하는 그래픽 서브시스템이다. 시스템 디스크(614)가 또한 I/O 브리지(607)에 접속된다. 스위치(616)는 네트워크 어댑터(618) 및 다양한 애드-인 카드들(620 및 621)과 같은 다른 컴포넌트들과 I/O 브리지(607) 사이의 접속을 제공한다. USB 또는 다른 포트 접속, CD 드라이브, DVD 드라이브, 필름 레코딩 디바이스 등을 포함하는 다른 컴포넌트들(명시적으로 도시되지 않음) 또한 I/O 브리지(607)에 접속될 수 있다. 도 6에서 다양한 컴포넌트들을 상호접속하는 통신 경로들은, PCI(Peripheral Component Interconnect), PCI-Express(PCI-E), AGP(Accelerated Graphics Port), HyperTransport, 또는 임의의 다른 버스 또는 점대점 통신 프로토콜(들)과 같은 임의의 적합한 프로토콜들을 사용하여 구현될 수 있으며, 상이한 디바이스들 사이의 접속은 본 기술분야에 알려진 것과 같은 상이한 프로토콜들을 사용할 수 있다.
일 실시예에서, 병렬 처리 서브시스템(612)은, 예컨대 비디오 출력 회로를 포함하는, 그래픽 및 비디오 처리를 위해 최적화된 회로를 포함하며, GPU(graphics processing unit)를 구성한다. 다른 실시예에서, 병렬 처리 서브시스템(612)은, 본원에 더 상세히 설명된 기본 계산 아키텍처를 보존함과 동시에 범용 처리를 위해 최적화된 회로를 포함한다. 또다른 실시예에서, 병렬 처리 서브시스템(612)은 메모리 브리지(605), CPU(602), 및 I/O 브리지(607)와 같은 하나 이상의 다른 시스템 요소들과 통합되어 시스템 온 칩(SoC)을 형성할 수 있다. CPU(602), 병렬 처리 서브시스템(612), I/O 브리지(607), 및 스위치(616) 중 하나 이상은 듀얼 트리거 저에너지 플립 플롭 회로(300 또는 350)를 포함할 수 있다.
본원에 도시된 시스템은 예시적이며, 변경들 및 변형들이 가능하다는 것이 인식될 것이다. 브리지들의 수 및 배열들을 포함하는 접속 토폴로지는 원하는 대로 수정될 수 있다. 예를 들어, 일부 실시예들에서, 시스템 메모리(604)는 브리지를 통하기보다 직접 CPU(602)에 접속되며, 다른 디바이스들은 메모리 브리지(605) 및 CPU(602)를 통해 시스템 메모리(604)와 통신한다. 다른 대안적인 토폴로지들에서, 병렬 처리 서브시스템(612)은 메모리 브리지(605)에 연결되기보다는 I/O 브리지(607)에 연결되거나 CPU(602)에 직접 연결된다. 또다른 실시예들에서, CPU(602), I/O 브리지(607), 병렬 처리 서브시스템(612), 및 메모리 브리지(605) 중 하나 이상은 하나 이상의 칩들 내에 통합될 수 있다. 본원에 도시된 특정한 컴포넌트들은 선택적이다. 예를 들어, 임의의 수의 애드-인 카드들 또는 병렬 디바이스들이 지원될 수 있다. 일부 실시예들에서, 스위치(616)가 제거되며, 네트워크 어댑터(618) 및 애드-인 카드들(620, 621)은 I/O 브리지(607)에 직접 접속된다.
종합하면, 회로들의 모든 안정 상태들 동안 모든 노드들이 하이 또는 로우로 구동되므로 듀얼 트리거 저에너지 플립 플롭 회로(300 또는 350)는 완전 정적이다. 데이터가 변경될 때에만 내부 노드들이 토글하고, 클록의 부하는 오직 3개의 트랜지스터 게이트이므로 플립 플롭 회로는 저에너지이다. 데이터 입력들 d 및 dN은 클록의 상승 에지 후에 하나의 게이트 지연 동안 변경될 수 있으므로 홀드 시간이 매우 짧다. 추가적으로, 듀얼 트리거 저에너지 플립 플롭 회로들(300 및 350)은 적절하게 기능하기 위해 상이한 트랜지스터들 사이의 크기 관계들에 의존하지 않는다. 그러므로, 플립 플롭 회로 동작은 트랜지스터들의 특성들이 제조 프로세스 때문에 변할 때에도 강건하다.
본 발명의 일 실시예는 컴퓨터 시스템과의 사용을 위한 프로그램 제품으로서 구현될 수 있다. 프로그램 제품의 프로그램(들)은 (본원에 설명된 방법들을 포함하는) 실시예들의 기능들을 정의하며, 다양한 컴퓨터 판독 가능한 저장 매체에 저장될 수 있다. 예시적인 컴퓨터 판독 가능한 저장 매체는, (i) 정보가 영구적으로 저장되는, 기입 불가능한 저장 매체(예컨대, CD-ROM 드라이브에 의해 판독 가능한 CD-ROM 디스크와 같은 컴퓨터 내의 판독 전용 메모리 디바이스, 플래시 메모리, ROM 칩 또는 임의의 종류의 솔리드 스테이트 비휘발성 반도체 메모리); 및 (ii) 변경 가능한 정보가 저장되는, 기입 가능한 저장 매체(예컨대, 디스켓 드라이브 내의 플로피 디스크 또는 하드 디스크 드라이브 또는 임의의 종류의 솔리드 스테이트 랜덤 액세스 반도체 메모리)를 포함하지만, 이들에 제한되지 않는다.
본 발명은 특정 실시예들을 참조하여 위에서 설명되었다. 그러나, 본 기술분야의 당업자들은, 첨부된 청구항들에 제시된 바와 같이, 본 발명의 더 광범위한 사상 및 범주로부터 벗어나지 않으면서 다양한 변형들 및 변경들이 행해질 수 있다는 것을 이해할 것이다. 따라서, 전술한 설명 및 도면들은 제한적이라기보다는 예시적인 의미로 간주되어야 한다.

Claims (11)

  1. 듀얼 트리거 저에너지 플립 플롭 회로(dual-trigger low-energy flip-flop circuit)로서,
    제1 클록 활성형(clock-activated) 트랜지스터를 포함하며, 상기 듀얼 트리거 저에너지 플립 플롭 회로로의 입력 신호가 상기 듀얼 트리거 저에너지 플립 플롭 회로에 의해 생성된 출력 신호의 레벨과 상이한 레벨에 있을 때 제1 트리거 신호 또는 제2 트리거 신호 중 하나를 준비시키도록(arm) 구성되는 트리거 서브회로; 및
    제2 클록 활성형 트랜지스터를 포함하며, 상기 제1 트리거 신호 또는 상기 제2 트리거 신호 중 하나가 준비되고, 클록 신호가 제1 레벨에서 제2 레벨로 천이할 때 상기 출력 신호의 레벨을 변경하도록 구성되며, 상기 제1 트리거 신호 또는 상기 제2 트리거 신호 중 어느 것도 준비되지 않을 때 상기 출력 신호의 레벨을 유지하는 래치 서브회로(latch sub-circuit)
    를 포함하는 듀얼 트리거 저에너지 플립 플롭 회로.
  2. 제1항에 있어서,
    상기 래치 서브회로는 제1 격리 트랜지스터 및 제2 격리 트랜지스터에 연결되는 제3 클록 활성형 트랜지스터를 더 포함하는 듀얼 트리거 저에너지 플립 플롭 회로.
  3. 제1항에 있어서,
    상기 트리거 서브회로는,
    상기 입력 신호가 로우 레벨에 있고 상기 출력 신호의 레벨이 하이일 때 상기 제1 트리거 신호를 준비하도록 구성되는 리세트 트리거 서브회로; 및
    상기 입력 신호가 하이 레벨에 있고 상기 출력 신호의 레벨이 로우일 때 상기 제2 트리거 신호를 준비시키도록 구성되는 세트 트리거 서브회로
    를 포함하는 듀얼 트리거 저에너지 플립 플롭 회로.
  4. 제1항에 있어서,
    상기 래치 서브회로는,
    상기 제2 클록 활성형 트랜지스터에 연결되고, 상기 입력 신호가 로우 레벨에 있고 상기 제2 클록 활성형 트랜지스터가 인에이블될 때 상기 제1 트리거 신호를 풀다운하도록 구성되는 제1 격리 트랜지스터; 및
    상기 제2 클록 활성형 트랜지스터에 연결되고, 상기 입력 신호가 하이 레벨에 있고 상기 제2 클록 활성형 트랜지스터가 인에이블될 때 상기 제2 트리거 신호를 풀다운하도록 구성되는 제2 격리 트랜지스터
    를 포함하는 듀얼 트리거 저에너지 플립 플롭 회로.
  5. 제1항에 있어서,
    상기 제1 클록 활성형 트랜지스터는, 상기 클록 신호가 상기 제1 레벨에 있을 때 상기 트리거 서브회로를 인에이블하도록 구성되고, 상기 제2 클록 활성형 트랜지스터는 상기 클록 신호가 상기 제2 레벨에 있을 때 상기 래치 서브회로를 인에이블하도록 구성되는 듀얼 트리거 저에너지 플립 플롭 회로.
  6. 제1항에 있어서,
    상기 클록 신호가 상기 제1 레벨에 있을 때 상기 래치 서브회로를 인에이블하도록 제3 클록 활성형 트랜지스터가 구성되는 듀얼 트리거 저에너지 플립 플롭 회로.
  7. 클록 활성형 풀업 트랜지스터에 연결되는 소스 및 제1 트리거 신호에 연결되는 게이트를 갖는 제1 격리 트랜지스터;
    상기 클록 활성형 풀업 트랜지스터에 연결되는 소스 및 제2 트리거 신호에 연결되는 게이트를 갖는 제2 격리 트랜지스터 - 상기 제2 트리거 신호 및 상기 제1 트리거 신호 중 하나만이 한 번에 어써트(assert)됨 -;
    상기 제1 격리 트랜지스터의 드레인에 연결되는 드레인 및 상기 제1 트리거 신호의 컴플리먼트(complement)에 연결되는 게이트를 갖는 제3 트랜지스터; 및
    상기 제2 격리 트랜지스터의 드레인에 연결되는 드레인 및 상기 제2 트리거 신호의 컴플리먼트에 연결되는 게이트를 갖는 제4 트랜지스터
    를 포함하는 듀얼 트리거 저에너지 플립 플롭 회로.
  8. 제7항에 있어서,
    상기 제1 트리거 신호는 상기 듀얼 트리거 저에너지 플립 플롭 회로의 출력 신호를 리세트하는 리세트 트리거인 듀얼 트리거 저에너지 플립 플롭 회로.
  9. 제7항에 있어서,
    상기 제2 트리거 신호는 상기 듀얼 트리거 저에너지 플립 플롭 회로의 출력 신호를 세트하는 세트 트리거인 듀얼 트리거 저에너지 플립 플롭 회로.
  10. 제7항에 있어서,
    클록 활성형 풀다운 트랜지스터;
    상기 클록 활성형 풀다운 트랜지스터에 연결되며, 입력 신호가 로우 레벨에 있고 상기 클록 활성형 풀다운 트랜지스터가 인에이블될 때 상기 제1 트리거 신호를 풀다운하도록 구성되는 제3 격리 트랜지스터; 및
    상기 클록 활성형 풀다운 트랜지스터에 연결되며, 상기 입력 신호가 하이 레벨에 있고 상기 클록 활성형 풀다운 트랜지스터가 인에이블될 때 상기 제2 트리거 신호를 풀다운하도록 구성되는 제4 격리 트랜지스터
    를 더 포함하는 듀얼 트리거 저에너지 플립 플롭 회로.
  11. 제7항에 있어서,
    상기 제1 격리 트랜지스터는 제1 인버터의 일부로서 구성되고 상기 제2 격리 트랜지스터는 제2 인버터의 일부로서 구성되며, 상기 제1 인버터의 출력은 상기 제2 인버터의 입력에 연결되고 상기 제2 인버터의 출력은 상기 제1 인버터의 입력에 연결되는 듀얼 트리거 저에너지 플립 플롭 회로.
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