TWI528716B - 自動雙相時脈之系統、方法及電腦程式產品 - Google Patents

自動雙相時脈之系統、方法及電腦程式產品 Download PDF

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TWI528716B
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威廉 詹姆士 達力
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Description

自動雙相時脈之系統、方法及電腦程式產品
本發明係關於電路，尤其係關於電路的雙相時脈。
像是微處理器以及圖形處理器這類傳統裝置，其於管線化資料路徑以及實施時序邏輯時通常依賴使用邊緣觸發型正反器。在兩邊緣觸發型正反器之間的邏輯具有少量延遲時，尤其是該延遲接近正常運作所需的維持時間時，則利用時序工具將額外電路插入該路徑，以修正該維持時間之違規。除了為了確定維持時間之違規已經修正，插入額外電路並非所要，因為該額外電路會佔用晶粒上的空間，並且在運作時會耗電。
因此，我們需要減少維持時間之違規程度及/或解決與先前技術相關聯的其他問題。
【簡述】
本發明揭示一種用於將電路設計從邊緣觸發型時脈轉換成雙相非重疊時脈之系統、方法及電腦程式產品。該方法包含步驟：將耦合至一組合邏輯電路的一邊緣觸發型正反器電路用包含一第一鎖定電路與一第二鎖定電路的一對鎖定器取代；以及根據時序資訊決定該組合邏輯電路的一中間點。該第二鎖定電路延伸至該組合邏輯電路的一中間點，並且將雙相非重疊時脈信號提供給該對鎖定器。
100‧‧‧管線化之路徑
105‧‧‧正反器
108‧‧‧脈衝產生器
110‧‧‧邏輯電路
115‧‧‧邏輯電路
120‧‧‧管線化之路徑
130‧‧‧已轉換管線化之路徑
135‧‧‧主鎖定器
135(1)‧‧‧主鎖定器
135(2)‧‧‧主鎖定器
135A‧‧‧鎖定器
135B‧‧‧鎖定器
140‧‧‧從鎖定器
200‧‧‧流程圖
300‧‧‧非復原靜態鎖定電路
305‧‧‧互補金屬氧化物半導體傳輸閘
330‧‧‧信號復原
350‧‧‧時機圖
400‧‧‧掃描電路
405(1)‧‧‧非復原靜態鎖定電路
405(2)‧‧‧非復原靜態鎖定電路
420‧‧‧非復原主鎖定器含掃描電路
450‧‧‧復原反向器
500‧‧‧固定式管線化之路徑
505‧‧‧邊緣觸發型正反器
510‧‧‧輸入/輸出電路
515‧‧‧邏輯電路
520‧‧‧邏輯電路
525‧‧‧邏輯電路
535‧‧‧主鎖定器
540‧‧‧從鎖定器
5400‧‧‧流程圖
600‧‧‧示範系統
601‧‧‧中央處理器
602‧‧‧通訊匯流排
604‧‧‧主記憶體
606‧‧‧圖形處理器
608‧‧‧顯示器
610‧‧‧次要儲存裝置
612‧‧‧輸入裝置
620‧‧‧組合電路
625‧‧‧組合電路
650‧‧‧處理器/晶片
655‧‧‧輸入/輸出電路
第一A圖係根據一具體實施例，例示使用具有分離式組合邏輯電路的邊緣觸發型時脈加入管線之路徑；第一B圖係根據一具體實施例，例示第一A圖內所示已經轉換成使用雙相非重疊時脈之該路徑； 第一C圖係根據一具體實施例，例示第一B圖內所示具有該分離式組合邏輯電路分散在鎖定器之間的該路徑；第二圖係根據一具體實施例，例示用於將電路設計從使用邊緣觸發型時脈計時轉換成使用雙相非重疊時脈計時之方法流程圖；第三A圖係根據一具體實施例，例示一非復原靜態鎖定電路；第三B圖係根據一具體實施例，例示耦合至復原邏輯的非復原靜態鎖定器；第三C圖係根據一具體實施例，例示該雙相非重疊時脈信號的時序圖；第三D圖係根據一具體實施例，例示一脈衝產生電路；第四A圖係根據一具體實施例，例示轉換成使用雙相非重疊時脈之含掃描的一路徑；第四B圖係根據一具體實施例，例示一具有掃描電路的非復原主要鎖定器；第五A圖係根據一具體實施例，例示使用雙相非重疊時脈以及邊緣觸發型時脈的一路徑；第五B圖係根據一具體實施例，例示用於將電路設計從邊緣觸發型時脈轉換成雙相非重疊時脈之方法流程圖；第六A圖為根據一個具體實施例，例示包含轉換成使用雙相非重疊時脈的一設計之一處理器/晶片之方塊圖；以及第六B圖說明其中可實施許多先前具體實施例的許多架構和/或功能性之示範系統。
將電路設計從使用邊緣觸發型正反器轉換成使用雙相非重疊時脈之鎖定器，就可改善該電路設計之時序效能。該雙相時脈使用雙相非重疊時脈信號以分別啟用一主鎖定器與一從鎖定器，因此可消除維持時間之違規。因而也不需要在路徑內插入額外電路來修正維持時間之違規。另外，在相位之間借出的時間使該電路對於時脈抖動與歪斜較不敏感，進 而改善時序餘裕。
第一A圖根據一個具體實施例，例示包含使用具有已分離 組合邏輯電路的邊緣觸發型時脈之正反器105之一管線化之路徑100。該組合邏輯已經分成延遲程度大約相等的兩個部分，邏輯電路110和邏輯電路115。該組合邏輯從一中間點分離，來自正反器105的輸出端並通過邏輯電路110而至此中間點之信號傳播延遲大約等於該信號自此中間點通過邏輯電路115到達正反器105輸入端的傳播延遲。在一個具體實施例中，可使用傳統時序分析工具，產生管線化之路徑100之時序資訊給，以確認出該中間點。
第一B圖根據一個具體實施例，例示利用將第一A圖內所 示管線化之路徑100轉換成使用雙相非重疊時脈所產生之管線化之路徑120。正反器105被一對鎖定器135A和135B所取代，其中鎖定器135A直接由clkN驅動，而鎖定器135B則由Clk_pulse驅動，Clk_pulse係為脈衝產生器108所輸出的雙相非重疊時脈脈衝。針對clkN的每一脈衝，脈衝產生器108產生一窄版的clk(即是反相的clkN)，在clkN位於低位準時於一時脈週期之內的時間期間置中。而管線化之路徑120為運作正常的一轉換管線化之路徑，像是管線化之路徑100，管線化之路徑120會因為脈衝產生器108所導入的延遲而具有較大插入延遲，以確定clkN和clk_pulse的脈衝不由於時脈歪斜而重疊。
第一C圖根據一個具體實施例，例示利用轉換第一B圖內 所示管線化之路徑120，將該對鎖定器的該第二鎖定器傳播至該分離組合邏輯的中間點，所產生之一已轉換管線化之路徑130。鎖定器135A可設置為併入掃描電路的一主鎖定器，並且鎖定器135B可設置為一從鎖定器。鎖定器135B傳播至邏輯電路110與邏輯電路115之間的一位置。相較於管線化之路徑100，已轉換的管線化之路徑130具有較低插入延遲、對於時脈歪斜與抖動比較不敏感並且可實施時間借用技術，以符合時序限制。時間借用技術允許邏輯電路115相較於邏輯電路110具有較大延遲，反之亦然，如此時間透過鎖定器135B而被「借用」，而邏輯電路110和115的組合延遲符合一時脈循環的時序限制。因為該組合邏輯的延遲從一個輸入到不同輸 出變化而不同，對於鎖定器135B的輸入之延遲可與鎖定器135A傳播之後對於鎖定器135A的輸入之延遲不同。
第二圖根據一個具體實施例，例示用於將電路設計從使用邊 緣觸發型時脈計時轉換成使用雙相非重疊時脈計時之方法流程圖200。在步驟210上，將耦合至一組合邏輯電路的一邊緣觸發型正反器電路用一對鎖定器(即一主鎖定電路與一從鎖定電路)取代。在步驟215上，根據時序資訊決定該組合邏輯電路的一中間點。在步驟220上，將該第二鎖定電路傳播至該組合邏輯電路的一中間點。在步驟225上，將雙相非重疊時脈信號提供給該對鎖定器。
此時將公佈有關許多選擇架構和功能，如此可依照使用者意 願實施或不實施前述結構之更多說明資訊。吾人應該特別注意，下列資訊僅供說明，不應解釋為以任何方式進行限制。下列任何功能都可在排除或不排除所說明其他功能之下選擇性併入。
可使用用來執行自動重新設定時序的工具，來達成鎖定器沿 著組合邏輯電路之內路徑的傳播。在一個具體實施例內，利用包含該電路設計所需的管線階段數量的兩倍，即可將使用邊緣觸發型時脈計時的電路設計轉換成使用雙相非重疊時脈計時。自動重新設定時序工具可用來將該等邊緣觸發型正反器平均分配於該邏輯電路的傳播延遲上，然後以兩兩成對的鎖定器取代該邊緣觸發型正反器。之後，將該雙相非重疊時脈信號提供給該些兩兩成對的鎖定器，其中每一對鎖定器的第一鎖定器接收該時脈信號clkN，而每一對鎖定器的第二鎖定器則接收該時脈信號clk_pulse。
當使用雙相非重疊時脈取代邊緣觸發型時脈時，可減少時脈 歪斜與時脈抖動的影響。當用一對具有較小傳播延遲的非復原鎖定器取代具有大型插入延遲ts+tdcq的每一正反器時，插入延遲也可最小化，其中ts為設定時間並且tdcq為從一時脈邊緣至該輸出Q的轉移之延遲。
為了達成低插入延遲，該鎖定器的傳播延遲應盡可能低。低 延遲鎖定電路的一種方式為利用跟在該鎖定器(邏輯電路110或邏輯電路115)後的邏輯階段，提供復原放大。因此，該鎖定器本身可能為非復原。不過，一非復原靜態鎖定器應該置於鄰近於接在其後的該邏輯階段處，以避 免可能導致該鎖定器內一儲存節點值翻轉的潛在串音干擾的問題。換言之，與該非復原靜態鎖定器之輸出端耦合的一線路長度應該受限，以確定接在該非復原靜態鎖定器之後的該邏輯階段與該非復原靜態鎖定器接近。
第三A圖係根據一個具體實施例，例示一非復原靜態鎖定 電路300。非復原靜態鎖定電路300可用來實現第一C圖內所示的主鎖定器135及/或從鎖定器140。該非復原靜態鎖定電路300包含一互補金屬氧化物半導體傳輸閘305以及一維持器子電路。當該時脈輸入(Clk)為高狀態時，傳輸閘305將該輸入(D)傳輸至該輸出(Q)，讓非復原靜態鎖定電路300通透。當該時脈輸入為低狀態時，則該傳輸閘305關閉並且該輸出變成非復原靜態鎖定電路300的儲存節點。當該時脈輸入為低狀態時，該維持器子電路啟動，並且復原由於漏電或雜訊造成該儲存節點上的任何電荷損失，讓非復原靜態鎖定電路300靜止。
非復原靜態鎖定電路300具有最小插入延遲。運用Elmore 延遲模型，非復原靜態鎖定電路300的傳播延遲只是一RC延遲，其中R為傳輸閘305的阻抗，並且C為接在非復原靜態鎖定電路300之後的該維持器子電路以及該靜態閘之靜電容量。當非復原靜態鎖定電路300被置於靠近矽晶粒上該靜態閘處時，該線路與用於驅動該輸入的該閘間之靜電容量與傳輸閘305的阻抗分開。
如本說明書所使用，若一信號耦合至電晶體而無任何介於其 間的邏輯時，該等電晶體即直接耦合至該信號；若一信號耦合至電晶體且有介於其間的邏輯時，該等電晶體為間接耦合至該信號，。介於兩者間的邏輯可為任何一種分散式邏輯。例如：一電晶體可透過包含一電流源的額外電路元件，間接連接至一接地或供應電壓。
第三B圖係根據一個具體實施例，例示非復原靜態鎖定電 路300耦合至復原邏輯時，用於信號復原330的一電路設計。為了將非復原靜態鎖定電路300內儲存節點的干擾降至最低，非復原靜態鎖定電路300的輸出應該只耦合至靜態閘的輸入端，例如反向器、緩衝器、NAND、NOR、OR、AND等等的輸入端。一靜態閘會產生往上拉或往下降至VDD或VSS的輸出(切換瞬間除外)。非復原靜態鎖定電路300的輸出不應直接連接至一 傳輸閘(不論互補與否)。若該輸入信號D下降(即不在高電壓位準或在低電壓位準上)，則傳輸給該輸出信號Q的該信號位準也會下降，並且應該輸入至復原邏輯。如第三B圖內所示，三個非復原靜態鎖定電路300驅動一三輸入AND-OR-INVERT閘的輸入。每一個非復原靜態鎖定電路300都只驅動靜態閘(即是復原邏輯)的輸入。
傳統上，一電路設計係用硬體設計語言表示，而代表該電路 設計的程式碼係經過合成以產生該實體配置。代表各單元(例如非復原靜態鎖定電路300、個別邏輯閘等等)之該實體配置係分別實例化，然後繞線連接不同組件之間的信號。在一個具體實施例內，包含該實體電路配置的硬巨集係建構來將非復原靜態鎖定電路300與可耦合至非復原靜態鎖定電路300的輸出每一閘類型結合，以確定每一非復原靜態鎖定電路300和該復原閘都靠近非復原靜態鎖定電路300(即每一非復原靜態鎖定電路300與復原邏輯之間配線的長度都是有限的)。當使用該硬巨集時，可縮小總電路配置面積。在另一個具體實施例內，電路配置工具優先讓非復原靜態鎖定電路300與復原閘之間的配線保持非常短，並且執行配置後檢查來確定線路不會超出一最長長度。
第三C圖係根據一個具體實施例，例示雙相非重疊時脈信 號ClkN和Clk_pulse的時序圖350。一對鎖定器之第一非復原靜態鎖定電路300(即其主鎖定器)係由clkN(負時脈)驅動。該對鎖定器的第二非復原靜態鎖定電路300(即其從鎖定器)由Clk_pulse，即脈衝產生器108的輸出所驅動。Clk_pulse為該時脈的窄版。換言之，Clk_pulse比時脈週期的一半還稍微窄一點。該非重疊週期t1和t2設定成容許該時脈分配網路內的歪斜與抖動。
第三D圖根據一個具體實施例，例示一脈衝產生電路108。 該信號Clk_pulse可由來自clkN提前與延後版本的單一NOR閘所產生，如第三D圖內所示。該clkN的提前與延後版本可由產生時脈樹且含生產歪斜時順便產生。
該雙相非重疊時脈法可與傳統時脈樹合成和時脈閘控相容，時脈樹合成可用來分配該單一時脈相位clkN。然後可由一NOR閘脈衝 產生器產生從脈衝的時脈clk_pulse。因為該脈衝產生時序並非關鍵，因此可容許可觀的歪斜與延遲變化數量。時脈閘控由閘控clkN低位準所執行。該時脈已經停止時，閘控clkN低位準導致clk_pulse為高位準。
第四A圖係根據一個具體實施例，例示使用雙相非重疊時脈的含掃描電路400之已轉換管線化之路徑。一使用邊緣觸發型正反器來實施一掃描路徑之電路設計，可利用在每一主非復原靜態鎖定電路300(圖示為主鎖定器135(1)和135(2))之前插入一多工器，並且沿著該掃描路徑加入圖示為非復原靜態鎖定電路405(1)和405(2)的一備援從鎖定器，轉換成使用雙相非重疊時脈計時。非復原靜態鎖定電路405(1)和405(2)都由Clk_pulse加入時脈，並且非復原靜態鎖定電路405(1)接收該掃描輸入SIn。當該掃描路徑已經啟用時，該第一多工器選擇非復原靜態鎖定電路450(1)的該輸出來輸入至主鎖定器135(1)，並且該第二多工器選擇非復原靜態鎖定電路450(2)的該輸出來輸入至主鎖定器135(2)，以產生該掃描路徑。
第四B圖係根據一個具體實施例，例示一具有掃描電路420的非復原主鎖定器。相較於第四A圖內所示的該主鎖定器單元電路，該多工器與該非復原靜態鎖定電路上接收該掃描輸入(Sin)的傳輸閘輸入端結合，如此則在電路設計當中加入掃描時，插入延遲不會增加。具有掃描電路420的該非復原主鎖定器包含一復原反向器450，其輸出該掃描路徑的掃描輸出(Sout)。在正常操作下，該正常時脈(clkN、clk)信號循環及該掃描時脈(sclk、sclkN)信號維持在未啟動狀態(sclk=0、sclkN=1)。在掃描操作期間，該正常時脈(clkN、clk)信號維持在未啟動狀態(clk=0、clkN=1)，且該掃描時脈信號循環輪轉。一復原時脈信號(rclk、rclkN)在兩狀態下都循環輪轉，以啟動該維持器子電路並且產生Q和Sout。
使用雙相非重疊時脈計時的邏輯區塊可與使用邊緣觸發型正反器管線化的邏輯隨意混合。使用雙相非重疊時脈計時的新設計電路區塊可與使用邊緣觸發型時脈計時的現有電路區塊併用。該雙相非重疊時脈可以只套用至一電路設計的關鍵部分，讓該設計的剩餘部分使用邊緣觸發型時脈。
第五A圖係根據一個具體實施例，例示使用雙相非重疊時 脈以及邊緣觸發型時脈計時的一混合式管線化之路徑500。主鎖定器535以及從鎖定器540都包含一對鎖定器，其使用雙相非重疊時脈。正反器505為一邊緣觸發型正反器。主鎖定器535可實施成非復原靜態鎖定器300或非復原主鎖定器含掃描420。從鎖定器540可實施成非復原從鎖定器300。 當間隔t1大於邊緣觸發型正反器505的維持時間，即保證混合式管線化之路徑500具有安全的維持時間，即使邏輯電路525具有零延遲亦然。混合式管線化之路徑500允許由該非復原靜態鎖定電路(例如主鎖定器535和從鎖定器540)驅動的邏輯電路520以及邏輯電路525往一個方向借用時間。 邏輯電路520最多可使用邏輯電路510和515遺留的半個週期，而邏輯電路525最多可使用邏輯電路520遺留的半個週期。可跨主鎖定器535與跨從鎖定器540來「借用」時間。
第五B圖根據一個具體實施例，例示用於將電路設計從使 用邊緣觸發型時脈計時轉換成使用雙相非重疊時脈計時之方法流程圖5400。該方法可由一電腦程式執行。在步驟210上，將耦合至一組合邏輯電路的一邊緣觸發型正反器電路用一對鎖定器(即是一主鎖定電路與一從鎖定電路)取代。在一個具體實施例內，一電腦程式在代表該電路設計之HDL程式碼上操作，以用該對鎖定器取代該邊緣觸發型正反器電路。在步驟215上，根據時序資訊決定該組合邏輯電路的一中間點。在一個具體實施例內，執行時序分析工具，產生該時序資訊給一電路設計。在步驟545上，該組合電路分成一第一邏輯區塊與一第二邏輯區塊。
在步驟550上，該第一鎖定電路的輸出直接耦合至該第一邏 輯區塊的輸入。在步驟555上，該方法決定該第一邏輯區塊的輸入是否為復原邏輯，若否，則在繼續步驟565之前，在步驟560於該第一鎖定電路的輸出上插入一復原子電路(例如反向器、緩衝器、邏輯閘等等)。在步驟565上，該第一邏輯區塊的輸出直接耦合至該第二鎖定電路的輸入。在步驟570上，該第二鎖定電路的輸出直接耦合至該第二邏輯區塊的輸入。在步驟575上，該方法決定該第二邏輯區塊的輸入是否為復原邏輯，若否，則在該方法終止之前，在步驟580於該第二鎖定電路的輸出上插入一復原子電路。
第六A圖為根據一個具體實施例，例示包含已經轉換成使 用雙相非重疊時脈的一設計之一處理器/晶片650之方塊圖。輸入/輸出電路655可包含焊墊以及其他輸入/輸出指定電路，以傳送和接收來自系統內其他裝置的信號。輸入/輸出電路655根據輸入/輸出電路655接收的信號產生輸出。輸入/輸出電路510所接收的輸入會輸入至含掃描420(1)的第一非復原主鎖定電路。輸入/輸出電路655所產生的信號會輸出至非復原靜態鎖定器300(1)。組合電路620接收非復原靜態鎖定器300(1)產生的該輸出，並且產生一組合輸出，由第二非復原主鎖定電路含掃描420(2)所接收。第二非復原主鎖定電路含掃描420(2)儲存該組合輸出，並且產生一輸出來輸入至組合電路625。第二非復原靜態鎖定器300(2)接收並儲存組合電路625的輸出。第二非復原靜態鎖定器300(2)產生一輸出，然後提供給輸入/輸出電路655。
第六B圖說明示範系統600，其可實施許多先前具體實施例 的許多架構和/或功能性。如所示，系統600包含至少一個中央處理器601，其連接至通訊匯流排602。通訊匯流排602可使用任何合適的通訊協定來實施，例如PCI(週邊組件互連)、PCI-Express、AGP(加速圖形連接埠)、HyperTransport或任何其他匯流排或點對點通訊協定。系統600也包含主記憶體604。控制邏輯(軟體)以及資料都儲存在主記憶體604內，此記憶體可為隨機存取記憶體(RAM)。
系統600也包含輸入裝置612、一圖形處理器606以及一顯 示器608，例如可為一傳統CRT(陰極射線管)、LCD(液晶顯示器)、LED(發光二極體)、電漿顯示器等等。可從輸入裝置612(例如鍵盤、滑鼠、觸控板、麥克風等等)接收使用者的輸入。在一個具體實施例中，圖形處理器606可包含複數個著色(Shader)模組以及一個光柵化(Rasterization)模組等等。每一前述模組都適合在單一半導體平台上形成圖形處理單元(GPU，graphics processing unit)。
在本說明當中，單一半導體平台可指單體半導體式積體電路 或晶片。吾人應該注意，單一半導體平台一詞也表示多晶片模組，其具備更高的連線性來模擬晶片上運算，並且運用傳統中央處理單元(CPU)和匯流排做大幅改善。當然，依照使用者的意願，許多模組也可分開或與半導體 平台進行許多結合。非復原靜態鎖定器300及/或非復原主鎖定器含掃描電路420可併入一或多個中央處理器601、主記憶體604、次要儲存裝置610、輸入裝置612、圖形處理器600、顯示器608以及匯流排602。
系統600也包含次要儲存裝置610。次要儲存裝置610包含 例如：硬碟機以及/或可移除式儲存裝置，像是軟碟機、磁帶機、光碟機、數位多功能光碟(DVD)機、記錄裝置、萬用序列匯流排(USB)快閃記憶體。 可移除式儲存裝置用已知的方式讀寫可移除式儲存單元。電腦程式(或電腦控制邏輯)可儲存在主記憶體604以及/或次要儲存裝置610內，這種電腦程式在執行時可讓系統600執行許多功能。主記憶體604、儲存裝置610及/或任何其他儲存裝置都可為電腦可讀取媒體的範例。
在一個具體實施例內，許多附圖的架構以及/或功能性都可 在由中央處理器601、圖形處理器606、積體電路(未顯示，可具有至少部分中央處理器601和圖形處理器606的能力)、晶片組(即是設計來執行相關功能的積體電路群組)以及/或其他任何積體電路所構成結構內實施。
同樣地，許多附圖的架構以及/或功能性都可在一般電腦系 統、電路板系統、娛樂專用遊戲控制台系統、應用專屬系統以及/或其他任何所要系統的範圍內實施。例如：系統600可為桌上型電腦、膝上型電腦、伺服器、工作站、遊戲主機、嵌入式系統及/或其他任何邏輯形式。仍舊是，系統600可為許多其他裝置的形式，包含但不受限於個人數位助理(PDA)裝置、行動電話裝置、電視等等。
進一步，雖然未顯示，系統600可連結至網路(例如通訊網路、區域網路(LAN)、無線網路、廣域網路(WAN)，像是網際網路、點對點網路、有線電視網路等等)用來通訊。
當上面已經說明許多具體實施例時，必須了解到它們係僅藉由範例來呈現，並非構成限制。因此，較佳具體實施例之廣度及範疇並不侷限於上述任何示範性具體實施例，而應僅根據以下的申請專利範圍及其等效內容來定義。

Claims (14)

  1. 一種用於自動雙相時脈的方法，包含：藉由一處理器，將耦合至一組合邏輯電路的一邊緣觸發型正反器電路的一表示用包含一第一非復原鎖定電路與一第二非復原鎖定電路的一對鎖定器取代，其中該第一非復原鎖定電路與該第二非復原鎖定電路各包括一傳輸閘，該傳輸閘耦接於該等非復原鎖定電路的在該輸出的一維持器子電路；藉由一處理器，根據經過該組合邏輯電路的一信號的一傳播延遲，決定一節點，其在該組合邏輯電路的一第一部分及該組合邏輯電路的一第二部分之間；將該第二非復原鎖定電路傳播至該節點；以及將雙相非重疊時脈信號提供給該對非復原鎖定器。
  2. 如申請專利範圍第1項之方法，其中該第一非復原鎖定電路使用該雙相非重疊時脈信號的一第一時脈信號計時，以及該第二非復原鎖定電路使用該雙相非重疊時脈信號的一第二時脈信號計時，其中該兩信號在該第一時脈信號為低位準時，於一時脈週期期間加上脈衝。
  3. 如申請專利範圍第1項之方法，其中該第一非復原鎖定電路包括掃描電路在一掃描路徑上包含一復原驅動閘。
  4. 如申請專利範圍第1項之方法，其中在該傳播之後，該第一非復原鎖定電路的一輸出直接耦合至該組合邏輯電路之一輸入上一驅動閘。
  5. 如申請專利範圍第1項之方法，另包含在該第一非復原鎖定電路及該組合邏輯電路配置期間，限制將該第一非復原鎖定電路的一輸出耦合至該組合邏輯電路的該輸入之一線路長度。
  6. 如申請專利範圍第1項之方法，另包含藉由一處理器，在該傳播之後，當該第一非復原鎖定電路的一輸出未直接耦合至該組合邏輯電路內之一驅動閘時，在該輸出上插入一復原子電路。
  7. 如申請專利範圍第1項之方法，另包含藉由一處理器，在該傳播之後，當該第二鎖定電路的一輸出未直接耦合至該組合邏輯電路內之一驅動閘時，在該輸出上插入一復原子電路。
  8. 一種非暫態電腦可讀取儲存媒體，其儲存指令，其中該等指令由一處理器執行時會導致該處理器執行以下步驟：將耦合至一組合邏輯電路的一邊緣觸發型正反器電路用包含一第一非復原鎖定電路與一第二非復原鎖定電路的一對非復原鎖定器取代，其中該第一非復原鎖定電路與該第二非復原鎖定電路各包括一傳輸閘，該傳輸閘耦接於該等非復原鎖定電路的在該輸出的一維持器子電路；根據經過該組合邏輯電路的一信號的一傳播延遲，決定一節點，其在該組合邏輯電路的一第一部分及該組合邏輯電路的一第二部分之間；將該第二非復原鎖定電路傳播至該節點；以及將雙相非重疊時脈信號提供給該對非復原鎖定器。
  9. 如申請專利範圍第8項之非暫態電腦可讀取儲存媒體，其中該第一非復原鎖定電路使用該雙相非重疊時脈信號的一第一時脈信號計時，以及該第二非復原鎖定電路使用該雙相非重疊時脈信號的一第二時脈信號計時，其中該兩信號在該第一時脈信號為低位準時，於一時脈週期期間加上脈衝。
  10. 如申請專利範圍第8項之非暫態電腦可讀取儲存媒體，其中該第一非復原鎖定電路的一輸出直接耦合至該組合邏輯電路之一輸入上之一驅動閘。
  11. 如申請專利範圍第8項之非暫態電腦可讀取儲存媒體，另包含在該第一非復原鎖定電路及該組合邏輯電路配置期間，限制將該第一非復原鎖定電路的一輸出耦合至該組合邏輯電路的該輸入之一線路長度。
  12. 如申請專利範圍第8項之非暫態電腦可讀取儲存媒體，另包含在該傳播之後，當該第二非復原鎖定電路的一輸出未直接耦合至該組合邏輯電路內之一驅動閘時，在該輸出上插入一復原子電路。
  13. 一種用於自動雙相時脈的系統，包含：一記憶體，用於儲存一電路設計；以及一處理單元，用於： 將該電路設計內耦合至一組合邏輯電路的一邊緣觸發型正反器電路用包含一第一非復原鎖定電路與一第二非復原鎖定電路的一對非復原鎖定器取代，其中該第一非復原鎖定電路與該第二非復原鎖定電路各包括一傳輸閘，該傳輸閘耦接於該等非復原鎖定電路的在該輸出的一維持器子電路；根據經過該組合邏輯電路的一信號的一傳播延遲，決定該組合邏輯電路的一節點，其在一第一部分及該組合邏輯電路的一第二部分之間；將該第二非復原鎖定電路傳播至該節點；以及將雙相非重疊時脈信號提供給該對非復原鎖定器。
  14. 如申請專利範圍第13項之系統，其中該處理單元被設置成在該第二非復原鎖定電路被傳播至該節點之後，當該第二非復原鎖定電路的一輸出未直接耦合至該組合邏輯電路內之一驅動閘時，在該輸出上插入一復原子電路。
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