CN115276613A - 基于边缘触发器和敏感锁存器的集成电路及其可编程电路 - Google Patents
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Abstract
本申请公开了一种基于边缘触发器和敏感锁存器的集成电路及其可编程电路，该集成电路包括：边缘触发时序元件，设置于时序关键路径上的电平敏感锁存器，设置于两个相邻所述电平敏感锁存器之间的主逻辑网络，设置于相邻两个所述边缘触发时序元件之间的副逻辑网络；所述主逻辑网络的输入来自一组相同相位的电平敏感锁存器，所述主逻辑网络的输出到达另一组相同相位的所述电平敏感锁存器。本申请还公开了一种基于边缘触发器和敏感锁存器的集成电路的可编程电路。本申请的基于边缘触发器和敏感锁存器的集成电路及其可编程电路，提升了集成电路性能。
Description
技术领域
本申请涉及集成电路技术领域，具体是基于边缘触发器和敏感锁存器的集成电路及其可编程电路。
背景技术
同步时序电路包含时序元件和组合逻辑网络。时序元件一般是时钟边缘触发的触发器。组合逻辑网络一般由标准单元库中的逻辑门构成，实现特定的组合逻辑。
经典的主从D触发器包含一个低电平导通的锁存器和一个高电平导通的锁存器。在上述两个锁存器之间引入逻辑网络，比如将一个逻辑网络中已有的反相器移入两个锁存器之间，可以实现相同的功能，由此得到的电路包含两组电平敏感锁存器，每组电平敏感锁存器的使能信号相位相同，两组之间的使能信号相位相反。在更普遍意义上，集成电路可以包含多相电平敏感锁存器，即，多组电平敏感锁存器，每组的使能信号相位相同或相近，组与组之间的使能信号相位显著不同。
电平敏感锁存器更灵活的时序要求有助于提高集成电路时序性能，比如，在集成电路的时序关键路径上部署多相电平敏感锁存器可以显著提高集成电路时序性能。但是现有的可编程集成电路难以实现包含多相电平敏感锁存器的集成电路。经典的可编程集成电路包含触发器，和可配置为触发器或者某一特定相位的电平敏感锁存器的时序单元。集成电路工艺进步引起制造工艺过程，电源电压，片上温度，以及其他参数扰动显著增加。因此，即使一个参数的正常值随工艺进步而减小，这个参数的最佳值和最差值并不成比例减小。这影响了集成电路性能进步，因为传统的同步时序电路设计方法要求一个逻辑级中的逻辑运算必须在一个时钟周期内完成，包括最坏情况。
为此，我们提出了一种基于边缘触发器和敏感锁存器的集成电路及其可编程电路。
发明内容
本申请的目的在于提供一种基于边缘触发器和敏感锁存器的集成电路及其可编程电路，以提高集成电路性能的进步。
为实现上述目的，本申请公开了以下技术方案：一种基于边缘触发器和敏感锁存器的集成电路，包括：边缘触发时序元件，设置于时序关键路径上的电平敏感锁存器，设置于两个相邻所述电平敏感锁存器之间的主逻辑网络，设置于相邻两个所述边缘触发时序元件之间的副逻辑网络；所述主逻辑网络的输入来自一组相同相位的电平敏感锁存器，所述主逻辑网络的输出到达另一组相同相位的所述电平敏感锁存器。
作为优选，该种基于边缘触发器和敏感锁存器的集成电路还包括有限状态机，所述有限状态机读取一条时序关键路径上的逻辑门的若干输入信号，所述时序关键路径通过一个或多个所述电平敏感锁存器。
作为优选，所述主逻辑网络包括错误检测逻辑，所述错误检测逻辑在一个所述电平敏感锁存器上的输入和输出不同，在一个所述电平敏感锁存器关断、且该电平敏感锁存器的前级电平敏感锁存器也关断时，输出报错信号。
本申请还公开了一种根据上述的基于边缘触发器和敏感锁存器的集成电路的可编程电路，包括：
边缘触发时序元件；
可配置的电平敏感锁存器，其相位包括权利要求1中的所有相位；
可编程逻辑网络，包括主可编程逻辑网络和副可编程逻辑网络，所述主可编程逻辑网络的输入仅来自一组相同相位的电平敏感锁存器，所述主可编程逻辑网络的输出仅到达另一组相同相位的电平敏感锁存器。
作为优选，所述边缘触发时序元件或任意一个特定相位的电平敏感锁存器均能够通过时序元件配置形成。
作为优选，所述时序元件包括多个不同相位的电平敏感锁存器，每个所述电平敏感锁存器均设置有第一传输门和第二传输门，所述第一传输门与控制所述电平敏感锁存器导通或关断的传输门并联设置，所述第二传输门设置于所述电平敏感锁存器的环路中，所述第一传输门和所述第二传输门的导通与关断通过来自片上存储的配置信号控制。
作为优选，所述时序元件包括多个不同相位的电平敏感锁存器，每个所述电平敏感锁存器均设置有第一三态逻辑门和第二三态逻辑门，所述第一三态逻辑门与控制所述电平敏感锁存器导通或关断的传输门并联设置，所述第二三态逻辑门设置于所述电平敏感锁存器的环路中，所述第一三态逻辑门和所述第二三态逻辑门的导通与关断通过来自片上存储的配置信号控制
作为优选，所述主可编程逻辑网络包括错误检测逻辑，所述错误检测逻辑在一个所述电平敏感锁存器上的输入和输出不同，在一个所述电平敏感锁存器关断、且该电平敏感锁存器的前级电平敏感锁存器也关断时，输出报错信号。
作为优选，包括以有限状态机形式呈现的时序错误预测单元，所述时序错误预测单元包括一个可编程的小型存储单元、一个比较器、一组存储有限状态机状态的时序单元、实现有限状态机状态转换的逻辑线网。
作为优选，所述时序错误预测单元的小型存储单元输出期望采样信号及其屏蔽位，所述时序错误预测单元的比较器比较屏蔽位有效的期望采样信号和相应的采样信号。
有益效果：本申请的基于边缘触发器和敏感锁存器的集成电路及其可编程电路，电路结构简单紧凑，能够提升集成电路性能。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为传统的基于边缘触发器的同步时序电路及其时序约束示意图；
图2为传统的基于双相电平敏感锁存器的同步时序电路及其时序约束示意图；
图3为一个主从D边缘触发器的一个等效模块；
图4为基于紧密融合的边缘触发器和双相电平敏感锁存器的同步时序电路示意图；
图5为一个能够预测时序错误的基于紧密融合的边缘触发器和双相电平敏感锁存器的同步时序电路示意图；
图6为基于四相电平敏感锁存器的同步时序电路及其时序约束示意图；
图7为基于紧密融合的边缘触发器和四相电平敏感锁存器的同步时序电路示意图；
图8为一个能够检测时序错误的基于紧密融合的边缘触发器和四相电平敏感锁存器的同步时序电路示意图；
图9为传统的可编程逻辑阵列(FPGA)中的一个可配置逻辑单元(CLB)的部分示意图；
图10为一个新型的CLB中的可配置时序单元的示意图；
图11为一个新型的可编程逻辑阵列(FPGA)中的一个可配置逻辑单元(CLB)的部分示意图；
图12为图11中的扩展的可配置时序单元的示意图；
图13为一个新型的可编程逻辑阵列(FPGA)中的一个可配置逻辑单元(CLB)的部分示意图；
图14为图13中的新型的可配置时序单元的示意图；
图15为新型的、包含一个电平敏感锁存器的可配置逻辑单元(CLB)的示意图；
图16为新型的、包含一个电平敏感锁存器、通过一个多路选择器在多个相位中选择使能信号可配置逻辑单元(CLB)的示意图；
图17为可以检测时序错误的、包含一个电平敏感锁存器和比较其输入输出的时序错误检测逻辑的可配置逻辑单元(CLB)的示意图；
图18为可以检测时序错误的、包含一个可配置为电平敏感锁存器的时序单元和比较其输入输出的时序错误检测逻辑的可配置逻辑单元(CLB)的示意图；
图19为可以预测基于紧密融合的边缘触发器和双相电平敏感锁存器的同步时序电路的时序错误的可编程电路的一部分的示意图；
图20为图19所示电路的改进。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本文中，术语“包括”意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
实施例
参考图1所示的一种基于边缘触发器和敏感锁存器的集成电路，包括：边缘触发时序元件，设置于时序关键路径上的电平敏感锁存器，设置于两个相邻电平敏感锁存器之间的主逻辑网络，设置于相邻两个边缘触发时序元件之间的副逻辑网络；主逻辑网络的输入来自一组相同相位的电平敏感锁存器，主逻辑网络的输出到达另一组相同相位的电平敏感锁存器。边缘触发时序元件可以是触发器，电平敏感锁存器可以包括低电平导通的电平敏感锁存器、高电平导通的电平敏感锁存器，其中一个低电平导通的电平敏感锁存器和一个高电平导通的电平敏感锁存器组成一个主从D触发器。在本实施例中，该种基于边缘触发器和敏感锁存器的集成电路还包括有限状态机，有限状态机读取一条时序关键路径上的逻辑门的若干输入信号即从时序关键路径上的逻辑门的旁路输入采样信号，时序关键路径通过一个或多个电平敏感锁存器。主逻辑网络包括错误检测逻辑，错误检测逻辑在一个电平敏感锁存器上的输入和输出不同，在一个电平敏感锁存器关断、且该电平敏感锁存器的前级电平敏感锁存器也关断时，输出报错信号。
本申请还公开了一种如上述的基于边缘触发器和敏感锁存器的集成电路的可编程电路，包括：
边缘触发时序元件；
可配置的电平敏感锁存器，其相位包括权利要求1中的所有相位；
可编程逻辑网络，包括主可编程逻辑网络和副可编程逻辑网络，主可编程逻辑网络的输入仅来自一组相同相位的电平敏感锁存器，主可编程逻辑网络的输出仅到达另一组相同相位的电平敏感锁存器。
边缘触发时序元件或任意一个特定相位的电平敏感锁存器均能够通过时序元件配置形成。即可编程集成电路包括一种时序元件，其可配置为边缘触发时序元件如触发器，电平敏感锁存器如高电平导通的电平敏感锁存器或者低电平导通的电平敏感锁存器；或者，可编程集成电路包括两种时序元件，其中一种可配置为边缘触发时序元件如触发器或电平敏感锁存器如低电平导通的电平敏感锁存器，另一种可配置为边缘触发时序元件如触发器或电平敏感锁存器如高电平导通的电平敏感锁存器。
时序元件包括多个不同相位的电平敏感锁存器，每个电平敏感锁存器均设置有第一传输门和第二传输门，第一传输门与控制电平敏感锁存器导通或关断的传输门并联设置，第二传输门设置于电平敏感锁存器的环路中。第一传输门和第二传输门的导通与关断通过来自片上存储的配置信号控制。
时序元件包括多个不同相位的电平敏感锁存器，每个电平敏感锁存器均设置有第一三态逻辑门和第二三态逻辑门，第一三态逻辑门与控制电平敏感锁存器导通或关断的传输门并联设置，第二三态逻辑门设置于电平敏感锁存器的环路中，第一三态逻辑门和第二三态逻辑门的导通与关断通过来自片上存储的配置信号控制。
主可编程逻辑网络包括错误检测逻辑，错误检测逻辑在一个电平敏感锁存器上的输入和输出不同，在一个电平敏感锁存器关断、且该电平敏感锁存器的前级电平敏感锁存器也关断时，输出报错信号。
时序元件包括与一个通过时钟信号控制的传输门并联的传输门链，传输门链上的传输门的控制信号选择实现同步或者异步置位复位。
时序元件包括多个置位复位信号、与一个电路节点相连的多个传输门，多个传输门通过多个置位复位信号一一对应控制。
图1显示传统的基于边缘触发器的同步时序电路，及其与信号建立时间和保持时间相关的时序约束。d是一个逻辑级中的信号传输时延，Tc是时钟周期，Thold是信号保持时间约束，Tsetup是信号建立时间约束。建立时间和保持时间是数据信号在关闭触发器的时钟边沿之前和之后必须保持稳定的最小时间。在传统的静态时序分析方法中，逻辑门和互联时延在每一逻辑级中积累，得到的信号传输路径时延与接受信号的触发器的信号建立和保持时间约束做比较。
图2显示传统的基于双相电平敏感锁存器的同步时序电路，及其与信号建立和保持时间相关的时序约束。在该电路中，信号传输经过由两个相反相位的时钟信号交替控制的电平敏感锁存器序列。其中di是第i个逻辑级中的信号传输时延，Tc是时钟周期，Thold是信号保持时间约束，Tsetup是信号建立时间约束。图中电平敏感锁存器当时钟信号高电平时导通，时钟信号在半个时钟周期内高电平。每一个电平敏感锁存器相对于锁存器去能信号或关闭时钟边沿有一个建立时间和一个保持时间，即数据信号在锁存器去能信号或关闭时钟边沿之前和之后必须保持稳定的最小时间。
在一个基于多相锁存器的集成电路中，信号传输通过一序列由一组多相时钟信号开启的电平敏感锁存器。在一个典型设计中，当时钟信号使得一个锁存器变透明，数据信号通过该锁存器(通常穿过一个组合逻辑网络)，到达一个在下一时钟周期透明的锁存器。如果在接受锁存器透明之前信号到达，信号等待下一级传输。如果信号在接受锁存器透明时到达，时间借用发生，信号继续传输穿过下一逻辑级。如果信号在接收端锁存器透明然后不透明之后到达，信号不能传输通过锁存器。信号必须再等待一个时钟周期才能通过锁存器，在这段时间里下一时钟周期的逻辑计算可能摧毁该信号而造成一个逻辑错误。
因此，信号需要在接收端锁存器变不透明前到达。建立时间描述的是信号到达一个电平敏感锁存器的时间和使得电平敏感锁存器不透明的时钟边沿的到达时间之间的最小允许时间。数据信号需要在时钟边沿使得电平敏感锁存器不透明之后保持稳定。保持时间描述的是在使得电平敏感锁存器不透明的时钟边沿之后数据信号需要保持稳定的最小时间间隔。
在静态时序分析中，每一个逻辑级中的逻辑门和互连时延累积起来。从所有可能路径到达接收端电平敏感锁存器的最晚信号到达时间用来检查与信号建立时间和保持时间相关的时序约束，如图2所示。与图1中基于边缘触发器的同步时序电路的时序约束相比较，基于双相电平敏感锁存器的同步时序电路的时序约束更为宽松，因此电路可以在更高时钟频率下运行而不产生时序错误。另一方面，基于边缘触发器的同步时序电路具有设计方法简单的优点。因此，本专利涉及的一个实施方式是基于紧密融合的边缘触发器和多相电平敏感锁存器的同步时序电路。
图3显示一个边缘触发时序元件等效于一个包含多相电平敏感锁存器的等效模块。具体来说，一个时钟信号上升沿触发的主从D触发器等效于一对串联的分别在两个相反时钟相位里导通的电平敏感锁存器，即，一个在输入端的低电平导通的电平敏感锁存器和一个在输出端的高电平导通的电平敏感锁存器。
图4显示基于紧密融合的边缘触发器和双相电平敏感锁存器的同步时序电路，其中大多数时序单元由边缘触发器实现，少部分，比如在时序关键路径上的时序单元由双相电平敏感锁存器实现。其中的边缘触发器可以理解为是由使能信号为反相f的锁存器和使能信号为f的锁存器组成的主从D触发器。使能信号为f的锁存器的输出可以通过逻辑网络到达边缘触发器(或者使能信号为反相f的锁存器)的输入；使能信号为反相f的锁存器的输出不能通过逻辑网络到达边缘触发器的输入(但是可以通过逻辑网络到达使能信号为f的锁存器的输入)。一部分逻辑网络的输入仅来自于一组(使能信号为反相f的)电平敏感锁存器，其输出仅到达另一组(使能信号为f的)电平敏感锁存器。基于紧密融合的边缘触发器和双相电平敏感锁存器的同步时序电路可以通过(1)将若干在时序关键路径上的边缘触发器分解为双相电平敏感锁存器，(2)将部分逻辑网络移入双相电平敏感锁存器之间来实现。
图5显示一个能够预测时序错误的基于紧密融合的边缘触发器和双相电平敏感锁存器的同步时序电路，电路基于优于最坏情况集成电路设计技术。这种设计技术允许一条信号传输路径时延超过时钟周期。为保证零错误率，当一个信号在该路径中传输时，一个监视模块产生一个信号，该信号启动一个时钟控制逻辑门，给出一个额外时钟周期，使得过慢的逻辑运算得以完成，然后恢复系统运行。
图5显示一个有限状态机形式的监视模块，该有限状态机在多个时钟相位中从组合逻辑网络中提取输入信号。构建有限状态机首先要确认在包含多相电平敏感锁存器的集成电路中跨越一个或多个逻辑级的时序关键路径，然后选择时序关键路径上的逻辑门的部分旁路输入，然后设计一个在多个时钟相位中在旁路输入接收到预定模式的信号后输出逻辑值1的有限状态机。对在一条信号传输路径上的一个逻辑门来说，一个旁路输入是一个不在路径上的逻辑门输入。为让一个信号传输通过一条路径，一个旁路输入需要取该逻辑门的非控制逻辑值。为让一个信号在多个时钟相位中传输通过一条时序关键路径，旁路输入需要在特定相位分别取特定的非控制逻辑值。比如，图5显示在一条跨越两个逻辑级的时序关键路径上的两个与门。两个与门的两个旁路输入需要在两个连续的时钟相位取逻辑值1。可以构建一个当两个边沿输入在两个连续的时钟相位取逻辑值1后输出逻辑值1的有限状态机。
图6显示基于四相电平敏感锁存器的同步时序电路及其时序约束。信号传输通过一序列由四个不同相位的时钟信号分别控制的电平敏感锁存器。图中四个不同相位的时钟信号分别在时钟周期的0，25％，50％，和75％上升，在时钟周期的50％，75％，100％，和25％下降。di是第i个逻辑级中的信号传输时延，Tc是时钟周期，Thold是信号保持时间约束，Tsetup是信号建立时间约束。在任何数据信号传输路径上，电平敏感锁存器依次变透明：在一个电平敏感锁存器变透明后，数据信号从它传输通过一个逻辑网络，在逻辑网络的输出端接受信号的电平敏感锁存器在下一时钟相位变透明。每一个电平敏感锁存器在两个连续的时钟相位中透明，在另两个连续的时钟相位不透明。信号传输通过第一个逻辑级的时延必须小于三个时钟相位除去接受端电平敏感锁存器的建立时间，使得信号有时间在接受端电平敏感锁存器不透明之前建立；它还必须大于接受端电平敏感锁存器的保持时间除去一个时钟周期，使得前一周期的信号在接收端电平敏感锁存器不透明后保持。这一保持时间约束通常很容易满足，因为它要求信号传输时延大于一个负值。任何时钟漂移和/或不确定性需要考虑进来。
图6还给出一个基于多相电平敏感锁存器的集成电路的建立和保持时间约束的普遍形式，其中信号传输通过一序列由不同相位的时钟信号分别控制的电平敏感锁存器。设k为时钟相位数，m为一个电平敏感锁存器不透明的时钟相位数，n为一条信号传输路径穿过的逻辑级数，图6给出了在一个基于多相电平敏感锁存器的集成电路中的建立时间和保持时间的普遍形式。具体来说，n增加一，可允许的穿过n个逻辑级的最大最小数据传输路径时延分别增加一个时钟相位的时长。这是对于一个基于多相电平敏感锁存器的电路，其中信号传输通过一序列有连续相位时钟信号控制的电平敏感锁存器。在某些情况下，在一条信号传输路径上的电平敏感锁存器序列中某些时钟相位可能缺失。在更普遍意义上来说，到达一个电平敏感锁存器的数据信号的建立时间约束取决于下一个锁存器关闭信号，其保持时间约束取决于前一个锁存器关闭信号。这对电平敏感锁存器构成的触发器同样成立。
当信号传输经过的逻辑级数n趋近无穷时，图6或图2中的时序约束趋近于图1中的时序约束。但实际上在大多数情况中，n很小，图6或图2中的时序约束比图1中的时序约束更宽松，给集成电路性能优化更多空间。这是因为：(1)只有当数据信号晚于锁存器使能信号到达锁存器时信号传输路径通过一个电平敏感锁存器；其他情况下电平敏感锁存器输出信号到达时间取决于锁存器使能信号到达时间。(2)考虑参数扰动，当参数扰动不完全相关时，信号传输路径越长，参数扰动相互抵消效果越大，导致最坏情况负时间裕量出现在一条有限长度信号传输路径上；例外情况是信号在一个闭环中传输，其最坏情况负时间裕量出现在无限长度信号传输路径上。上述例外情况需要在时序分析中考虑。时序分析不需要跟踪信号传输通过无穷逻辑级，因为当信号传输通过的逻辑级数n增加时，每个逻辑级对任何负时间裕量的贡献减小，所以在某一时刻结束计算信号到达时间可以获得足够的精度。
图7显示基于紧密融合的边缘触发器和四相电平敏感锁存器的同步时序电路，其中大多数时序单元由边缘触发器实现，少部分，比如在时序关键路径上的时序单元由四相电平敏感锁存器实现。其中的边缘触发器可以理解为是由使能信号为f3的锁存器和使能信号为f1的锁存器组成的主从D触发器。使能信号为f1的锁存器的输出可以通过逻辑网络到达边缘触发器(或者使能信号为f2的锁存器)的输入；使能信号为f2或者f3或者f4的锁存器的输出不能通过逻辑网络到达边缘触发器的输入(但是可以通过逻辑网络到达使能信号为f3或者f4或者f1的锁存器的输入)。一部分逻辑网络的输入仅来自于一组(使能信号为f2或者f3或者f4的)电平敏感锁存器，其输出仅到达另一组(使能信号为f2或者f3或者f4的)电平敏感锁存器。
图8显示一个能够检测时序错误的基于紧密融合的边缘触发器和四相电平敏感锁存器的同步时序电路，其包含一个比较锁存器输入输出的逻辑门。在图8所示的集成电路中，信号传输通过一序列由四相位的时钟信号控制的电平敏感锁存器。锁存器依次变透明，依次变不透明。每一个锁存器在两个连续的时钟相位中保持不透明。当一个电平敏感锁存器不透明，它的前一级电平敏感锁存器也不透明时，应该没有信号到达它们之间的逻辑网络；否则，这样一个信号是一个迟到的信号，该信号无法通过接收端的电平敏感锁存器，会在接下来的逻辑运算中被摧毁。这样一个迟到的信号可以被一个时序错误检测装置检测到，该装置包括一组比较器，每个比较器比较在一条时序关键路径终点的电平敏感锁存器的输入输出。或者，如果信号迟到太晚，在时序关键路径终点的装置无法捕捉到，可以在时序关键路径的中部插入一个电平敏感锁存器和时序错误检测装置，插入的电平敏感锁存器与在时序关键路径终点的锁存器由同样的时钟信号控制。插入这样一个时序错误检测装置包括确认一组时序关键路径，其相对于一组给定的时钟信号的时延不超出给定余量范围。检测到时序错误会调用一个时序错误恢复机制，比如重新执行出错的运算，或一个时序错误纠正机制，比如移动时钟相位来捕捉一个迟到的信号。
图9显示一个典型的可编程逻辑阵列(FPGA)中的一个可配置逻辑单元(CLB)的部分结构，包括一个逻辑产生器(LUT)，一个异或门，若干多路选择器，一个边缘触发器(DFF)，和一个可配置时序单元，其可以配置为一个边缘触发器或者低电平导通的电平敏感锁存器(LATCH)。在这个可编程逻辑阵列上实现包含双相电平敏感锁存器的电路有可观的资源浪费。高电平导通的电平敏感锁存器只能通过反相时钟信号实现。由于该CLB中所有8个时序单元共用一个时钟信号，反相时钟信号导致该CLB中所有8个时序单元只能实现时钟下降沿触发的边缘触发器或者高电平导通的电平敏感锁存器。其中4个边缘触发器变为时钟下降沿触发，从而浪费。另4个可配置为下降沿触发的边缘触发器或者高电平导通的电平敏感锁存器。在很多情况下，高电平导通的电平敏感锁存器并不多。如果为了增加利用率，将高电平导通的电平敏感锁存器集中到一个CLB中，将需要占用更多的布线资源。上述可配置时序单元的传统实现方式是由一个典型的触发器增加两个传输门后可以简化为一个低电平导通的电平敏感锁存器，并配置一定的组合逻辑实现复位置位功能。
图10显示一个新型的可配置时序单元，包含一个由两个电平敏感锁存器组成的主从D触发器。其中一个反相器和一个相邻的传输门可以实现为一个三态反相器，如虚线框内所示。对于数据输入D，输出Q，时钟CK，时钟使能CE，置位复位SR，全局置位复位GSR，同步置位复位FFSYNC，内部控制信号的一种实现方式如下：内部时钟CLK＝CK&CE，CLK0＝CLK|GSR|SR|(～CE)，ASR＝(SR&(～FFSYNC))|GSR，SSR＝SR&(～CLK)，SASR＝ASR|SSR,CBASR＝ASR|(～CLK)，LCASR＝ASR|CLK。SR或GSR的逻辑值为1时，Q的逻辑值为ZRST的反。FFSYNC为1时，SR和GSR是同步置位复位，Q的逻辑值在下一时钟周期改变；FFSYNC为0时，SR和GSR是异步置位复位，Q的逻辑值即时改变。在两个由时钟信号控制的传输门之后分别有两个由SASR或ASR信号控制的传输门，引入置位复位信号ZRST，实现同步或异步置位复位功能。LHL为1时，第二个锁存器的由时钟信号CK控制的传输门被一个并联的由LHL控制的传输门绕过，同时另一个在回路上的由LHL控制的传输门关断，由此，可配置时序单元配置为一个低电平导通的电平敏感锁存器。在LHL为0时，可配置时序单元配置为一个主从D触发器。相比于传统的可配置时序单元，新型可配置单元通过共用内部控制信号，实现了丰富的功能，减少了芯片面积，节省芯片成本。和传统的可配置时序单元一样，该单元可以配置为触发器或者低电平导通的电平敏感锁存器。
图11显示一个新型的可编程逻辑阵列(FPGA)中的一个可配置逻辑单元(CLB)的部分结构，包括一个逻辑产生器(LUT)，一个异或门，若干多路选择器，一个边缘触发器，和一个扩展的可配置时序单元。
图12显示图11中的扩展的可配置时序单元，相比图10中的单元，通过增加两个由LHH信号控制的传输门，丰富了可配置功能，使得该模块可以配置为触发器，高电平导通的电平敏感锁存器，或者低电平导通的电平敏感锁存器。当LHH信号为1时，低电平导通的电平敏感锁存器被由LHH信号控制的传输门绕过，时序单元配置为高电平导通的电平敏感锁存器。当LHL信号为1时，高电平导通的电平敏感锁存器被由LHL信号控制的传输门绕过，时序单元配置为低电平导通的电平敏感锁存器。当LHH和LHL信号都为0时，时序单元配置为主从D触发器。
图13显示一个新型的可编程逻辑阵列(FPGA)中的一个新型的可配置逻辑单元(CLB)的部分结构，包括一个逻辑产生器(LUT)，一个异或门，若干多路选择器，一个边缘触发器，和一个新型的可配置时序单元。
图14显示图13中的新型的可配置时序单元，相比图12中的单元，通过配置两个有LHH信号控制的传输门，减少两个由LHL信号控制的传输门，该新型可配置时序单元可以配置为触发器或者高电平导通的电平敏感锁存器。当LHH信号为1时，低电平导通的电平敏感锁存器被由LHH信号控制的传输门绕过，时序单元配置为高电平导通的电平敏感锁存器。当LHH信号为0时，时序单元配置为主从D触发器。
图15显示一个新型的可编程逻辑阵列(FPGA)中的一个新型的可配置逻辑单元(CLB)的部分结构，包括一个逻辑产生器(LUT)，一个异或门，若干多路选择器，一个高电平导通或者低电平导通的电平敏感锁存器(LHH/LHL)，和一个可配置时序单元，其可以配置为一个边缘触发器或者低电平导通的电平敏感锁存器(DFF/LHL)，或者可以配置为一个边缘触发器或者高电平导通的电平敏感锁存器(DFF/LHH)，或者可以配置为一个边缘触发器，或者高电平导通的电平敏感锁存器，或者低电平导通的电平敏感锁存器(DFF/LHH/LHL)。
图16显示一个新型的可编程逻辑阵列(FPGA)中的一个新型的可配置逻辑单元(CLB)的部分结构，包括一个逻辑产生器(LUT)，一个异或门，若干多路选择器，一个边缘触发器(DFF)，和一个可以配置为高电平导通或者低电平导通的电平敏感锁存器(LHH/LHL)，其使能信号通过一个多路选择器在时钟信号和反相的时钟信号之间选择。通过选择不同相位的时钟信号实现配置为高电平导通或者低电平导通的电平敏感锁存器。
图11到图16所示的新型可编程逻辑阵列和可配置时序单元增强了可编程器件的配置能力，在实现包含多相电平敏感锁存器的集成电路时大幅减小所需芯片面积，节省硬件成本。
图17显示可以检测时序错误的新型的可配置逻辑单元(CLB)，其中包含一个电平敏感锁存器，和时序错误检测逻辑。时序错误检测逻辑在电平敏感锁存器的输入输出不相同，而且电平敏感锁存器关断，而且电平敏感锁存器的前级电平敏感锁存器也关断时，输出报错信号。电平敏感锁存器高电平导通，通过选择时钟信号相位，可以实现低电平导通或者不同时钟相位的电平敏感锁存器。CLB为实现基于紧密融合的边缘触发器和多相电平敏感锁存器的同步时序电路降低芯片成本。
图18显示可以检测时序错误的新型的可配置逻辑单元(CLB)，其中包含一个可配置为电平敏感锁存器的时序单元，和时序错误检测逻辑。时序错误检测逻辑在时序单元配置为电平敏感锁存器时，而且电平敏感锁存器的输入输出不相同，而且电平敏感锁存器关断，而且电平敏感锁存器的前级电平敏感锁存器也关断时，输出报错信号。可配置时序单元可以配置为高电平敏感锁存器或者低电平敏感锁存器。相应地，时序错误检测逻辑选择不同相位的时钟信号作为输入。CLB为实现基于紧密融合的边缘触发器和多相电平敏感锁存器的同步时序电路降低芯片成本。
图19显示一个作为可编程电路的一部分的时序错误预测单元，该单元可以预测基于紧密融合的边缘触发器和双相电平敏感锁存器的同步时序电路中可能出现的时序错误。该预测单元是以一个有限状态机的形式实现的，包括一组触发器或寄存器存储有限状态机的状态、一个加法器或类似逻辑在有限状态机的状态之间转换、一个(比如基于同或门实现的)比较器、一个可编程的小型存储单元或一个LUT；用户通过可编程器件上载该小型存储单元的内容。预测电路运行时根据有限状态机的状态读取该LUT或小型存储单元的内容，将读取的内容输出并和从逻辑线网中采样的信号做比较。若比较结果为相同，则有限状态机转换到下一个状态。经过若干个时钟周期，如果采样信号与在每一个时钟周期的预期信号相符合，有限状态机转换到一个最终状态，并输出一个信号预测一个时序错误的发生。根据这个预测信号，系统可以修复该时序错误。
图20显示图19所示预测电路的一个改进，其中LUT或小型存储单元有两个输出，一个输出是期望采样信号(pattern)，另一个输出是期望采样信号的屏蔽位(mask)。功能扩展的比较器只比较屏蔽位为1的期望采样信号是否和采样信号一致。图20显示一种所述功能扩展的比较器的实现方式，包括异或门，与门，和或非门。小型存储单元输出n位期望采样信号，n位屏蔽位。功能扩展的比较器包括n个异或门，n个与门，1个n输入或非门。每个异或门比较一位采样信号和期望采样信号。每个与门将一个异或门的输出和一位屏蔽位相与。所述或非门的输入来自n个所述与门的输出。加法器的一个输入来自有限状态机的状态，另一个输入来自n-1位0和一个最低位，所述最低位来自所述或非门输出。
最后应说明的是：以上所述仅为本申请的优选实施例而已，并不用于限制本申请，尽管参照前述实施例对本申请进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (10)
1.一种基于边缘触发器和敏感锁存器的集成电路，其特征在于，包括：边缘触发时序元件，设置于时序关键路径上的电平敏感锁存器，设置于两个相邻所述电平敏感锁存器之间的主逻辑网络，设置于相邻两个所述边缘触发时序元件之间的副逻辑网络；所述主逻辑网络的输入来自一组相同相位的电平敏感锁存器，所述主逻辑网络的输出到达另一组相同相位的所述电平敏感锁存器。
2.根据权利要求1所述的基于边缘触发器和敏感锁存器的集成电路，其特征在于，该种基于边缘触发器和敏感锁存器的集成电路还包括有限状态机，所述有限状态机读取一条时序关键路径上的逻辑门的若干输入信号，所述时序关键路径通过一个或多个所述电平敏感锁存器。
3.根据权利要求1所述的基于边缘触发器和敏感锁存器的集成电路，其特征在于，所述主逻辑网络包括错误检测逻辑，所述错误检测逻辑在一个所述电平敏感锁存器上的输入和输出不同，在一个所述电平敏感锁存器关断、且该电平敏感锁存器的前级电平敏感锁存器也关断时，输出报错信号。
4.一种根据权利要求1-3任意一项所述的基于边缘触发器和敏感锁存器的集成电路的可编程电路，其特征在于，包括：
边缘触发时序元件；
可配置的电平敏感锁存器，其相位包括权利要求1中的所有相位；
可编程逻辑网络，包括主可编程逻辑网络和副可编程逻辑网络，所述主可编程逻辑网络的输入仅来自一组相同相位的电平敏感锁存器，所述主可编程逻辑网络的输出仅到达另一组相同相位的电平敏感锁存器。
5.根据权利要求4所述的基于边缘触发器和敏感锁存器的集成电路的可编程电路，其特征在于，所述边缘触发时序元件或任意一个特定相位的电平敏感锁存器均能够通过时序元件配置形成。
6.根据权利要求5所述的基于边缘触发器和敏感锁存器的集成电路的可编程电路，其特征在于，所述时序元件包括多个不同相位的电平敏感锁存器，每个所述电平敏感锁存器均设置有第一传输门和第二传输门，所述第一传输门与控制所述电平敏感锁存器导通或关断的传输门并联设置，所述第二传输门设置于所述电平敏感锁存器的环路中，所述第一传输门和所述第二传输门的导通与关断通过来自片上存储的配置信号控制。
7.根据权利要求5所述的基于边缘触发器和敏感锁存器的集成电路的可编程电路，其特征在于，所述时序元件包括多个不同相位的电平敏感锁存器，每个所述电平敏感锁存器均设置有第一三态逻辑门和第二三态逻辑门，所述第一三态逻辑门与控制所述电平敏感锁存器导通或关断的传输门并联设置，所述第二三态逻辑门设置于所述电平敏感锁存器的环路中，所述第一三态逻辑门和所述第二三态逻辑门的导通与关断通过来自片上存储的配置信号控制。
8.根据权利要求4所述的基于边缘触发器和敏感锁存器的集成电路的可编程电路，其特征在于，所述主可编程逻辑网络包括错误检测逻辑，所述错误检测逻辑在一个所述电平敏感锁存器上的输入和输出不同，在一个所述电平敏感锁存器关断、且该电平敏感锁存器的前级电平敏感锁存器也关断时，输出报错信号。
9.根据权利要求5所述的基于边缘触发器和敏感锁存器的集成电路的可编程电路，其特征在于，包括以有限状态机形式呈现的时序错误预测单元，所述时序错误预测单元包括一个可编程的小型存储单元、一个比较器、一组存储有限状态机状态的时序单元、实现有限状态机状态转换的逻辑线网。
10.根据权利要求9所述的基于边缘触发器和敏感锁存器的集成电路的可编程电路，其特征在于，所述时序错误预测单元的小型存储单元输出期望采样信号及其屏蔽位，所述时序错误预测单元的比较器比较屏蔽位有效的期望采样信号和相应的采样信号。
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