TW201937856A - 用於保護數位電路免受時間誤差之方法及安排 - Google Patents

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Abstract

暫時儲存從前一電路元件的輸出獲得的數位值並且使其在受控時刻可用於後續電路元件。接收用於暫時儲存的數位值、以及觸發信號，所述觸發信號的觸發沿定義可允許時限，在所述可允許時限之前，數位值必須出現在所述資料輸入處以變得可用於所述後續電路元件。第一脈衝致能子暫存器級和第二脈衝致能子暫存器級的序列用於暫時儲存所述數位值。向所述第一脈衝致能子暫存器級提供相對於由所述第二脈衝致能子暫存器級接收到的所述觸發信號而被延遲的所述觸發信號。所述延遲的長度係所述觸發信號的週期的一部分。輸出定時事件觀察信號以作為所述資料輸入處的所述數位值已經在時間視窗內變化的指示符，所述時間視窗在所述可允許時限處開始並且短於所述觸發信號的一個週期。

Description

用於保護數位電路免受時間誤差之方法及安排
本發明關於由其構建積體電路之基本元件或單元。具體地，本發明關於防止可能以其他方式由與諸如時鐘信號等觸發信號有關的延遲所引起的處理錯誤。
積體電路中的資料處理可以在管線中發生，其中一個或多個先前組合邏輯單元的輸出將構成一個或多個後續組合邏輯單元的輸入。中間結果儲存在所述組合邏輯單元之間的暫存器中。時鐘信號對數位值透過管道的傳播進行同步；具體是將值儲存到暫存器中。作為所述暫存器的一些基本構建塊是鎖存器和觸發器。
鎖存器與觸發器之間的重要區別係鎖存器在時鐘信號（或致能（enabling）信號或任何其他脈衝控制信號）的整個脈衝期間係透明的：其輸出甚至根據遲到的輸入值（即，即使該輸入值在當前時鐘脈衝開始之後改變了其狀態）也可以獲得適當的值。觸發器將根據時鐘脈衝的觸發沿處的（多個）輸入值來鎖定其輸出，因此此後的任何輸入值變化都只能影響時鐘脈衝的下一觸發沿處的輸出。單邊沿觸發型觸發器只能改變其在時鐘脈衝的一個（上升或下降）沿處的狀態，而雙邊沿觸發型觸發器可以改變其在上升時鐘沿和下降時鐘沿兩者處的狀態。
在理想電路中，每個電路元件使其輸出在資料以適當的時鐘脈衝被讀取到後續電路元件中之前足夠早地穩定下來。在實際電路中，情況並非總是如此。如果管線中的先前電路元件在使其輸出穩定方面較遲，則後續電路元件可能操作不正確或以不可預測的方式操作。在最壞的情況下，像這樣的時間誤差可能嚴重擾亂演算法的整個執行，並且甚至在受控的情況下，其也可能需要再作處理並從管線中清除錯誤資料，從而導致延遲和不必要的能耗。
以極低電源電壓運行的積體電路特別易於出現時間誤差，因為低電源電壓增強了例如電晶體與電路中的其他微尺度部件之間的隨機結構差異的效果，所述電晶體與電路中的其他微尺度部件在理論上應該是彼此相同的，但實際上卻並不相同。一種解決方案將是維持足夠高的電源電壓，具有合適的安全裕量，但這與最小化電路能耗的目標背道而馳。
鎖存器可能比觸發器更能容忍時間誤差，因為到鎖存器的遲到到達輸入位在鎖存器的輸出穩定在適當的值之前僅引起相應的延遲（只要延遲短於致能鎖存器的時鐘脈衝）。如果後續組合邏輯足夠快，則它甚至可以趕上延遲，使得在下一個電路元件的輸入處再次按時處理。這稱為時間借用：鎖存器的操作允許前一電路元件從後續電路元件「借用」一些處理時間。傳統觸發器不允許時間借用，因為它們將它們的輸出鎖定在時控脈衝的邊沿。然而，觸發器具有某些其他優點，這些優點會提倡在設計積體電路時偏好它們。
被稱為剃刀的解決方案係一種能夠至少檢測時間誤差的觸發器。圖1展示了剃刀原理。初始地，多工器101將其上輸入連接到輸出，因此輸入資料D1進入主觸發器102，所述主觸發器在時鐘脈衝CLK的上升沿讀入所述輸入資料。如果輸入資料已經及時穩定，則相同的輸入值進入到由延遲時鐘CLKD控制的影子鎖存器103中。主觸發器102和影子鎖存器103的相同輸出進入互斥或（XOR）閘104，所述互斥或閘的輸出（命名為誤差（ERROR））保持為低。然而，如果D1的值在其被讀入到主觸發器102中之後發生改變，則主觸發器102的輸出和影子鎖存器103的輸出不同。ERROR信號將變高，這反過來使多工器101改變其有效輸入，最終在CLK信號的下一上升沿處恢復從影子鎖存器103到主觸發器102的正確值。剃刀方式的已知缺點係主觸發器102的定時違規可能引起輸出Q1的亞穩態。亞穩態可以傳播到管線中的後續電路元件。糾錯機制還在主觸發器102的輸出恢復到正確值之前引入一個完整時鐘週期的強制延遲。
本發明的目的係提供一種暫存器電路，所述暫存器電路用於使用觸發器方式在管線中暫時儲存數位值、但同時允許時間借用。本發明的另一目的係提供這種將適用於單邊沿觸發型觸發器和雙邊沿觸發型觸發器兩者的方式。本發明的進一步目的係可以由庫單元和客製化單元兩者來構建根據本發明之暫存器電路。本發明的又另一目的係暫存器電路能夠向積體電路的其他部分通告時間借用的發生。
本發明的目的係藉由以下方式來實現的：提供一起構成觸發器類型的暫存器電路的第一脈衝致能子暫存器級和第二脈衝致能子暫存器級；以及相對於進入第二脈衝致能子暫存器級的觸發信號，有意地延遲到第一脈衝致能子暫存器級的觸發信號。
根據本發明之暫存器電路的特徵在於所附獨立項的特徵部分中所引用的特徵關於一種暫存器電路。
根據本發明的積體電路的特徵在於其包括至少一個上述類型的暫存器電路。
根據本發明的方法的特徵在於所附獨立項的特徵部分中所引用的特徵關於一種方法。
本發明還以用於設計積體電路的一部分的一組庫指令的形式來覆蓋實施方式，所述組庫指令儲存在機器可讀有形媒介上。所述組庫指令包括一組或多組一個或多個機器可讀指令，所述機器可讀指令當由被適配用於設計積體電路的電腦執行時被配置用於實現對上述類型的暫存器電路的設計。
在附屬項中描述了本發明的進一步實施方式和優點。
動詞「包括」在本文中作為開放式限制，除了字面上提到的那些之外，不排除還有其他特徵的存在。
對於熟悉該項技術者顯而易見的是，隨著技術的進步，本發明的基本理念可以以各種方式實施。因此，本發明及其實施方式不限於上述示例，而是它們可以在申請專利範圍的範圍內變化。
本發明的實施方式旨在用於在積體電路中使用，其中在由組合邏輯單元序列組成的管線中處理數位資料。具體地，本發明的實施方式旨在作為暫存器電路，所述暫存器電路用於暫時儲存從前一電路元件的輸出（例如，從前一組合邏輯單元的輸出）獲得的數位值。暫時儲存在此意味著將前一電路元件的輸出值讀入到暫存器電路中並使（並保持）其在由觸發信號確定的持續時間內在暫存器電路的輸出處可用，對於同步電路而言，所述觸發信號通常被稱為時鐘信號。在不失一般性的情況下，術語「時鐘」信號也可以用於非同步電路，並且在本說明書中這些術語基本上作為彼此的同義詞。
本發明的實施方式通常被分類為觸發器類型的暫存器電路。這意味著，當處理的定時按預期進行時，暫存器電路的資料輸入處的數位值在由時鐘信號的觸發沿所定義的可允許時限之前穩定，並且暫存器電路的資料輸出在觸發沿被鎖定到該值。可允許時限不在觸發沿處，而是略微前於觸發沿；可允許時限與觸發沿之間的最短可允許間隔被稱為觸發器型暫存器電路的建立時間。由於建立時間（本質上）係恆定的並且是所討論的暫存器電路的特性，因此時鐘信號的觸發沿可以認為是「定義」了可允許時限，因為可允許時限總是比觸發沿早一個建立時間。建立時間只是時鐘信號的半週期的一小部分。
圖2示意性地展示了用於暫時儲存從前一電路元件的輸出獲得的數位值的觸發器類型的暫存器電路。圖2中未示出前一電路元件，但是可以看到暫存器電路包括用於接收數位值以供暫時儲存的資料輸入201。暫存器電路還包括用於輸出暫時儲存的數位值（即用於使其可用於後續電路元件）的資料輸出202。通常，前一電路元件和後續電路元件係屬於積體電路內的管線的組合邏輯單元。根據常規符號，大寫字母D和Q分別用於代表資料輸入201和資料輸出202處的信號。
在資料輸入201與資料輸出202之間的資料傳播路徑上，存在第一脈衝致能子暫存器級203和第二脈衝致能子暫存器級204的序列。在脈衝致能的情況下，第一子暫存器級和第二子暫存器級係透明的，因為無論何時它們的致能脈衝都是有效的，對應脈衝致能子暫存器級的輸入的任何變化立即在其輸出處反映出來。當致能脈衝無效時，脈衝致能子暫存器級的輸出維持其在致能脈衝最後一次有效時所具有的值，並且直到致能脈衝再次變為有效才對其輸入值的任何變化敏感。在資料輸入201與資料輸出202之間的資料傳播路徑上排序意味著到達資料輸入201的資料在資料輸出202處變得可用之前必須按此順序穿過第一脈衝致能子暫存器級203和第二脈衝致能子暫存器級204。
如果常規觸發器具有連結在資料傳播路徑上的第一脈衝致能子暫存器級和第二脈衝致能子暫存器級，則通常利用同一時鐘信號的相反相位對這些子暫存器級進行時控。在圖2的暫存器電路中，第一脈衝致能子暫存器級203被配置用於在其致能輸入中接收時鐘信號，所述時鐘信號反相但也相對於第二脈衝致能子暫存器級204在其致能輸入中接收到的時鐘信號而被延遲。延遲的長度係時鐘信號週期的一部分。存在用於產生到第一脈衝致能子暫存器級203的這種延遲時鐘信號的許多實施方式原理，並且這些將稍後在本文中更詳細地解釋。在進入第一脈衝致能子暫存器級203的（反相）致能輸入的信號CLKD的名稱（如「時鐘，延遲」）中強調了延遲。
圖2的暫存器電路包括某種類型的觸發事件輸入，但是鑒於以上所參考的不同實施方式原理未在圖2中明確示出所述觸發事件輸入以便保持一般性。觸發事件輸入意在用於接收觸發信號，所述觸發信號的邊沿構成對暫存器電路的觸發事件。在同步電路中，被帶到觸發事件輸入203的觸發信號經常被稱為時鐘信號。術語時鐘信號也可以用在非同步電路中，以便強調它係邊沿具有重要意義的信號，其中「致能」信號典型地是脈衝（高位準或低位準）具有重要意義的一個信號。在本說明書中，術語時鐘信號用於一致性以表示其邊沿構成對暫存器電路的觸發事件的觸發信號。術語時鐘輸入用於暫存器電路所具有的用於接收時鐘信號的輸入。
考慮到這些概括，可以認為時鐘信號的觸發沿定義可允許時限，在所述可允許時限之前，數位值必須出現在資料輸入201處以根據暫存器電路的正常預期操作而被暫時儲存。
另外，圖2的暫存器電路包括定時事件觀察邏輯205，所述定時事件觀察邏輯被配置用於在暫存器電路的輸出206處輸出定時事件觀察信號TEO。TEO信號係在資料輸入201處的數位值已經在時間視窗內變化的指示符，所述時間視窗在以上解釋的可允許時限處開始並且短於時鐘信號的一個週期。存在用於使定時事件觀察邏輯205意識到輸入資料信號中發生的較後變化的各種方式，並且稍後在本文中描述這樣的方式。通常，可以認為定時事件觀察邏輯205需要一些輸入信號以使其進行觀察；這種輸入信號的示例以名稱iCTBL和CLK及/或CLKD示出。
我們可以首先假設圖2的暫存器電路係單邊沿觸發型觸發器，並且第一脈衝致能子暫存器級203和第二脈衝致能子暫存器級204係鎖存器。圖3展示了在任意示例情況下某些信號的定時。最上面的線展示了交替地致能和失能第二鎖存器的CLK信號，並且CLKD線展示了延遲時鐘信號，所述延遲時鐘信號的反相交替地致能和失能第一鎖存器。
D線展示了輸入資料信號的任意通道，所述輸入資料信號在這個示例中在每個時鐘週期中都改變其值一次。輸入資料的與時刻301、時刻302、時刻303和時刻306相關聯的變化及時到達，而輸入資料的與時刻304和時刻305相關聯的變化遲到。圖3中未單獨示出暫存器電路的可允許時限。使用常規的簡化符號，其中輸入資料的被示出為到CLK信號中的觸發沿的時刻左邊的所有變化被認為是及時到來，而輸入資料的被示出為到CLK信號中的觸發沿的時刻右邊的變化被認為是遲到到來。
由於每當CLKD信號為低時第一鎖存器都保持被致能，因此其輸出信號q1在圖3中的所有變化處跟隨進入資料信號——在圖3中假設即使輸入資料的與時刻304和時刻305相關聯的變化遲到，這些變化仍然處於在可允許時限處開始且短於時鐘信號的一個週期的時間視窗內。具體地，時間視窗的長度等於CLK信號與CLKD信號的相位差；換言之，其等於CLKD信號相對於CLK信號的延遲長度。因此，為了處於所述時間視窗內，輸入資料的變化必須發生於圖3中的CLK信號中的觸發（上升）沿之後但在緊接的CLKD信號中的上升沿之前。
在時刻304處，第一鎖存器仍然被致能，因為CLKD信號為低。即使在輸入資料信號中的遲到變化307時，第一鎖存器仍然被致能，因為——如上所解釋的——儘管是遲到的，但是變化307在時間視窗在緊接CLKD信號中的上升沿處關閉之前到來。當第一鎖存器被變高的CLKD信號失能時，第一鎖存器的輸出信號q1變低並保持為低。同時，第二鎖存器已經藉由高值或CLK信號致能，因此其輸出跟隨q1的下降沿並且輸入資料的變化值變得可作為整個暫存器電路的輸出信號Q中的相應值，即使其未按時（在時刻304處與時鐘信號中的觸發沿不同時）而是稍遲到的。
i1的值（以及相應的q1）甚至在時刻304處仍保持不變的事實並不表明：這是否是因為輸入資料信號D的變化遲到或者是否D的值將僅在這個時鐘週期中保持不變。因此，正好在時刻304處，定時事件觀察邏輯205還不知道是否存在定時事件。然而，當輸入資料的遲到變化307然後在時間視窗內發生時，定時事件觀察邏輯205注意到這一點並使TEO信號有效。定時事件觀察邏輯205必須準備好檢測任何最終定時事件的下一次時間係在CLK信號的下一觸發（上升）沿處，因此在此之前重置TEO信號係有利的，例如在像圖3中的時刻304與時刻305中間CLK信號的下降沿處。
實際上，出現了與圖3中的時刻305相關聯的另一定時事件，因此基本上重複相同的事件鏈：第一鎖存器讀入遲到變化輸入資料D，第二鎖存器使相應值在只是稍微遲到時可用於輸出資料Q，並且在TEO信號中產生脈衝以作為定時事件已被檢測到的指示符。
圖4和圖5係實施方式的示例，其中暫存器電路包括用於從暫存器電路屬於其一部分的積體電路的時鐘樹接收（未延遲）時鐘信號的時鐘輸入401、以及在時鐘輸入401與第一脈衝致能子暫存器級203的致能輸入之間的延遲元件402。延遲元件402可以是固定長度的簡單延遲線，由例如多個連續反相器組成。在稍微更複雜的實施方式中，延遲元件402可以被配置用於實施可控長度的延遲，使得延遲的長度可以取決於由暫存器電路內的或暫存器電路屬於其一部分的積體電路中的其他某處的控制元件生成的選擇信號或控制信號。簡單的可控長度延遲線係利用多工器增強多個連續反相器的延遲線，所述多工器的輸入耦合到反相器之間的各個點以使得多工器的選擇信號定義信號在多工器輸出處變得可用之前必須穿過多少個反相器。
在圖4的實施方式中，定時事件觀察邏輯205包括：第一輸入403，所述第一輸入被耦合以接收第一脈衝致能子暫存器級203與第二脈衝致能子暫存器級204之間的資料傳播路徑上的值；以及第二輸入404，所述第二輸入被耦合以接收時鐘信號CLK或延遲時鐘信號CLKD或兩者。根據其所接收的（多個）時鐘信號，定時事件觀察邏輯205被配置用於推斷時間視窗在其期間必須檢測定時事件的開始和結束。由於第一脈衝致能子暫存器級203保持致能（且透明）直到延遲時鐘信號CLKD中的致能脈衝結束，因此定時事件觀察邏輯205可以監測第一脈衝致能子暫存器級203的輸出信號q1是否在時間視窗內變化。如果是，則在輸出206處給出定時事件觀察信號TEO。
在圖5的實施方式中，定時事件觀察邏輯205包括：第一輸入503，所述第一輸入被耦合以在第一脈衝致能子暫存器級203之前接收資料傳播路徑上的值；以及第二輸入404，所述第二輸入被耦合以接收時鐘信號CLK或延遲時鐘信號CLKD或兩者。定時事件觀察邏輯205的操作在圖5中可能與圖4中的操作非常類似，因為在第一脈衝致能子暫存器級203之前和之後的信號i1和信號q1本質上是彼此的副本，在第一脈衝致能子暫存器級203內節省了一定傳播延遲直到在其期間定時事件將被檢測的時間視窗結束。
可以呈現混合實施方式，其中定時事件觀察邏輯205將具有平行輸入，用於在第一脈衝致能子暫存器級203之前和之後接收資料傳播路徑上的值。這樣的實施方式可以包括以下優點：即使在定時事件發生的如此接近時間視窗結束以至於其不確定第一脈衝致能子暫存器級203是否已經被失能（即輸入資料值的變化是否使其通過第一脈衝致能子暫存器級203）的情況下，定時事件觀察邏輯205也可以得到正確的結果。由於這種定時事件表示在接收輸入資料信號的變化時已經有相對較長的延遲，在整個積體電路中可能需要顯著的校正動作，因此定時事件觀察邏輯205可以被配置用於在這種情形下輸出特殊類型的指示符信號。使定時事件觀察邏輯205配備有針對i1（= D）和q1兩者的平行輸入的另一可能原因可能是，這樣可以以特別有利的方式來設計定時事件觀察邏輯205。
圖6中示出的實施方式與圖4和圖5的實施方式的不同之處在於，儘管它還包括用於接收外部時鐘信號的時鐘輸入401，但是延遲時鐘信號不是在暫存器電路內從接收到的時鐘信號內部導出的。相反，暫存器電路包括延遲時鐘輸入601，用於接收時鐘信號CLK的單獨延遲版本CLKD。暫存器電路包括從延遲時鐘輸入601到第一脈衝致能子暫存器級203（的致能輸入）的耦合件。
與延遲時鐘信號在暫存器電路內內部地導出的那些實施方式相比，圖6的實施方式包括固有的優點：暫存器電路本身更簡單，並且如果需要的話，在其期間定時事件將被檢測的時間視窗的長度可以在積體電路中的其他地方決定並且甚至可以集中且動態地改變。然而，向暫存器電路遞送除常規時鐘信號之外的延遲時鐘信號自然需要在積體電路內構建單獨的時鐘樹。可以呈現中間實施方式，其中例如多個暫存器電路共用用於導出延遲時鐘信號的公共延遲線，使得積體電路的時鐘樹僅需要遞送非常接近暫存器電路的一個時鐘信號，然後在其中導出延遲時鐘信號並將其本地分佈。
如圖6中以虛線以及及/或連接所示的，到定時事件觀察邏輯205的輸入可以包括時鐘信號CLK、延遲時鐘信號CLKD、第一脈衝致能子暫存器級與第二脈衝致能子暫存器級之間的資料傳播路徑上的值、以及在第一脈衝致能子暫存器級之前資料傳播路徑上的值的任意組合。在這方面，定時事件觀察邏輯205的操作的可能實施方式和變化不需要與以上參考圖4和圖5已經解釋的那些不同。
圖7展示了時控鎖存器701被作為暫存器電路的功能部分的通常可以被描述為定時事件觀察邏輯的一部分的實施方式。表示檢測到的定時事件的信號teoTBL被送到時控鎖存器701的資料輸入，所述時控鎖存器的致能信號係圖7中的延遲時鐘信號CLKD的反相。當鎖存器用於產生像圖7中的暫存器電路的TEO輸出信號時，可能會發生TEO信號在如此長的時間內保持有效以至於僅基於TEO信號來解析定時事件是否關於時鐘信號的單個觸發沿或者其是否在兩個連續時鐘信號上持續可能變得具有挑戰性。接收TEO信號並對其做出反應的外部電路元件（圖7中未示出）中的適當信號處理以及來自管線的其他部分的資訊可以用於這種解析。
圖8和圖9展示了第一脈衝致能子暫存器級203和第二脈衝致能子暫存器級204由成對的背對背耦合的反相器構成的實施方式。時鐘信號被標記為CP（時鐘脈衝(clock pulse)），這強調了被用於週期性地致能和失能第一和第二脈衝致能子暫存器級的脈衝信號的負載比不需要是50%的事實。
脈衝時鐘信號CP被如此採用以便對第二脈衝致能子暫存器級204進行時控。脈衝時鐘信號的延遲形式CPD（延遲的時鐘脈衝(clock pulse, delayed)）在延遲線801中產生，所述延遲線在圖8和圖9中由偶數個連續反相器組成。延遲脈衝時鐘信號CPD被送到及（AND）閘802的非反相輸入，所述及閘在反相輸入中接收脈衝時鐘信號CP。來自及閘802的輸出信號係定時事件脈衝視窗（TEP-W）信號，每當CP為低並且同時CPD為高時，所述定時事件脈衝視窗信號變高。因此，TEP-W信號可以定義在其期間定時事件將被檢測的時間視窗。
圖8和圖9中的監測電路803本質上是定時事件觀察邏輯，並且其可以在第一脈衝致能子暫存器級之後（如圖8中）或者在所述第一脈衝致能子暫存器級之前（如圖9中）接收其輸入資料信號。到監測電路803的另一輸入係TEP-W信號，並且監測電路803的輸出係TEO信號。在這方面，圖8和圖9的實施方式與圖4和圖5的實施方式非常具有可比性。
在到目前為止所描述的實施方式中，已經假設暫存器電路係單邊沿觸發型觸發器類型。然而，相同的原理可以應用於是雙邊沿觸發型觸發器類型的暫存器電路。
圖10展示了不能夠處理定時事件的標準雙邊沿觸發型觸發器。它包括用於接收輸入資料信號D的資料輸入和用於輸出輸出資料信號Q的資料輸出、以及用於接收時鐘信號CLK的時鐘輸入。圖10的暫存器電路的第一脈衝致能子暫存器級包括以時鐘信號CLK的相反相位時控的第一平行鎖存器分支和第二平行鎖存器分支。上鎖存器分支包括時控鎖存器1001，並且下鎖存器分支包括時控鎖存器1002。這些鐘控鎖存器中的每一個的資料輸入耦合到整個暫存器電路的資料輸入。
圖10中暫存器電路的第二脈衝致能子暫存器級包括多工器1003，所述多工器由與第一脈衝致能子暫存器級的時控鎖存器1001和時控鎖存器1002相同的時鐘信號CLK來時控。時控鎖存器1001和時控鎖存器1002的資料輸出耦合到多工器1003的對應輸入。當時鐘信號CLK為低時，僅致能下時控鎖存器1002並讀入輸入資料D的變化，同時輸出資料D具有最近儲存在上時控鎖存器1001中的值，並且反之亦然。
關於輸入資料D的遲到到達變化，圖10的標準雙邊沿觸發型觸發器具有與標準單邊沿觸發型觸發器相同的問題。例如，如果在時鐘信號CLK為低時輸入資料的應發生的變化遲到，則其僅在時鐘信號CLK已經變高時才到達。此時，僅致能上時控鎖存器1001，但是多工器1003從下分支選擇值，所述值係下時控鎖存器1002在輸入資料的最近變化之前儲存的值並且因此不正確。
圖11展示了根據本發明的原理的能夠處理定時事件的雙邊沿觸發型觸發器類型的暫存器電路。在圖11的暫存器電路中，第一脈衝致能子暫存器級203包括資料傳播路徑的兩個平行分支。所述平行分支中的每一個包括鎖存器，並且為了反映其在圖11的圖形表示中的位置，它們可以分別被稱為上鎖存器1101和下鎖存器1102。上鎖存器1101和下鎖存器1102以延遲時鐘信號CLKD的相反相位被時控。
在圖11的暫存器電路中，第二脈衝致能子暫存器級204包括多工器1103，所述多工器被配置用於以時鐘信號CLK的相反值交替地將第一鎖存器1101和第二鎖存器1102的資料輸出耦合到暫存器電路的資料輸出202。
暫存器電路的資料輸入201藉由由延遲時鐘信號CLKD時控的對應多工器1104和多工器1105而耦合到上鎖存器1101和下鎖存器1102的資料輸入。多工器1104和多工器1105的輸入的安排和選擇使得在延遲時鐘信號CLKD的高值時，資料輸入201藉由多工器1104耦合到上鎖存器1101的資料輸入，由此所述上鎖存器的致能輸入被耦合以接收延遲時鐘信號CLKD。在延遲時鐘信號CLKD的高值時，下鎖存器1102的資料輸入被耦合以從下鎖存器1102自身的資料輸出接收回饋信號l1q。在延遲時鐘信號CLKD的低值時，資料輸入201藉由多工器1105耦合到下鎖存器1102的資料輸入，而上鎖存器的資料輸入被耦合以從上鎖存器1101自身的資料輸出接收回饋信號l0q。下鎖存器1102的致能輸入被耦合以接收延遲時鐘信號CLKD的反相。
作為示例，如果輸入資料的變化應當在時鐘信號CLK的上升沿之前到達圖11的暫存器電路但是遲到到來，則延遲時鐘信號CLKD在其到達時仍然為低。下多工器1105將輸入資料的遲到到達變化傳遞通過到下鎖存器1102，所述下鎖存器仍被致能並且使得變化後的輸入資料在其輸出l1q處可用。輸出多工器1103注意到總是兩個平行分支中合適的一個被耦合以提供暫存器電路的輸出信號Q。
圖11中的暫存器電路的上部展示了定時事件觀察邏輯的示例。其包括耦合到暫存器電路的資料輸入201的定時事件（TE）資料輸入1106、以及耦合到暫存器電路的時鐘輸入401的TE時鐘輸入1107。另外，其包括TE延遲元件1108，所述TE延遲元件耦合到TE時鐘輸入1107並且被配置用於將在TE時鐘輸入處接收到的時鐘信號CLK延遲應當構成針對輸入資料的遲到到達變化的時間視窗的延遲長度。XOR閘1109耦合到TE時鐘輸入1107和TE延遲元件1108並且被配置用於每當從TE時鐘輸入1107和TE延遲元件1108接收到的值不相等時產生有效定時視窗指示符信號TEP-W。
轉換檢測器1110耦合到TE資料輸入1106並耦合到XOR閘1109的輸出。所述轉換檢測器被配置用於回應於TE資料輸入1106的值在定時視窗指示符TEP-W有效時變化而產生定時事件觀察信號TEP。
圖11的定時事件觀察邏輯也可以在先前描述的本發明的其他實施方式中使用，其中僅以更示意性的方式來展示定時事件觀察邏輯。
圖12和圖13示出了在實踐中如何可以僅使用相對簡單的基本構建塊來實施圖11的原理的一些示例。在圖12和圖13兩者中，第一脈衝致能子暫存器級203具有被實施為可控反相器的背對背耦合件的鎖存器。在圖12中，第二脈衝致能子暫存器級204由以時鐘信號CP的相反相位時控的平行傳輸閘組成，同時還在圖12中，第二脈衝致能子暫存器級204利用可控反相器來實施。藉由使暫存器電路的輸出緩衝器1301僅包括單個反相器（而圖12的輸出緩衝器1201由兩個串聯的反相器組成）來補償在圖13的第二脈衝致能子暫存器級204中對資料的附加反轉。
時鐘閘控係用於積體電路中以藉由避免不必要的狀態變化來節省能量的技術。如果在由組合邏輯單元給出的中間結果儲存在暫存器中的管線中處理數位資料，則可能發生儲存在（多個）特定（一組）暫存器中的中間結果在某個觸發沿處或者甚至在多個連續觸發沿處根本不會改變。在這種情況下，可建議的是暫時失能對同一管線中後續級的時控，因為它們的輸出無論如何都將保持不變。
圖14示出了使用時鐘閘控的管線的基本示例。利用時鐘信號CLK來時控第一暫存器電路1401。其輸出作為後續組合邏輯單元1402的輸入，所述後續組合邏輯單元的輸出進而儲存在第二暫存器電路1403中。到第二暫存器電路1403的時鐘信號係藉由使第一暫存器電路1401的時鐘信號通過時鐘閘控單元1404而從所述第一暫存器電路的時鐘信號導出的。
圖15和圖16展示了在圖14的管線中對時鐘信號進行閘控的示例。當EN信號在圖15中的第一時間處（剛好在時刻1501之後）變低時，第一暫存器電路1401的時鐘信號CLK1（以及因此還有第二暫存器電路1403的時鐘信號CLK2）為高。時鐘閘控單元1404中的鎖存器1405在CLK1信號的下一下降沿被致能，並讀入EN信號的低狀態；時鐘閘控單元中的及閘1406現在獲得兩個低輸出，因此CLK2變低。時刻1503之後EN信號的上升沿不會立即在CLK2信號中引起任何反應，因為首先鎖存的致能信號L-EN仍然為低，並且然後當其變高時，CLK1信號進而為低。僅在時刻1504處的CLK1信號的上升沿處，CLK2信號也變高，依此類推。
如果管線中的暫存器電路1401和暫存器電路1403係單邊沿觸發型觸發器類型，則圖15和圖16的時鐘閘控工作良好。成功的時鐘閘控意味著每當EN信號為高時每個暫存器電路接收同樣多的觸發沿。我們可以首先假設暫存器電路1401和暫存器電路1403由其各自的時鐘信號的上升沿觸發。每當EN信號為高時，對圖15和圖16中CLK1和CLK2兩者中的上升沿進行計數給出相等的結果。
然而，讓我們接著假設暫存器電路1401和暫存器電路1403係雙邊沿觸發型觸發器類型，這種類型先前參考圖14進行了概括性描述。現在，來自第二時鐘信號CLK2的一些觸發沿可能丟失，如圖15中在標記為1512的位置處：在圖15中EN信號為高的第一整個脈衝期間，CLK1中總共有三個邊沿（上升沿或下降沿），但CLK2中只有兩個。可替換地或另外，在第二時鐘信號CLK2中可能出現附加的時鐘沿：在圖16中，標記為1612的下降沿係「多餘的」，因為在圖16中EN信號的第一整個高脈衝期間，CLK1中有三個邊沿，但CLK2中有四個。
本發明的目的係提供一種方法和電路，用於對雙邊沿觸發型觸發器類型的暫存器電路進行時鐘閘控，使得在所有情況下都可以確保適當數量的觸發沿。本發明的進一步目的係提供這種非常適用於暫存器電路的方法和電路，所述暫存器電路不僅是雙邊沿觸發型觸發器類型而且還能夠進行時間借用。
本發明的所述目的係藉由使時鐘閘控電路在失能的最後時刻記住其狀態並在反閘控時鐘信號的每個邊沿處從那裡繼續來實現的，從而允許在必要時使閘控時鐘信號的相位反相。
這裡參考的這種類型的時鐘閘控電路的特徵在於，時鐘閘控電路被配置用於回應於致能信號採用了失能遞送所述切換時鐘信號的值而將切換（閘控）時鐘信號凍結在其當前值處，並且用於藉由在輸入時鐘信號的下一邊沿處開始所述切換時鐘信號的持續切換來回應所述致能信號此後採用致能遞送所述切換時鐘信號的值。
這裡參考的這種類型的時鐘閘控方法之特徵在於，其包括回應於致能信號採用了失能遞送所述切換時鐘信號的值而將切換（閘控）時鐘信號凍結在其當前值處，並且藉由在輸入時鐘信號的下一邊沿處開始繼續切換所述切換時鐘信號來回應所述致能信號此後採用致能遞送所述切換時鐘信號的值。
用於時鐘閘控的本發明方法和電路基於以下認識：對於時控雙邊沿觸發型觸發器，實際上不需要要求時鐘信號具有相同的相位。相反相位的時鐘信號也將起作用，至少只要可以確保雙邊沿觸發型觸發器的結構可以防止同時致能線中的兩個透明暫存器電路。
下面將參考圖17至圖19更詳細地討論上述類型的時鐘閘控，其中圖17展示了時鐘閘控單元，圖18展示了圖17的電路中的某些信號的定時，並且圖19展示了也可以對時鐘脈衝視窗信號進行閘控的時鐘閘控單元。
圖17展示了所謂的時鐘閘控單元，所述時鐘閘控單元可以用於代替圖14的更傳統的時鐘閘控單元1404。待閘控的時鐘信號CLK藉由圖17的左上角處的時鐘信號輸入進入，並且經閘控的時鐘信號GCLK從右上角處的閘控時鐘信號輸出離開。時鐘信號係常規的切換數位信號，如在包括時控數位電路元件的積體電路中所常見的。
進入的CLK信號經過兩個平行分支（其中的一個分支包括反相器1701）到達第一多工器1702的各個輸入。第一多工器1702的輸出進入第一鎖存器1703的資料輸入，所述第一鎖存器的非反相輸出提供閘控輸出時鐘信號GCLK。最後提到的還被送到第二多工器1704的第一輸入，所述第二多工器的另一輸入被耦合以接收第一鎖存器1703的反相輸出。第二多工器1704的選擇信號係CLK信號。
第二多工器1704的輸出進入第二鎖存器1705的資料輸入，所述第二鎖存器的（非反相）輸出構成第一多工器1702的選擇信號。致能信號EN可以由此被送到第一鎖存器1703，並被反相到第二鎖存器1705；在圖17中，還提供了用於測試致能信號TE的測試致能信號輸入，並且兩者（EN和TE）在第一或閘1706中被組合。重設信號RST的反相形式可以由此被送到第二鎖存器1705的復位輸入：在圖17中，RST信號和TE信號通過第二或閘1707，所述第二或閘的輸出構成第二鎖存器1705的反相重設信號。
在圖18的示例情況下，假設EN信號首先為高（意味著第一鎖存器1703被致能，並且第二鎖存器1705被失能），並且信號Q2首先為低（意味著第二鎖存器1705被重置）。因此，最初CLK信號由此經過第一多工器1702到達第一鎖存器1703的資料輸入，並且進一步到達閘控時鐘信號輸出。
在時刻1801之後，EN信號變低；一般來說，可以認為致能信號採用了失能將閘控時鐘信號遞送至將以其他方式接收所述閘控時鐘信號的那些時控數位電路的值。這失能了第一鎖存器1703，因此其輸出信號Q1被凍結在其當前值處。同時致能第二鎖存器1705，因此所述第二鎖存器開始讀取其輸入信號D2的值。這些依次來自第二多工器1704，所述第二多工器（使其輸入值凍結）在輸入時鐘信號CLK的節奏下在其之間反覆交替穿過。只要第二鎖存器1705保持致能，其資料輸入中的交替值就經過到達其資料輸出。產生的切換Q2信號對第一多工器1702進行時控，所述第一多工器——由於其輸入分支中的一個分支中的反相器1701——確保到第一鎖存器1703的輸入信號D1維持其在EN信號變低時所具有的值，即使CLK信號由此一直繼續切換。
在時刻1803之後，EN信號再次變高。這發生在信號D2（以及因此還有Q2）為低時，因此現在重新致能的第一鎖存器1703在其輸入處所讀取的信號D1的值來自第一多工器1702的非反相輸入分支。閘控輸出時鐘信號GCLK中（在圖18中為線Q1）沒有立即發生變化，但是在時刻1803與時刻1804中間繼續在輸入時鐘信號CLK的下一邊沿處切換輸出閘控時鐘信號。由此，這種操作類似於由傳統時鐘閘控電路執行的操作，如可以藉由將圖18中的線EN和線Q1的前半部分與圖15的線EN和CLK2的前半部分進行比較而看出。
然而，與傳統時鐘閘控電路的重要區別在圖18中的時刻1804之後開始的閘控時鐘失能間隔結束時變得明顯。當CLK信號恰好在時刻1805之前為低時，EN信號變低。輸出閘控時鐘信號被凍結在其當前（低）值處，但是到第二鎖存器1705的輸入信號D2開始與輸入時鐘信號CLK一起有節奏地切換。由於第二鎖存器1705、第一多工器1702和反相器1701的操作，這也使得到第一鎖存器1703的輸入信號D1被凍結在其在EN信號變低時所具有的（低）值。現在，當EN信號在時刻1807之後再次變高時，輸入時鐘信號CLK為高（即，在其在EN信號變低時所具有的相反值處），並且因此第二多工器1704將第一鎖存器1703的反相輸出耦合到第二鎖存器1705的資料輸入。Q2的高值使得反相輸入時鐘信號通過反相器1701和第一多工器1702而構成到第一鎖存器1703的輸入信號D1。
將圖18中時刻1807之後的線Q1與圖15中時刻1512處的線CLK2進行比較，重要區別係可見的。在時刻1504處，由圖14的傳統時鐘閘控電路穿過的CLK2信號僅在CLK1信號的下一上升沿處開始與CLK1信號同步地——且同相地——切換。圖17的時鐘閘控電路在輸入時鐘信號CLK的剛好下一邊沿處繼續切換閘控輸出時鐘信號，所述邊沿係時刻1807與時刻1808之間的下降沿。這種行為對於圖17的時鐘閘控電路係典型的：其藉由開始其在輸入時鐘信號CLK的下一邊沿處的繼續切換來持續回應致能信號EN採用重新致能遞送切換閘控時鐘信號GCLK的值。
所述典型行為的不可避免的結果係閘控輸出時鐘信號的相位可能會變得從其原來的相位被反相，並且事實上每當EN信號在CLK信號與當EN信號變低時CLK信號所具有的不同相位期間變高時也是如此。這在圖18中很容易看出：剛好在時刻1801和時刻1803之後，EN信號分別變低和變高，而CLK信號在這兩種情況下均為高。因此，Q1信號（其構成GCLK信號）在時刻1803之後與CLK信號同相地繼續進行。然而，在時刻1804與時刻1805之間，EN信號在CLK信號為低的同時變低，並且剛好在時刻1807之後，EN信號在CLK信號為高的同時變高。因此，當Q1信號（= GCLK信號）在時刻1807之後繼續切換時，所述信號相對於CLK信號被反相。
然而，如果CLK信號和GCLK信號被遞送到其的時控邏輯電路中的所有觸發器都是雙邊沿觸發類型，則使閘控時鐘信號的相位反相並不重要。對於雙邊沿觸發型觸發器，唯一重要的是時鐘信號中存在邊沿，所述邊沿是上升沿還是下降沿並不重要。
作為一般特徵，上述類型的時鐘閘控電路包括相位記憶體，所述相位記憶體被配置用於回應於EN信號變低（即，採用失能進一步遞送閘控時鐘信號的值）而儲存輸入時鐘信號的相位。時鐘閘控信號被配置用於回應於EN信號此後再次變高而使用所儲存的相位作為閘控時鐘信號的相位。在圖17中，相位記憶體包括在其兩個輸入分支之一中的第一多工器1702和反相器1701。第一多工器被配置用於在EN信號為低的那些時段期間利用CLK信號有節奏地被時控，並且用於在EN信號為高的那些時段期間停止對所述第一多工器的時控。
即使積體電路包括需要時鐘脈衝視窗信號用於定義時間視窗（在所述時間視窗期間應當檢測輸入資料的遲到到達變化）的電路元件，也可以使用相同的原理。圖19展示了時鐘閘控電路，所述時鐘閘控電路不僅能夠遞送輸出閘控時鐘信號GCLK，還能夠遞送輸出閘控時鐘脈衝視窗信號GCPW。圖19的時鐘閘控電路包括在圖式左下部分的用於接收輸入時鐘脈衝視窗信號CPW的時鐘脈衝視窗輸入、以及用於與輸入時鐘脈衝視窗信號CPW中的邊沿同步地向期望時控數位電路遞送切換時鐘脈衝視窗的閘控時鐘脈衝視窗輸出。
圖19的時鐘閘控電路被配置用於回應於EN信號假設變低而將輸出閘控時鐘脈衝視窗信號GCPW凍結在其當前值處，並且用於藉由在輸入時鐘脈衝視窗信號CPW的下一邊沿處開始繼續切換所述輸出閘控時鐘脈衝視窗信號GCPW來回應EN信號此後再次變高。為此，所述時鐘閘控電路包括另一相位記憶體，所述相位記憶體由第三多工器1902及其兩個輸入分支組成，其中一個輸入分支通過反相器1901。第三多工器1902利用與第一多工器1702相同的信號被時控。其輸出進入第三鎖存器1903的資料輸入，所述第三鎖存器的輸出提供輸出閘控時鐘脈衝視窗信號GCPW。第三鎖存器1903的致能信號與第一鎖存器1703的致能信號相同。
任何積體電路都可以包括上述類型的時鐘閘控電路，並從中受益。特別地，在包括被耦合以接收輸出閘控時鐘信號的一個或多個雙邊沿觸發型觸發器的積體電路中獲得了優點。
在以下編號的條款中以簡明的形式闡述了上述類型的時鐘閘控信號的有利特徵。
1.一種時鐘閘控電路，用於選擇性地致能和失能向一個或多個時控數位電路遞送切換時鐘信號，所述時鐘閘控電路包括：時鐘信號輸入，用於接收輸入時鐘信號；閘控時鐘信號輸出，用於與所述輸入時鐘信號的邊沿同步地將所述切換時鐘信號遞送到所述一個或多個時控數位電路；以及致能輸入，用於接收致能信號，所述致能信號的兩個值分別是用於致能和失能遞送所述切換時鐘信號的命令，其中，所述時鐘閘控電路被配置用於回應於所述致能信號採用失能遞送所述切換時鐘信號的值而將所述切換時鐘信號凍結在其當前值處，並且用於藉由在所述輸入時鐘信號的下一邊沿處開始繼續切換所述切換時鐘信號來回應所述致能信號此後採用致能遞送所述切換時鐘信號的值。
2.根據編號的條款1所述的時鐘閘控電路，包括相位記憶體，所述相位記憶體被配置用於回應於所述致能信號採用失能遞送所述切換時鐘信號的值而儲存所述輸入時鐘信號的相位，使得所述時鐘閘控電路被配置用於回應於所述致能信號此後採用致能遞送所述切換時鐘信號的值而使用所儲存的相位作為所述切換時鐘信號的相位。
3.根據編號的條款2所述的時鐘閘控電路，其中，所述相位記憶體包括具有兩個輸入和一個輸出的第一多工器，使得所述輸入時鐘信號由此耦合到所述輸入中的一個並且反相耦合到所述輸入中的另一個。
4.根據編號的條款3所述的時鐘閘控電路，其中，所述時鐘閘控電路被配置用於在所述致能信號具有失能遞送所述切換時鐘信號的那些時段期間利用所述輸入時鐘信號有節奏地時控所述第一多工器，並且用於在所述致能信號具有致能遞送所述切換時鐘信號的值的那些時段期間停止對所述第一多工器的時控。
5.根據編號的條款2至4中任一項所述的時鐘閘控電路，包括第一和第二鎖存器，所述鎖存器中的所述第一鎖存器被配置用於由所述致能信號致能並且所述第二鎖存器被配置用於由所述致能信號的反相而被致能，並且所述時鐘閘控電路還包括第二多工器，所述第二多工器被配置用於由所述輸入時鐘信號而被時控並且用於如藉由所述時控輸入時鐘信號確定的選擇性地將所述第一鎖存器的非反相或反相輸出耦合到所述第二鎖存器的輸入，其中，所述第二鎖存器的輸出被配置用於操作所述相位記憶體。
6.根據編號的條款1至5中任一項所述的時鐘閘控電路，包括：時鐘脈衝視窗輸入，用於接收輸入時鐘脈衝視窗信號；以及閘控時鐘脈衝視窗信號輸出，用於與所述輸入時鐘視窗脈衝信號的邊沿同步地向所述一個或多個時控數位電路中的至少一些遞送切換時鐘脈衝視窗信號，其中，所述時鐘閘控電路被配置用於回應於所述致能信號採用失能遞送所述切換時鐘信號的值而將所述切換時鐘脈衝視窗信號凍結在其當前值處，並且用於藉由在所述輸入時鐘脈衝視窗信號的下一邊沿處開始繼續切換所述切換時鐘脈衝視窗信號來回應所述致能信號此後採用致能遞送所述切換時鐘信號的值。
7.一種積體電路，包括根據編號的條款1至6中任一項所述的時鐘閘控電路。
8.根據編號的條款7所述的積體電路，包括被耦合以接收所述切換時鐘信號的一個或多個雙邊沿觸發型觸發器。
9.一組用於設計積體電路的一部分之庫指令，所述組庫指令儲存在機器可讀有形媒介上並且包括一組或多組的一個或多個機器可讀指令，所述指令當由被適配用於設計積體電路的電腦執行時被配置用於實現對根據編號的條款1至6中任一項所述的時鐘閘控電路的設計。
本發明的方法實施方式意在暫時儲存從前一電路元件的輸出獲得的數位值並且使這種暫時儲存的數位值在受控的時刻可用於後續電路元件。所述方法包括接收用於暫時儲存的所述數位值以及接收觸發信號，所述觸發信號的觸發沿定義可允許時限，在所述可允許時限之前，數位值必須出現在所述資料輸入處以變得可用於所述後續電路元件。所述方法還包括使用第一脈衝致能子暫存器級和第二脈衝致能子暫存器級的序列來暫時儲存所述數位值，並且向所述第一脈衝致能子暫存器級提供相對於由所述第二脈衝致能子暫存器級接收到的所述觸發信號而被延遲的所述觸發信號。延遲的長度係所述觸發信號的週期的一部分。進一步，所述方法包括輸出定時事件觀察信號以作為所述資料輸入處的所述數位值已經在時間視窗內變化的指示符，所述時間視窗在所述可允許時限處開始並且短於觸發信號的一個週期。
到目前為止所描述的實施方式在不脫離所附申請專利範圍的範圍的情況下可以進行改變和修改。例如，圖20展示了先前參考圖11所描述的暫存器電路的變型。圖20的暫存器電路係雙邊沿觸發型觸發器，其中延遲觸發信號CLKD不在暫存器電路本身內產生，而是藉由專用輸入2001從外部接收。
另一類變型與暫存器電路內部的級數有關。例如，即使暫存器電路已經一直被示出為恰好包括兩級（第一脈衝致能子暫存器級和第二脈衝致能子暫存器級），也就是說暫存器電路包括這些級的序列並不排除其沿著資料輸入與資料輸出之間的資料路徑另外具有第三、第四等子暫存器級。而且，儘管暫存器電路已經被描述為儲存一位元數位值，但是根據本發明之暫存器電路可以暫時儲存多位元數位值。這可以例如藉由在資料輸入與資料輸出之間具有平行資料路徑來實現，每條資料路徑被配置用於暫時儲存多位元值中的一位。
另一類變型關於使用裕量加法器電路用於使時間視窗在其開始時、結束時或在其開始及其結束兩者時更長。裕量加法器電路可以耦合到定時事件觀察邏輯並且被配置用於參考觸發信號的相應邊沿而在時間上移位時間視窗的至少一個邊沿。
在圖21中示意性地示出了這種變型的示例。圖21中示出的暫存器電路與先前圖5中示出的暫存器電路有一定的相似性，並且相似的部分用相同的參考標記示出。裕量加法器電路包括反相延遲線2101和及閘2102。反相延遲線2101的輸入被耦合以接收延遲時鐘信號CLKD並且被配置用於輸出信號CLKDn，所述信號CLKDn是延遲時鐘信號CLKD的進一步延遲且反相的版本。這個信號和時鐘信號CLK構成到及閘2102的輸入，所述及閘的輸出被稱為tep_win_cp信號，其高邏輯值與用於檢測定時事件的時間視窗相對應。
圖22示出了CLK信號、CLKD信號、CLKDn信號和tep_win_cp信號的示例。在不使用裕量加法器電路的情況下，用於檢測定時事件的時間視窗的邊沿將由CLK信號的上升沿和CLKD信號的下一上升沿限定，像在時刻2201和時刻2202處。圖21的裕量加法器電路具有將時間視窗的右側邊沿移位（延遲）直到時刻2203的效果。CLKDn信號的下降沿與tep_win_cp信號的後續下降沿之間的較小延遲是由於及閘2102的信號傳播延遲引起的。
可以在裕量加法器電路中使用一些附加電路系統以便也使時間視窗的左側邊沿移位（提前），使得其將略前於CLK信號中的上升沿而發生。圖22中右側示出了使時間視窗兩個邊沿（用於使時間視窗比沒有所述移位的時間視窗更長）移位的示例：時間視窗的開始從2205提前到2204，並且時間視窗的結束從2206延遲到2207。藉由利用虛線分隔圖22的多個部分來強調以下事實：將使用一些附加電路系統（與圖21的電路系統相比），具體用於使時間視窗的開始提前。這種附加電路系統可以包括例如足夠長的延遲，所述延遲實際上將從CLK信號的前一上升沿產生tep_win_cp信號中的後續上升沿。
裕量加法器電路的使用包括對各個電路元件的操作定時時的任意抖動進行補償的優點。如果定時視窗嚴格地由CLK（和CLKD）信號的邊沿定義，則可能發生在時間視窗內實際發生並且應當得到相應處理的定時事件不會引起定時事件觀察信號，因為定時事件觀察邏輯實際上是根據比原本更短的時間視窗來操作的。由裕量加法器電路添加的額外裕量有助於確保在需要時始終生成定時事件觀察信號。
處理多位值也可能包括時間交織；在某種程度上，雙邊沿觸發型觸發器可以被認為是用於暫時儲存兩位元數位值的暫存器電路，使得暫時儲存第一位並使其在時鐘信號的上升沿上可用，並且暫時儲存第二位元並使其在時鐘信號的下降沿上可用。
用於暫時儲存單位數位值的兩個或更多個暫存器電路可以共用一些邏輯部分。例如，這種的兩個或更多個暫存器電路可以具有與遲到到達變化的檢測相關的公共部分，比如公共轉換檢測器。
在包括多個上述類型的暫存器電路的積體電路中，應當從所有所述暫存器電路中收集TEO信號並以智慧方式對所述信號進行處理。對於多個暫存器電路而言，在無法確切知道是哪一個的情況下僅僅知道在其中一個暫存器電路中觀察到定時事件就足夠了。負責一個或多個管線的正確操作的更高級邏輯可以採取某些由此已知的動作。例如，可以在公共時鐘信號中引入某個延遲，使得從發生定時事件的電路元件下游的電路元件有足夠的時間來恢復並確保它們接收到有效資料。
101‧‧‧多工器
102‧‧‧主觸發器
103‧‧‧影子鎖存器
104‧‧‧互斥或閘
201‧‧‧資料輸入
202‧‧‧資料輸出
203‧‧‧第一脈衝致能子暫存器級
204‧‧‧第二脈衝致能子暫存器級
205‧‧‧定時事件觀察邏輯
206‧‧‧輸出
301~306‧‧‧時刻
307‧‧‧變化
401‧‧‧時鐘輸入
402‧‧‧延遲元件
403‧‧‧第一輸入
404‧‧‧第二輸入
503‧‧‧第一輸入
601‧‧‧延遲時鐘輸入
701‧‧‧時控鎖存器
801‧‧‧延遲線
802‧‧‧及閘
803‧‧‧監測電路
1001‧‧‧時控鎖存器
1002‧‧‧時控鎖存器
1003‧‧‧多工器
1101‧‧‧上鎖存器
1102‧‧‧下鎖存器
1103‧‧‧多工器
1104‧‧‧多工器
1105‧‧‧多工器
1106‧‧‧定時事件資料輸入
1107‧‧‧TE時鐘輸入
1108‧‧‧TE延遲元件
1109‧‧‧XOR閘
1110‧‧‧轉換檢測器
1201‧‧‧輸出緩衝器
1301‧‧‧輸出緩衝器
1401‧‧‧第一暫存器電路
1402‧‧‧組合邏輯單元
1403‧‧‧第二暫存器電路
1404‧‧‧時鐘閘控單元
1405‧‧‧鎖存器
1406‧‧‧及閘
1501~1512‧‧‧時刻
1601~1611‧‧‧時刻
1612‧‧‧下降沿
1701‧‧‧反相器
1702‧‧‧第一多工器
1703‧‧‧第一鎖存器
1704‧‧‧第二多工器
1705‧‧‧第二鎖存器
1706‧‧‧第一或閘
1707‧‧‧第二或閘
1801~1811‧‧‧時刻
1901‧‧‧反相器
1902‧‧‧第三多工器
1903‧‧‧第三鎖存器
2001‧‧‧專用輸入
2101‧‧‧反相延遲線
2102‧‧‧及閘
2201~2207‧‧‧時刻
CLK‧‧‧時鐘脈衝
CLK1‧‧‧時鐘信號
CLK2‧‧‧時鐘信號
CLKD‧‧‧延遲時鐘
CLKDn‧‧‧輸出信號
CP‧‧‧時鐘脈衝信號
CPD‧‧‧延遲脈衝時鐘信號
CPW‧‧‧時鐘脈衝視窗信號
D‧‧‧信號
D1‧‧‧輸入信號
D2‧‧‧輸入信號
EN‧‧‧信號
GCLK‧‧‧經閘控的時鐘信號
GCPW‧‧‧閘控時鐘脈衝視窗信號
i1‧‧‧信號
i2‧‧‧信號
iCTBL‧‧‧輸出信號
l0q‧‧‧接收回饋信號
l1q‧‧‧接收回饋信號
L-EN‧‧‧致能信號
Q‧‧‧輸出信號
Q1‧‧‧信號
Q2‧‧‧信號
q1‧‧‧信號
q2‧‧‧信號
RST‧‧‧重設信號
TE‧‧‧致能信號
TEP-W‧‧‧定時視窗指示符
TEO‧‧‧定時事件觀察信號
tep_win_cp‧‧‧信號
teoTBL‧‧‧信號
被包括以提供對本發明的進一步理解並構成本說明書的一部分的圖式展示了本發明的實施方式並且與說明書一起幫助解釋本發明的原理。在圖式中：
[圖1]展示了先前技術之暫存器電路，
[圖2]展示了觸發器類型的時間借用暫存器電路之原理，
[圖3]展示了根據圖2的暫存器電路中的某些信號之時序圖，
[圖4]展示了根據實施方式之暫存器電路，
[圖5]展示了根據實施方式之暫存器電路，
[圖6]展示了根據實施方式之暫存器電路，
[圖7]展示了根據實施方式之暫存器電路，
[圖8]展示了根據實施方式之暫存器電路，
[圖9]展示了根據實施方式之暫存器電路，
[圖10]展示了雙邊沿觸發型觸發器之一般原理，
[圖11]展示了根據實施方式之暫存器電路，
[圖12]展示了根據實施方式之暫存器電路，
[圖13]展示了根據實施方式之暫存器電路，
[圖14]展示了時鐘閘控之一般原理，
[圖15]係根據圖17的時鐘閘控安排中的某些信號之時序圖，
[圖16]係根據圖17的時鐘閘控安排中的某些信號之時序圖，
[圖17]展示了根據實施方式之時鐘閘控電路，
[圖18]係根據圖20的時鐘閘控電路中的某些信號之時序圖，
[圖19]展示了根據實施方式之時鐘閘控電路，
[圖20]展示了根據實施方式之暫存器電路，
[圖21]展示了根據實施方式之暫存器電路，並且
[圖22]係根據圖21的暫存器電路中的某些信號之時序圖。
無

Claims (15)

  1. 一種用於暫時儲存從前一電路元件的輸出獲得的數位值之暫存器電路，所述暫存器電路包括： 資料輸入（201），用於接收所述數位值以進行暫時儲存， 資料輸出（202），用於輸出所述暫時儲存的數位值， 觸發事件輸入，用於接收觸發信號，所述觸發信號的觸發沿定義可允許時限，在所述可允許時限之前，數位值必須出現在所述資料輸入處以被暫時儲存，以及 在所述資料輸入（201）與所述資料輸出（202）之間的資料傳播路徑上的第一脈衝致能子暫存器級（203）和第二脈衝致能子暫存器級（204）的序列， 其特徵在於， 所述第一脈衝致能子暫存器級被配置用於接收相對於由所述第二脈衝致能子暫存器級接收到的所述觸發信號而被延遲的所述觸發信號，所述延遲的長度係所述觸發信號的週期的一部分，並且 所述暫存器電路包括定時事件觀察邏輯，所述定時事件觀察邏輯被配置用於在所述暫存器電路的輸出處輸出定時事件觀察信號以作為在所述資料輸入（201）處的所述數位值已經在時間視窗內改變的指示符，所述時間視窗在所述可允許時限處開始並且短於所述觸發信號的一個週期。
  2. 如請求項1所述之暫存器電路，其中，所述暫存器電路是觸發器。
  3. 如請求項1或2所述之暫存器電路，其中，所述第一脈衝致能子暫存器級和所述第二脈衝致能子暫存器級係鎖存器。
  4. 如請求項1至3中任一項所述之暫存器電路，包括：所述時鐘輸入與所述第一脈衝致能子暫存器級之間的延遲元件，所述延遲元件用於在其到所述第一脈衝致能子暫存器級的致能輸入的途中延遲所接收到的觸發信號。
  5. 如請求項1至3中任一項所述之暫存器電路，包括用於接收所述觸發信號的單獨延遲版本的延遲時鐘輸入、以及從所述延遲時鐘輸入到所述第一脈衝致能子暫存器級的耦合件。
  6. 如請求項1至5中任一項所述之暫存器電路，其中，所述定時事件觀察邏輯包括： 第一輸入，被耦合以接收所述第一致能子暫存器級與所述第二脈衝致能子暫存器級之間的所述資料傳播路徑上的值，以及 第二輸入，被耦合以接收以下各項中的至少一項：所述觸發信號、所述延遲觸發信號。
  7. 如請求項1至5中任一項所述之暫存器電路，其中，所述定時事件觀察邏輯包括： 第一輸入，被耦合以接收所述資料傳播路徑上的值，以及 第二輸入，被耦合以接收以下各項中的至少一項：所述觸發信號、所述延遲觸發信號。
  8. 如請求項1所述之暫存器電路，其中，所述暫存器電路係雙邊沿觸發型觸發器。
  9. 如請求項8所述之暫存器電路，其中： 所述第一脈衝致能子暫存器級包括所述資料傳播路徑的兩個平行分支，所述平行分支中的每一個包括鎖存器，使得所述第一平行分支和所述第二平行分支上的所述鎖存器以所述延遲觸發信號的相反相位被時控，並且 所述第二脈衝致能子暫存器級包括多工器，所述多工器被配置用於以所述觸發信號的相反值將所述第一平行分支和所述第二平行分支上的所述鎖存器的輸出交替地耦合到所述資料輸出。
  10. 如請求項1至9中任一項所述之暫存器電路，其中，所述定時事件觀察邏輯包括： TE資料輸入，耦合到所述暫存器電路的所述資料輸入， TE時鐘輸入，耦合到所述暫存器電路的所述時鐘輸入 TE延遲元件，耦合到所述TE時鐘輸入並被配置用於將在所述TE時鐘輸入處接收到的所述觸發信號延遲所述延遲的長度， XOR閘，耦合到所述TE時鐘輸入和所述TE延遲元件，並且被配置用於每當從所述TE時鐘輸入和所述TE延遲元件接收到的值不相等時產生有效定時視窗指示符信號，以及 轉換檢測器，耦合到所述TE資料輸入以及所述XOR閘的輸出並且被配置用於回應於所述TE資料輸入中的值在所述定時視窗指示符信號有效的同時發生變化而產生所述定時事件觀察信號。
  11. 如請求項1至10中任一項所述之暫存器電路，包括裕量加法器電路，所述裕量加法器電路耦合到所述定時事件觀察邏輯並且被配置用於參考所述觸發信號的相應邊沿而在時間上移位所述時間視窗的至少一個邊沿，以使所述時間視窗比沒有所述移位時更長。
  12. 一種積體電路，其特徵在於，所述積體電路包括至少一個如請求項1至11中任一項所述之暫存器電路。
  13. 如請求項12所述之積體電路，包括多個資料處理路徑，其中，所述至少一個暫存器電路沿著這樣的資料處理路徑被定位，所述資料處理路徑的時間關鍵性高於所述積體電路內的另一資料處理路徑的時間關鍵性。
  14. 一組用於設計積體電路之庫指令，所述組庫指令儲存在機器可讀有形媒介上並且包括一組或多組一個或多個機器可讀指令，所述機器可讀指令當由被適配用於設計集成電路的電腦執行時被配置用於實現對如請求項1至11中任一項所述之暫存器電路的設計。
  15. 一種用於暫時儲存從前一電路元件的輸出獲得的數位值並且用於使這個暫時儲存的數位值在受控時刻可用於後續電路元件之方法，所述方法包括： 接收所述數位值以進行暫時儲存，以及 接收觸發信號，所述觸發信號的觸發沿定義可允許時限，在所述可允許時限之前，數位值必須出現在所述資料輸入處以變得可用於所述後續電路元件， 其特徵在於，所述方法包括： 使用第一脈衝致能子暫存器級和第二脈衝致能子暫存器級的序列來暫時儲存所述數位值，並且向所述第一脈衝致能子暫存器級提供相對於由所述第二脈衝致能子暫存器級接收到的所述觸發信號而被延遲的所述觸發信號，所述延遲的長度係所述觸發信號的週期的一部分，以及 輸出定時事件觀察信號以作為所述資料輸入處的所述數位值已經在時間視窗內變化的指示符，所述時間視窗在所述可允許時限處開始並且短於所述觸發信號的一個週期。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3891893A4 (en) * 2018-12-05 2022-07-20 Minima Processor Oy REGISTER CIRCUIT WITH DATA EVENTS DETECTION AND METHOD OF DETECTING DATA EVENTS IN A REGISTER CIRCUIT
US11953970B2 (en) 2019-01-23 2024-04-09 Minima Processor Oy System with microelectronic circuit, and a method for controlling the operation of a microelectronic circuit
US11054470B1 (en) * 2019-12-23 2021-07-06 Intel Corporation Double edge triggered Mux-D scan flip-flop
US11635465B2 (en) * 2020-10-29 2023-04-25 Stmicroelectronics International N.V. Device and method for monitoring data and timing signals in integrated circuits
US11680983B1 (en) 2022-02-01 2023-06-20 Nxp Usa, Inc. Integrated circuit having an in-situ circuit for detecting an impending circuit failure
WO2023194644A1 (en) * 2022-04-05 2023-10-12 Minima Processor Oy Adjustable timing event monitoring window
CN117807921A (zh) * 2022-09-26 2024-04-02 华为技术有限公司 电路结构和处理器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300809B1 (en) * 2000-07-14 2001-10-09 International Business Machines Corporation Double-edge-triggered flip-flop providing two data transitions per clock cycle
US7409631B2 (en) * 2005-12-30 2008-08-05 Intel Corporation Error-detection flip-flop
US8301970B2 (en) * 2008-09-26 2012-10-30 Intel Corporation Sequential circuit with error detection
US8502561B2 (en) * 2011-07-01 2013-08-06 Arm Limited Signal value storage circuitry with transition detector
US9329229B2 (en) * 2012-11-15 2016-05-03 Freescale Semiconductors, Inc. Integrated circuit with degradation monitoring
US11558039B2 (en) * 2017-12-01 2023-01-17 Minima Processor Oy Method and arrangement for ensuring valid data at a second stage of a digital register circuit

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