CN112771529B - 基于Elmore延迟时间（EDT）的电阻模型 - Google Patents

基于Elmore延迟时间（EDT）的电阻模型 Download PDF

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Abstract

我们公开了一种集成电路设计工具，用于对诸如栅极、源极、漏极和过孔之类的晶体管的端子的电阻进行建模。使用三维(3D)坐标系在存储器中的数据结构中指定端子的结构。对于所指定的结构中的多个体积元素中的每个体积元素，Elmore延迟时间(EDT)被确定。对于位于栅极端子的面对沟道区域的表面上的多个体积元素中的那些体积元素，平均EDT(aEDT)基于EDT来被确定。端子的点对点电阻值根据aEDT和端子的电容来被生成。

Description

基于Elmore延迟时间（EDT）的电阻模型
优先权申请
本申请要求于2019年9月12日提交的美国非临时专利申请号 16/568,984的权益，其要求于2018年9月14日提交的美国临时专利申请号62/731,147和于2018年9月19日提交的美国临时专利申请号62/733,317的权益。所有上述申请通过引用并入本文。
技术领域
所公开的技术涉及计算机辅助设计(CAD)系统和电子设计自动化(EDA)系统中的集成电路设备的建模，更具体地，涉及集成电路(IC)中的导体的建模和仿真。
背景技术
集成电路(IC)是将大量半导体晶体管集成到一个小芯片中的一组电子电路。最先进的集成电路包括微处理器、存储器芯片、可编程逻辑传感器、电源管理电路等。IC技术的进步已经造成晶体管的尺寸减小，从而使得能够实现IC芯片中的设备和电路密度的提高以及性能的增强。
计算机仿真是在单台计算机或计算机网络上运行以重现物理系统的行为的仿真。仿真应用抽象模型来仿真系统。计算机仿真已经成为物理学(计算物理学)、电子学、化学和工程学中许多自然系统的数学建模的有用部分。系统的仿真被表示为系统模型的计算机执行。计算机仿真可以被用于探究并获得对新技术的见解以及用于估计复杂系统的性能或其他行为。
“Rg/3”是指晶体管栅极的基于噪声的电阻器网络模型。因为Rg/3 模型的配置如下：在金(分布式)模型中生成的噪声量与用于表示用于电路分析的晶体管的栅极的集总元素模型中生成的噪声量相同，所以它最初在文献中被呈现为“噪声”模型。
Rg/3类模型基于平面晶体管，并且不易于适应更复杂的结构，诸如2D晶体管结构和3D晶体管结构(例如，FinFet、GAA(环绕栅极)、以及CFET(堆叠CMOS))。使用传统1D电流流动的电阻模型对于这些复杂结构而言并不准确。
出现了基于Elmore延迟时间(EDT)对电阻进行建模并提高仿真工具的准确性的机会。
发明内容
粗略地描述，提供了一种可以对晶体管的栅极端子的电阻进行建模的系统和方法。该晶体管具有至少一个沟道区域。栅极端子的结构使用三维(3D)坐标系在存储器中的数据结构中被指定。对于所指定的结构中的多个体积元素中的每个体积元素，Elmore延迟时间(EDT)被确定，并且被存储在存储器中的数据库中。在一个实施例中，通过对具有Neumann边界条件的拉普拉斯方程进行求解来确定EDT。拉普拉斯方程的形式为tELMORE＝G-1*CTOT，其中tELMORE是多个体积元素中每个体积元素的EDT的矢量，G 是电导矩阵，而CTOT是多个体积元素中每个体积元素的总电容的矢量。对于位于栅极端子的面对沟道区域的表面上的多个体积元素中的体积元素，Neumann边界条件是恒定的。
对于位于栅极端子的面对沟道区域的表面上的多个体积元素中的那些体积元素，平均EDT(aEDT)基于EDT而被确定，并且被存储在存储器中的数据库中。
指令的程序被执行，以根据aEDT和栅极端子的电容生成栅极端子的点对点电阻值。在一个实施例中，根据将aEDT除以栅极端子的电容来生成栅极端子的点对点电阻值。
在一个实施例中，栅极端子的寄生电容节点的点对点电阻值通过以下各项来生成：(i)对于位于栅极端子的不面对沟道区域的表面上的多个体积元素中的那些体积元素，平均EDT(aEDT)基于EDT 而被确定；以及(ii)执行指令的程序，以根据aEDT和栅极端子的电容生成栅极端子的寄生电容节点的点对点电阻值。
在一个实施例中，栅极端子的寄生电容节点的点对点电阻值根据将aEDT除以栅极端子的电容来生成。
在一个实施例中，晶体管具有至少一个源极端子。在这种实施例中，晶体管的源极端子的电阻通过以下方式进行建模：(i)使用 3D坐标系在存储器中的数据结构中指定源极端子的结构；(ii)针对所指定的结构中的多个体积元素中的每个体积元素，确定Elmore延迟时间(EDT)并且将该EDT存储在存储器中的数据库中；(iii)对于位于源极端子的面对沟道区域的表面上的多个体积元素中的那些体积元素，基于EDT来确定平均EDT(aEDT)，并且将该aEDT存储在存储器中的数据库中；以及(iv)执行指令的程序，以根据aEDT 和源极端子的电容生成源极端子的点对点电阻值。
在一个实施例中，源极端子的点对点电阻值根据将aEDT除以源极端子的电容来生成。
在一个实施例中，晶体管具有至少一个漏极端子。在这种实施例中，晶体管的漏极端子的电阻通过以下方式进行建模：(i)使用 3D坐标系在存储器中的数据结构中指定漏极端子的结构；(ii)针对所指定的结构中的多个体积元素中的每个体积元素，确定Elmore延迟时间(EDT)并且将该EDT存储在存储器中的数据库中；(iii)对于位于漏极端子的面对沟道区域的表面上的多个体积元素中的那些体积元素，基于EDT来确定平均EDT(aEDT)，并且将该aEDT存储在存储器中的数据库中；以及(iv)执行指令程序，以根据aEDT 和漏极端子的电容生成漏极端子的点对点电阻值。
在一个实施例中，漏极端子的点对点电阻值根据将aEDT除以漏极端子的电容来生成。
在一些实施例中，使用随机游走途径在不确定所述EDT的情况下直接确定aEDT。
在一个实施例中，用于晶体管的电阻器网络模型基于栅极端子、源极端子和漏极端子的点对点电阻值来计算。在一个实施例中，电阻器网络模型被用于集成电路的电子设计中的寄生提取和时序验证。
在一个实施例中，晶体管是金属-氧化物-半导体场效应晶体管 (MOSFET)。在另一实施例中，该晶体管是鳍式场效应晶体管 (FinFet)。在又一实施例中，该晶体管是环绕栅极(GAA)晶体管。
在一个实施例中，晶体管是具有至少第一栅极端子和第二栅极端子的互补场效应晶体管(CFET)。第一栅极端子和第二栅极端子的电阻通过以下方式进行建模：(i)使用3D坐标系在存储器中的数据结构中指定第一栅极端子的第一结构，并且使用3D坐标系在存储器中的数据结构中指定第二栅极端子的第二结构；(ii)对于所指定的第一结构中的第一多个体积元素中的每个体积元素，确定第一 Elmore延迟时间(EDT)，并且将该第一EDT存储在存储器中的数据库中，并且对于所指定的第二结构中的第二多个体积元素中的每个体积元素，确定第二EDT，并且将该第二EDT存储在存储器中的数据库中；(iii)对于位于第一栅极端子和第二栅极端子面对第一栅极端子和第二栅极端子的相应沟道区域的相应表面上的第一多个体积元素和第二多个体积元素中的那些体积元素，基于EDT来确定平均EDT(aEDT)，并且将该aEDT存储在存储器中的数据库；以及(iv) 执行指令的程序，以根据aEDT和栅极端子的电容来生成栅极端子的点对点电阻值。
可以以包括具有用于执行所指示的方法步骤的计算机可用程序代码的非暂态计算机可读存储介质的计算机产品的形式来实现本发明的一个或多个实施例或其元件。更进一步地，本发明的一个或多个实施例或其元件可以以包括存储器和至少一个处理器的装置的形式实现，该至少一个处理器耦合到该存储器并且可操作以执行示例性方法步骤。又进一步地，在另一方面中，本发明的一个或多个实施例或其元件可以以用于执行本文中所描述的方法步骤中的一个或多个方法步骤的器件的形式来实现。该器件可以包括(i)(多个)硬件模块；(ii)在一个或多个硬件处理器上执行的(多个)软件模块；或(iii)硬件模块和软件模块的组合；(i)至(iii)中的任一个实现本文中所陈述的特定技术，并且软件模块存储在计算机可读存储介质(或多个这样介质)中。
根据结合附图阅读如下说明性实施例的具体实施方式，本发明的这些和其他特征、方面和优点变得显而易见。
附图说明
专利或申请文件包含至少一个彩色附图。本专利或专利申请出版物的彩色附图在提出要求并支付必要费用后，由本署提供。彩色图纸也可以通过补充内容选项卡成对提供。
在附图中，贯穿不同视图，相似的附图标记通常是指相似的部分。此外，附图不一定按比例绘制，其中相反通常着重于说明所公开的技术的原理。在以下描述中，参考以下附图对所公开的技术的各种实现方式进行描述，其中：
图1图示了用于集成电路设计和制造的EDA工具和过程流程。
图2图示了可以基于Elmore延迟时间(EDT)来对结构的电阻进行建模的结构仿真系统200的流程图细节。
图3示出了示例平面MOSFET晶体管。所公开的技术可以用于对平面MOSFET晶体管的栅极端子、源极端子和漏极端子的电阻进行建模。这三个电阻器指示Rg/3模型的一个表示。
图4示出了具有过孔的示例平面MOSFET晶体管。所公开的技术可以用于对包括过孔对平面MOSGET晶体管的影响的电阻进行建模。
图5A示出了示例FinFet晶体管。所公开的技术可以用于对 FinFet晶体管的栅极端子、源极端子、漏极端子和过孔的电阻进行建模。
图5B示出了示例GAA(环绕栅极)晶体管。所公开的技术可以用于对GAA晶体管的栅极端子、源极端子、漏极端子和过孔的电阻进行建模。
图6示出了示例CFET晶体管。所公开的技术可以用于对CFET 晶体管的一个或多个栅极端子、源极端子、漏极端子和过孔的电阻进行建模。
图7示出了确定诸如晶体管的栅极之类的树电阻结构中的 Elmore延迟时间(EDT)的一个实施例。
图8示出了在诸如晶体管的栅极之类的连续电阻结构中确定 EDT的一个实施例。
图9是并入本发明的各方面的计算机系统的简化框图。
具体实施方式
呈现以下讨论以使得本领域的任何技术人员能够制造并使用所公开的技术，并且在特定应用及其要求的背景下提供。对所公开的实现方式的各种修改对于本领域技术人员而言是显而易见的，并且在没有背离所公开的技术的精神和范围的情况下，本文中所定义的一般原理可以应用于其他实现方式和应用。因此，所公开的技术无意限于所示出的实现方式，而是应被赋予与本文中所公开的原理和特征一致的最宽范围。
引言
我们提出了一种新颖2D/3D场求解器，其生成的电阻器值对2D 晶体管拓扑结构和3D晶体管拓扑结构进行解释。该场求解器基于 Elmore延迟时间(EDT)，其与Rg/3途径一致。关于EDT，电阻器- 电容器(RC)网络的节点处的Elmore延迟是从(有效)驱动器到该节点的一阶延迟时间，通常是对所仿真的电路中延迟时间的合理估计。对于作为慢斜坡的输入，输出将是延迟了Elmore延迟时间的慢斜坡。对于作为脉冲的输入，输出将是形心延迟了Elmore延迟时间的脉冲。
对于平面MOSFET的“Rg/3”电阻，到栅极的EDT与完全分布模型中沟道区域上方的平均EDT相同。所提出的点对点电阻计算器是 2D/3D场求解器，其被设计为找出到栅极的Rg/N电阻，并且可适用于诸如FinFet、GAA和CFET之类的非平面设备。虽然可以计算离散RC网络的EDT，但是所公开的计算器可以找出与连续电阻2D或 3D环境相关联的EDT，从而让我们找出(分布式)设备的沟道区域处的平均EDT以及所需电阻值，以在离散RC网络中实现EDT。该计算器可以是独立场求解器的一部分和/或是可以被集成到其他工具中的应用编程接口(API)。
在一个实施例中，对于每对体积元素，平均EDT根据一个元素相对于另一元素确定。也就是说，该对中的一个体积元素被视为驱动器，其中EDT被假定为零，并且该对中第二体积元素的平均EDT 被确定。
为了实现2D/3D实现方式，请考虑离散RC网络中的EDT，该离散RC网络是从驱动器节点发出的树(无环路)，如图3所示。所有EDT都相对于该驱动器节点。为了找出树中的节点处的EDT，首先请通过将电阻器值乘以“下坡”电容(远离驱动器的电容)，找出与该树中每个电阻器相关联的EDT。然后，求出将感兴趣节点连接到驱动器的一系列电阻器的电阻器延迟值的总和。
在图7中，N1121的EDT为以下各项的总和：
R1*(C1+C11+C12+C111+C112+C121+C122+<右侧的8个电容>)
R11*(C11+C111+C112+<4个电平最低的电容>)
R112*(C112+C1121+C1122)
R1121*(C1121)
在一般网格中，通过对矩阵等式进行求解，可以找出相对于驱动器节点的EDT：
tELMORE＝G-1*CTOT，
其中tELMORE是每个节点处Elmore延迟时间的向量，G是电导矩阵(驱动器没有行或列)，并且CTOT是每个节点处的总电容的向量。
当电阻网络是简单树(无回路)时，这等同于对图7所做的计算的“树”公式。
为了识别诸如晶体管的栅极之类的连续电阻结构中的EDT解，请转到图8并且考虑连接到四个其他节点的基于栅格的节点(x，y) 处的EDT，每个节点与(x，y)相距的距离为Δ。
(x，y)处的EDT是其他四个Elmore延迟的平均值，加上 Rsh*CperArea*Δ2/4，或用数学术语表示：
Figure BDA0002973689630000081
随机游走途径适合解决这个问题。应用于EDT时，右侧(源极) 项仅在其面对沟道区域的栅极的表面处为非零。EDT在某个点的随机游走解从权重(延迟时间)为零的一点开始。对于设备的平均EDT，我们在栅极面对沟道区域的表面处的随机点处开始每次游走。在电阻(栅极)材料内，随机游走与电压计算相同，并且可以使用QuickCap 和Rapid3D之类的工具来完成。在(面对沟道的)表面处，源极项有效增加了随机游走的值(EDT)。游走继续直到其撞到驱动器(源极或过孔)，此时，该值为所累积的EDT。
对许多游走进行平均得出EDT(如果从设备表面上的随机点开始每次游走，平均延迟)。通过选择1/deviceArea的CperArea值，总电容为1，以使结果是给出正确EDT所需的电阻。
微小变化可以对寄生电容节点在RC网络内的位置进行解释。在 3D情况下，我们将(不面对过孔或设备的)“自由”表面视为单独设备。
对于堆叠式栅极(例如，CFET)，对该途径的增强是有用的。在图6所示的横截面中，顶部设备和底部设备为分布式设备(并非理想电压)。设备间电阻并非由任何经典电阻途径定义，而其他R解本身也不会令人信服地呈现。由于其自身电容，所以任一沟道上的平均EDT都会向驱动器给出P2P电阻。由于另一设备的电容，所以任一沟道上的平均EDT给出了在图6中被示为Y电阻器网络602的公共电阻器的电阻。
电子设计自动化
所公开的技术的各方面可以用于支持集成电路设计流程。图1 示出了说明性数字集成电路设计流程的简化表示。在高层级，该过程从产品构思开始(步骤100)，并且在EDA(电子设计自动化)软件设计过程中实现(步骤110)。当设计被定稿时，可以下线(tap-out)该设计(步骤127)。在下线之后的某个点，出现制作过程(步骤150) 以及封装和组装过程(步骤160)，从而最后产生成品集成电路芯片 (结果170)。
EDA软件设计过程(步骤110)本身由若干个步骤112-130组成，为了简单起见以线性方式示出。在实际的集成电路设计过程中，特定设计可能必须经过步骤返回，直到通过某些测试为止。同样，在任何实际设计过程中，这些步骤可能按不同次序和组合出现。因此，该描述仅通过上下文和一般解释而非作为特定集成电路的具体或者推荐的设计流程提供。
现在，提供对EDA软件设计过程(步骤110)的组成步骤的简要描述。
系统设计(步骤112)：设计者描述他们想要实现的功能，他们可以执行如果-怎么样规划以细化功能、检验成本等。硬件-软件架构划分可以出现在这一阶段。可以在该步骤处被使用的来自Synopsys 公司的示例EDA软件产品包括Model Architect、SystemStudio、以及
Figure BDA0002973689630000091
产品。
逻辑设计和功能验证(步骤114)：在该阶段，用于系统中的模块的VHDL或Verilog代码被编写，并且设计的功能准确性被检验。更具体地，该设计被检验以确保其响应于特定输入刺激而产生正确输出。可以在该步骤处被使用的来自Synopsys公司的示例EDA软件产品包括VCS、VERA、
Figure BDA0002973689630000101
Magellan、Formality、ESP、以及LEDA产品。
综合和测试设计(步骤116)：本文中，VHDL/Verilog被翻译成网表。网表可以针对目标技术而被优化。附加地，出现允许检验成品芯片的测试的设计和实现。可以在该步骤处被使用的来自 Synopsys公司的示例EDA软件产品包括Design
Figure BDA0002973689630000102
PhysicalCompiler、DFT Compiler、Power Compiler、FPGA Compiler、 TetraMAX、以及
Figure BDA0002973689630000103
产品。
网表验证(步骤118)：在该步骤中，网表与时序约束的相符性和与VHDL/Verilog源代码的对应性被检查。可以在该步骤处被使用的来自Synopsys公司的示例EDA软件产品包括Formality、 PrimeTime、以及VCS产品。
设计规划(步骤120)：本文中，用于芯片的整个平面图被构造并被分析以便定时和顶层布线。可以在该步骤处被使用的来自 Synopsys公司的示例EDA软件产品包括Astro和Custom Designer 产品。
物理实现(步骤122)：在该步骤出现放置(电路元件的定位) 和布线(电路元件的连接)，选择库单元以执行特定逻辑功能也可以。可以在该步骤处被使用的来自Synopsys公司的示例EDA软件产品包括Astro、IC Compiler、以及Custom Designer产品。
分析和提取(步骤124)：在此步骤中，电路功能在晶体管级被验证，这继而准许如果-怎么样细化。可以在该步骤处被使用的来自 Synopsys公司的示例EDA软件产品包括AstroRail、PrimeRail、 PrimeTime、以及Star-RCXT产品。
物理验证(步骤126)：在该步骤中，各种检验功能被执行以确保制造、电气问题、光刻问题和电路系统的正确性。可以在该步骤被使用的来自Synopsys公司的示例EDA软件产品包括Hercules产品。
交付(步骤127)：该步骤提供了(在适当情况下应用光刻增强之后)用于光刻用途的掩模的生产而使用的“下线”数据，该掩模的生产产生成品芯片。可以在该步骤处被使用的来自Synopsys公司的示例EDA软件产品包括IC Compiler和Custom Designer系列产品。
分辨率增强(步骤128)：该步骤涉及到布局的几何操纵以提高设计的可制造性。可以在该步骤处被使用的来自Synopsys公司的示例EDA软件产品包括Proteus、ProteusAF、以及PSMGen产品。
掩模数据准备(步骤130)：该步骤提供用于光刻用途的掩模的生产的掩模制备准备就绪的“下线”数据，该掩模的生产产生成品芯片。可以在该步骤处被使用的来自Synopsys公司的示例EDA软件产品包括
Figure BDA0002973689630000111
系列产品。用于实际制备掩模的方法可以使用今天已知或未来开发的任何掩模制备技术。作为一个示例，掩模可以使用美国专利号6,096,458、6,057,063、5,246,800、5,472,814、以及5,702,847 中所陈述的技术来印刷，由于其掩模印刷技术的教导而全部通过引用并入本文。
一旦过程流程准备就绪，它就可以用于制造来自各个公司的不同设计者的许多电路设计。这样的设计者将使用EDA流程112至 130。过程流程以及步骤130所制备的掩模的组合被用于制造任何特定电路。
设计技术协同优化(DTCO)过程流程提供了仿真流程，其使得技术开发和设计团队能够使用从晶片预先研究阶段开始的设计和技术协同优化方法来评估各个晶体管、互连和过程选项。使用本文中所描述的技术，DTCO过程流程可以把IC中各个导体或互连的寄生互连电阻考虑在内。DTCO过程流程可以用于评估包括互连制作技术在内的新IC制作技术或经过重大修改的IC制作技术的性能、功率、面积和成本。实现新IC技术的晶体管性能和功率目标则需要考虑互连的新材料选项，有时还需要考虑IC中的新互连映射。在评估新技术的性能期间，互连的寄生电阻被考虑在内。
基于Elmore延迟时间(EDT)的电阻建模
图2图示了可以基于Elmore延迟时间(EDT)来对结构的电阻进行建模的结构仿真系统200的流程图细节。结构仿真系统200从数据库202中的3D电路表示开始。如本文中所使用的，数据库是设置在计算机可读介质“上”还是设置在计算机可读介质“中”之间并没有区别。附加地，如本文中所使用的，术语“数据库”并不一定暗示任何单一结构。例如，当一起考虑时，两个或更多个单独数据库仍会构成“数据库”，因为本文中使用该术语。因此，在图2中，数据库202可以是单个组合数据库、或两个或更多个单独数据库的组合。数据库202可以存储在硬盘驱动器上、存储设备上或存储器位置中、或在一个或多个非暂态计算机可读介质中。
3D电路表示202表示电路设计。3D电路表示202指示电路设计中不同部件和材料之间的表面和接口，并且把来自光刻图案化和蚀刻的线边缘变化和拐角倒圆考虑在内。电路设计可以包括电子设备、引脚和互连的任何组合。电子设备是用于控制电流流动用于进行信息处理、信息存储和系统控制的部件。电子设备的示例包括晶体管、二极管、电容器、以及隧道结。电子设备通过其端子(例如，晶体管的栅极、源极和漏极)连接到电路。电路设计中的引脚将信号往返于其他电路设计和电源线传递。电路设计中的晶体管和引脚通过本文被称为互连的金属导体连接，其中晶体管端子和引脚充当互连的端点。
3D电路表示202包括至少一个结构。如本文中所使用的，“结构”可以是栅极端子、源极端子、漏极端子、沟道区域、以及过孔。结构包括芯材料。芯材料是结构的最内层材料。在一些实施例中，芯材料可以是整个结构。在一些实施例中，芯材料可以由第二材料包覆。如果第二材料是导体，则该第二材料在本文中被视为与芯材料相同的“结构”或互连的一部分。
图3示出了示例平面MOSFET晶体管。所公开的技术可以用于对平面MOSFET晶体管的栅极端子、源极端子和漏极端子的电阻进行建模。这三个电阻器指示Rg/3模型的一个表示。
图4示出了具有过孔402的示例平面MOSFET晶体管。所公开的技术可以用于对包括过孔对平面MOSGET晶体管的影响的电阻进行建模。
图5A示出了示例FinFet晶体管。所公开的技术可以用于对 FinFet晶体管的栅极端子、源极端子、漏极端子和过孔的电阻进行建模。
图5B示出了示例GAA(环绕栅极)晶体管。所公开的技术可以用于对GAA晶体管的栅极端子、源极端子、漏极端子和过孔的电阻进行建模。
图6示出了示例CFET晶体管。所公开的技术可以用于对CFET 晶体管的一个或多个栅极端子、源极端子、漏极端子和过孔的电阻进行建模。
再次参考图2，结构位置标识符204标识3D电路表示202中的各个结构。在3D电路表示202中，从多个结构标识至少一个结构，诸如栅极端子、源极端子、漏极端子、以及过孔。使用三维(3D) 坐标系在存储器中的数据结构206中指定栅极端子/源极端子/漏极端子/过孔的结构。在一些实施例中，结构位置标识符204可以标识结构的一部分。结构位置标识符204将所标识的结构输出到结构数据库208。
电阻建模器212对晶体管的结构(即，栅极端子/源极端子/漏极端子/过孔)的电阻进行建模。该晶体管具有至少一个沟道区域。
参考图2，在数据库206中被标识的结构，诸如栅极端子/源极端子/漏极端子/过孔被提供给体积元素标识符208。体积元素标识符 208还可以接收要在结构中生成体积元素时使用的任何参数。体积元素标识符208在要被建模的结构中创建体积元素的栅格。填充每个体积元素的体积元素数据结构，其包括栅格体积元素在结构中的位置的指示(以三个维度)以及结构在该体积元素处的各个特性的值。在一些实施例中，体积元素可以是结构的横截面体积。对于本领域技术人员而言，显而易见的是，可以在本发明的范围内对体积元素的形状做出各种修改。在一些实施例中，结构中的体积元素可以具有任意形状。然而，体积元素在纵向上彼此相邻，以形成跨越结构的两个表面的连续纵向导电路径，其两端的电阻要被估计。
体积元素标识符208输出体积元素210的栅格。体积元素210 的栅格被提供给电阻建模器212。
电阻建模器212依次包括Elmore延迟时间(EDT)计算器214、 EDT存储部216、体积元素选择器218、平均EDT计算器220、平均 EDT存储部222、点对点电阻计算器224、点对点电阻存储部226、随机游走器228、以及电阻网络模型生成器230。
对于指定结构中的多个体积元素210中的每个体积元素，Elmore 延迟时间(EDT)由EDT计算器214确定，并且被存储在存储器中的数据库216中。在一个实施例中，EDT通过对具有Neumann边界条件的拉普拉斯方程进行求解来被确定。拉普拉斯方程的形式为 tELMORE＝G-1*CTOT，其中tELMORE是多个体积元素 210中的每个体积元素的EDT的矢量，G是电导矩阵，并且CTOT是多个体积元素210中的每个体积元素处的总电容的矢量。对于位于栅极端子/源极端子/漏极端子/过孔的面对沟道区域的表面上的多个体积元素210中的体积元素而言，Neumann边界条件是恒定的。
对于位于栅极端子的面对栅极区域的表面上的多个体积元素中的那些体积元素(如由体积元素选择器218确定的)，平均EDT (aEDT)222基于EDT 216而被确定，并且被存储在存储器中的数据库222中。
点对点(P2P)电阻计算器224根据aEDT 222和栅极端子/源极端子/漏极端子/过孔的电容生成栅极端子/源极端子/漏极端子/过孔的点对点电阻值226。在一个实施例中，栅极端子/源极端子/漏极端子/过孔的点对点电阻值226根据将aEDT 222除以栅极端子/源极端子/漏极端子/过孔的电容来生成。
在一个实施例中，栅极端子的寄生电容节点的点对点电阻值由点对点(P2P)电阻计算器224通过以下各项来生成：(i)对于位于栅极端子/源极端子/漏极端子/过孔的不面对沟道区域的表面上的多个体积元素218中的那些体积元素(如由体积元素选择器218确定的)，基于EDT来确定平均EDT(aEDT)；以及(ii)执行指令的程序，以根据aEDT和栅极端子/源极端子/漏极端子/过孔的电容生成栅极端子/源极端子/漏极端子/过孔的寄生电容节点的点对点电阻值 226。
在一个实施例中，栅极端子/源极端子/漏极端子/过孔的寄生电容节点的点对点电阻值226根据将aEDT除以栅极端子/源极端子/漏极端子/过孔的电容来生成。
在一些实施例中，使用随机游走器228在不确定所述EDT的情况下直接确定aEDT222。
在一个实施例中，用于晶体管的电阻器网络模型232由电阻器网络模型生成器230基于栅极端子、源极端子和漏极端子的点对点电阻值226来计算。在一个实施例中，电阻器网络模型232被用于集成电路的电子设计中的寄生提取和时序验证。
在一个实施例中，晶体管是金属-氧化物-半导体场效应晶体管 (MOSFET)。在另一实施例中，该晶体管是鳍式场效应晶体管 (FinFet)。在又另一实施例中，该晶体管是环绕栅极(GAA)晶体管。
在一个实施例中，晶体管是具有至少第一栅极端子和第二栅极端子的互补场效应晶体管(CFET)。第一栅极端子和第二栅极端子的电阻通过以下方式进行建模：(i)使用3D坐标系在存储器中的数据结构中指定第一栅极端子的第一结构，并且使用3D坐标系在存储器中的额数据结构中指定第二栅极端子的第二结构；(ii)对于所指定的第一结构中的第一多个体积元素中的每个体积元素，确定第一 Elmore延迟时间(EDT)，并且将该第一EDT存储在存储器中的数据库中，并且对于所指定的第二结构中的第二多个体积元素中的每个体积元素，确定第二EDT，并且将该第二EDT存储在存储器中的数据库中；(iii)对于位于第一栅极端子和第二栅极端子的面对第一栅极端子和第二栅极端子的相应沟道区域的相应表面上的第一多个体积元素和第二多个体积元素中的那些体积元素，基于EDT来确定平均EDT(aEDT)，并且将该aEDT存储在存储器中的数据库中；以及(iv)执行指令的程序，以根据aEDT和栅极端子的电容生成栅极端子的点对点电阻值。
电阻网络模型232可以由报告模块提供给用户。在一个实施例中，电阻网络模型232被写入诸如磁盘驱动器、存储设备或计算机存储器之类的非暂态计算机可读介质，并且在另一实施例中，电阻网络模型232可以被提供给可视化模块，该可视化模块呈现采用可视形式的3D电路表示202中的导电结构两端的电阻的分布，这种形式简化了结果的用户解释。
在各个实施例中，电阻网络模型232然后被用于构建或改进集成电路设备的多种现实世界方面。在一个实施例中，例如，结果被用于开发或改进用于IC中的导体的制造过程流程。在另一实施例中，电阻网络模型232被用于表征或改善栅极端子、源极端子、漏极端子、互连、过孔、接触垫、以及纳米线。在其他实施例中，结果被用于开发集成电路设备的HSPICE模型，以便使得设计者能够开发出更好的电路设计和布局。在又其他实施例中，结果被用于改进过程流程以实现期望晶体管和电容器性能。因此，通过本文中所描述的方法和系统获得的电阻网络模型232被用于半导体制造过程或电路设计的现实世界的技术开发或实现。
参考图2，通过流控制器232可以自动控制结构位置标识符204、体积元素标识符208和电阻建模器212的操作顺序。流控制器232 可以是执行脚本以调用图2中所陈述的序列中的个别处理模块中的每个处理模块，并且定义其中的数据流。流控制器232可以例如使用可从Synopsys公司获得的Sentaurus Workbench来实现。
计算机系统
图9是可以用于实现本文中的方法中的任一方法的计算机系统910的简化框图。特别地，在各个实施例中，它可以用于实现模块 204、210、214、216、222和/或232。它还包括或访问数据库202、 208、212、216、218和/或222。
计算机系统910通常包括处理器子系统914，该处理器子系统 914经由总线子系统912与若干个外围设备通信。这些外围设备可以包括存储子系统924，其包括存储器子系统926和文件存储子系统 928；用户接口输入设备922；用户接口输出设备920；以及网络接口子系统916。输入设备和输出设备允许用户与计算机系统910交互。网络接口子系统916提供到外部网络的接口，其包括到通信网络918的接口；并且经由通信网络918耦合到其他计算机系统中的对应接口设备。通信网络918可以包括许多互连的计算机系统和通信链路。这些通信链路可以是有线链路、光学链路、无线链路、或用于传达信息任何其他机构，但是通常它是基于IP的通信网络。虽然在一个实施例中，通信网络918是互联网，但是在其他实施例中，通信网络918可以是任何合适的计算机网络。
网络接口的物理硬件部件有时也称为网络接口卡(NIC)，尽管它们不必采用卡的形式：比如，它们可以采用集成电路(IC)和直接适配到主板上的连接器的形式或采用与计算机系统的其他部件一起制作在单个集成电路芯片上的宏单元的形式。
用户接口输入设备922可以包括键盘、指示设备(诸如鼠标、轨迹球、触摸垫、或图形书写板)、扫描仪、并入显示器的触摸屏、音频输入设备(诸如话音识别系统)、麦克风、以及其他类型的输入设备。一般而言，术语“输入设备”的使用旨在包括将信息输入计算机系统910中或计算机网络918上的所有可能类型的设备和方式。
用户接口输出设备920可以包括显示子系统、打印机、传真机、或诸如音频输出设备之类的非可视显示器。显示子系统可以包括阴极射线管(CRT)、诸如液晶显示器(LCD)之类的平板设备、投影设备、或用于创建可见图像的一些其他机构。显示子系统还可以诸如经由音频输出设备来提供非视觉显示。一般而言，术语“输出设备”的使用旨在包括将信息从计算机系统910输出到用户或另一机器或计算机系统所有可能类型的设备和方式。
存储子系统924存储提供本发明的某些实施例的功能的基本编程和数据构造。例如，实现本发明的某些实施例的功能的各个模块可以被存储在存储子系统924中。这些软件模块通常由处理器子系统914执行。数据库202、208、212、216、218和/或222可以驻留在存储子系统924中。
存储器子系统926通常包括若干个存储器，这些存储器包括用于在程序执行期间存储指令和数据的主随机存取存储器(RAM)934 以及其中存储有固定指令的只读存储器(ROM)932。文件存储子系统928向程序和数据文件提供持久存储，并且可以包括硬盘驱动器、软盘驱动器以及相关联的可移除介质、CD ROM驱动器、光盘驱动器、或可移除介质盒。实现本发明的某些实施例的功能的数据库和模块可能已经提供在诸如一个或多个CD-ROM之类的计算机可读介质上，并且可以由文件存储子系统928存储。主机存储器926除其他外还包含计算机指令，这些计算机指令当由处理器子系统914执行时，使得计算机系统操作或执行本文中所描述的功能。如本文中所使用的，响应于主机存储器子系统926中的计算机指令和数据(包括这些指令和数据的任何其他本地或远程存储)，据说在“主机”或“计算机”中或上运行的过程和软件在处理器子系统914上执行。
总线子系统912提供了一种机构，该机构用于使计算机系统910 的各个部件和子系统按预期彼此通信。尽管总线子系统912被示意性地示出为单个总线，但是总线子系统的备选实施例可以使用多个总线。
计算机系统910本身可以具有各种类型，其包括个人计算机、便携式计算机、工作站、计算机终端、网络计算机、电视、大型机、服务器场、或任何其他数据处理系统或用户设备。由于计算机和网络的性质不断改变，所以对图9中所描绘的计算机系统910的描述仅旨在作为用于说明本发明的优选实施例的特定示例。与图9中所描绘的计算机系统相比，计算机系统910的许多其他配置可能具有更多或更少的部件。
另外，虽然已经在功能齐全的数据处理系统的上下文中对本发明进行了描述，但是本领域普通技术人员应当领会，本文中的过程能够以指令和数据的计算机可读介质的形式分布，并且本发明同等适用，而与实际用于执行分布的信号承载介质的特定类型无关。如本文中所使用的，计算机可读介质是计算机系统可以在其上存储和读取信息的介质。示例包括软盘、硬盘驱动器、RAM、CD、DVD、闪存、USB驱动器等。该计算机可读介质可以以经编码格式存储信息，这些经编码格式被解码以在特定数据处理系统中实际使用。因为单个计算机可读介质在本文中使用，所以该术语还可以包括一个以上的物理术语，诸如多个CD ROM或RAM的多个段、或几种不同类型的介质的组合。如本文中所使用的，该术语不仅仅包括时变信号，其中以信号随时间发生变化的方式对信息进行编码。
本文中利用了各个术语，除非另有定义，否则应根据其在相关技术中的常规含义进行解释：
如本文中所使用的，如果前驱值影响到给定值，则该给定值“响应”于该前驱值。如果存在中间处理元素、步骤或时间段，则该给定值仍然可以“响应”于前驱值。如果中间处理元素或步骤结合了不止一个值，则处理元素或步骤的信号输出被认为是“响应”于值输入中的每个值输入。如果给定值与前驱值相同，则这仅仅是一种退化情况，其中给定值仍被认为是“响应”于前驱值。给定值对于另一值的“依赖性”以类似方式定义。
如本文中所使用的，对信息项的“标识”并不一定要求对该信息项的直接指定。信息可以在字段中通过简单经过一个或多个间接层来引用实际信息或通过标识一起足以用于确定实际信息项的一个或多个不同信息项来在字段中“标识”信息。另外，本文中所使用的术语“指示”的意思与“标识”的意思相同。
在该上下文中，“计算机模型”是指表示正在被建模的系统的行为的逻辑(例如，算法和等式)。计算机仿真是包括这些等式或算法的逻辑的实际执行。因此，仿真是执行模型的过程。
在该上下文中，“电路系统”是指具有至少一个离散电路的电气电路系统、具有至少一个集成电路的电气电路系统、具有至少一个专用集成电路的电气电路系统、形成计算机程序(例如，至少部分进行本文中所描述的过程或设备的计算机程序所配置的通用计算机、或至少部分执行本文中所描述的过程或设备的计算机程序所配置的微处理器)所配置的通用计算设备的电路系统、形成存储器设备(例如，随机存取存储器的形式)的电路系统、或形成通信设备(例如，调制解调器、通信交换机或光电装备)的电路系统。
在该上下文中，“固件”是指被体现为存储在只读存储器或介质中的处理器可执行指令的软件逻辑。
在该上下文中，“硬件”是指被体现为模拟电路系统或数字电路系统的逻辑。
在该上下文中，“逻辑”是指机器存储器电路、非暂态机器可读介质和/或电路系统，该电路系统通过其材料和/或材料-能量配置包括控制信号和/或程序信号和/或可以应用它来影响设备操作的设置和值(诸如电阻、阻抗、电容、电感、电流/电压额定值等)。磁性介质、电子电路、电和光存储器(易失性和非易失性两者)和固件都是逻辑的示例。逻辑明确排除了纯信号或软件本身(然而，并不排除包括软件的机器存储器，从而形成物质配置)。
在该上下文中，“可编程设备”是指被设计为在制造后被配置和/ 或重新配置的集成电路。术语“可编程处理器”是本文中的可编程设备的别称。可编程设备可以包括可编程处理器，诸如现场可编程门阵列(FPGA)、可配置硬件逻辑(CHL)、和/或任何其他类型的可编程设备。通常使用计算机代码或诸如硬件描述语言(HDL)(诸如例如Verilog、VHDL等)之类的数据来指定可编程设备的配置。可编程设备可以包括可编程逻辑块的阵列和可重配置互连的层次，这些可重配置互连允许根据HDL代码中的描述将可编程逻辑块彼此耦合。可编程逻辑块中的每个可编程逻辑块可以被配置为执行复杂组合功能或仅执行简单逻辑门，诸如AND和逻辑块和XOR逻辑块。在大多数FPGA中，逻辑块还包括存储器元件，该存储器元件可以是简易锁存器、触发器(以下也称为“触发器”)、或更复杂的存储器块。依据不同逻辑块之间的互连的长度，信号可能会在不同时间到达逻辑块的输入端子。
在该上下文中，“选择器”是指如由一个或多个选择控件所确定的逻辑元件，其将两个或更多个输入中的一个输入选择到其输出。硬件选择器的示例是多路复用器和多路分解器。示例软件选择器或示例固件选择器如下：if(selection_control＝＝true)output＝input1；else output＝input2；选择器的许多其他示例对于本领域技术人员而言是显而易见的，而无需过多实验。
在该上下文中，“软件”是指被实现为机器存储器(例如，可以是非暂态的读取/写入易失性存储器或非易失性存储器或介质)中的处理器可执行指令的逻辑。
在该上下文中，“开关”是指在一个或多个选择信号的控制下将一个或多个输入选择到一个或多个输出的逻辑。硬件开关的示例是用于将功率切换到电路、设备(例如，照明)或电机的机械电气开关。硬件开关的其他示例是诸如晶体管之类的固态开关。硬件开关或固件开关的示例如下：if(selection＝＝true)output＝input；else output＝ 0；一定程度上更负载的软件/固件开关是：if(selection1＝＝true and selection2＝＝true)output＝input1；else if(selection1＝＝true and selection2＝＝false)output＝input2；else if(selection1＝＝false and selection2＝＝true)output＝input3；elseoutput＝noOp；开关的操作方式许多都与选择器的操作方式相似(参见选择器的定义)，除了在一些情况下，开关可能会将所有输入选择到(多个)输出，而并非在输入之中进行选择。开关的其他示例对于本领域技术人员而言是显而易见的，而无需过多实验。
对“一个实施例”或“一实施例”的引用不一定是指相同的实施例，尽管它们可以是指相同的实施例。除非上下文另有明确要求，否则在整个说明书和权利要求书中，单词“包括(comprise)”、“包括 (comprising)”等应以包括性含义解释，而非以排他性或穷举性含义解释，也就是说，以“包括但不限于”含义解释。除非明确局限于单个或许多，否则使用单数或复数的单词也分别包括复数或单数。附加地，当在本申请中使用时，单词“其中”、“上方”、“下方”和类似意思的单词整体上是指本申请，并非本申请的任何特定部分。当权利要求在引用两个或更多个项的列表时使用单词“或”时，该单词涵盖该单词的以下所有解释：列表中的项中的任一项、列表中的所有项、以及列表中的项的任何组合，除非明确局限于一个或另一个。一个或多个相关领域的技术人员通常理解，本文中未明确定义的任何术语均具有其传统含义。
宏单元实现
可以提前设计包括本文中所描述的纳米级结构的电路或布局并且将其作为宏单元(如本文中所使用的，可以是标准单元)提供给设计者。集成电路设计者对已针对特定种类电路(诸如逻辑门、较大的逻辑功能、存储器(包括SRAM)以及甚至整个处理器或系统) 进行预先设计的宏单元加以利用是很常见的。在库中提供这些宏单元，该库可以获自诸如代工厂、ASIC公司、半导体公司、第三方IP 提供商以及甚至EDA公司之类的多种来源，并且由设计者在设计更大的电路时使用。每个宏单元通常包含下列信息，诸如：用于示意图的图形符号；用于诸如Verilog之类的硬件描述语言的文本；对所包含的电路中的设备、它们之间的互连以及输入节点及输出节点做出描述的网表；以诸如GDSII之类的一种或多种几何描述语言的电路的版图(物理表示)；供放置及布线系统使用的所包含的几何结构的摘要；设计规则检验组；供逻辑仿真器和电路仿真器使用的仿真模型；等等。一些库可以包括针对每个宏单元的较少信息，而其他一些库则可以包含较多信息。在一些库中，在单独的文件中提供条目，而在其他一些库中条目则被组合到单个文件或包含针对多个不同宏单元的条目的一个文件中。在所有情况中，文件存储并分布在计算机可读介质上，或以电子形式送达用户并由用户存储在计算机可读介质上。宏单元库往往包含同一逻辑功能在面积、速度和/或功耗上有所不同的多个版本，以便允许设计者或者自动化工具具有在这些特点之间进行折衷的选项。宏单元库还可以被认为是宏单元的数据库。如本文中所使用的，术语“数据库”并不一定意味着任何单一结构。例如，两个或更多个单独的数据库在被一并考虑时仍然构成“数据库”，如该术语在本文中所使用的那样。如此，定义每个单个宏单元的条目也可以被认为是“数据库”。可以看出，本发明的各方面也可以存在于宏单元和宏单元库中。
申请人在此单独公开了本文中所描述的每个个别特征以及两个或更多个这样的特征的任何组合，其程度是，鉴于本领域技术人员的公共常识，这样的特征或组合能够整体基于本说明书进行，而不管这样的特征或特征的组合是否解决了本文中说公开的任何问题并且不限于权利要求的范围。申请人指示，本发明的各方面可以由任何这样的特征或特征的组合组成。鉴于前面的描述，对于本领域技术人员而言，显而易见的是，可以在本发明的范围内做出各种修改。
已经出于说明及描述的目的而提供了本发明的优选实施例的前文描述。其并不旨在称为穷尽性或者将本发明限于所公开的精确形式。明显地，许多修改和变形对于本领域中从业人员都将是显而易见的。具体地但非限制性地，在本专利申请的背景技术部分中所描述、建议或者通过引用并入其中的任何及全部变形均明确通过引用而并入本文中对本发明的实施例的描述之中。本文中所描述的实施例被选择及描述用以最好解释本发明的原理及其实际应用，从而使得本领域中技术人员能够针对各种实施例并且伴随适合于所设想的特定用途的各种修改而理解本发明。本发明的范围旨在由以下权利要求及其等同物所限定。

Claims (20)

1.一种由集成电路设计工具执行的计算机实现的方法，用于对晶体管的栅极端子的电阻进行建模，以在集成电路上实现，所述晶体管具有至少一个沟道区域，所述方法包括：
使用三维3D坐标系在存储器中的数据结构中指定所述栅极端子的结构；
对于所指定的结构中的多个体积元素中的每个体积元素，确定Elmore延迟时间EDT并且将所述EDT存储在所述存储器中的数据库中；
对于位于所述栅极端子的面对所述沟道区域的表面上的所述多个体积元素中的那些体积元素，基于所述EDT来确定平均Elmore延迟时间 aEDT，并且将所述aEDT存储在所述存储器中的所述数据库中；以及
执行指令的程序，以根据所述aEDT和所述栅极端子的电容生成所述栅极端子的点对点电阻值。
2.根据权利要求1所述的计算机实现的方法，其中所述栅极端子的所述点对点电阻值根据将所述aEDT除以所述栅极端子的所述电容来生成。
3.根据权利要求1所述的计算机实现的方法，其中所述EDT通过对具有Neumann边界条件的拉普拉斯方程进行求解来确定。
4.根据权利要求3所述的计算机实现的方法，其中所述拉普拉斯方程具有以下形式：
tELMORE = G-1* CTOT，其中
tELMORE是所述多个体积元素中每个体积元素的所述EDT的向量，
G是电导矩阵，以及
CTOT是所述多个体积元素中的每个体积元素处的总电容的矢量。
5.根据权利要求3所述的计算机实现的方法，其中对于位于所述栅极端子的面对所述沟道区域的所述表面上的所述多个体积元素中的所述体积元素，所述Neumann边界条件是恒定的。
6.根据权利要求1所述的计算机实现的方法，还包括：通过以下各项来生成所述栅极端子的寄生电容节点的点对点电阻值：
对于位于所述栅极端子的不面对所述沟道区域的表面上的所述多个体积元素中的那些体积元素，基于所述EDT来确定平均Elmore延迟时间aEDT；以及
执行指令的程序，以根据所述aEDT和所述栅极端子的所述电容来生成所述栅极端子的所述寄生电容节点的所述点对点电阻值。
7.根据权利要求6所述的计算机实现的方法，其中所述栅极端子的所述寄生电容节点的所述点对点电阻值根据将所述aEDT除以所述栅极端子的所述电容来生成。
8.根据权利要求1所述的计算机实现的方法，其中所述晶体管具有至少一个源极端子，还包括：通过以下各项对所述晶体管的所述源极端子的电阻进行建模：
使用所述三维3D坐标系在所述存储器中的数据结构中指定所述源极端子的结构；
对于所述源极端子的所指定的结构中的多个体积元素中的每个体积元素，确定Elmore延迟时间EDT并且将所述EDT存储在所述存储器中的所述数据库中；
对于位于所述源极端子的面对所述沟道区域的表面上的所述多个体积元素中的那些体积元素，基于所述EDT来确定平均Elmore延迟时间aEDT，并且将所述aEDT存储在所述存储器中的所述数据库中；以及
执行指令的程序，以根据所述aEDT和所述源极端子的电容生成所述源极端子的点对点电阻值。
9.根据权利要求8所述的计算机实现的方法，其中所述源极端子的所述点对点电阻值根据将所述aEDT除以所述源极端子的所述电容来生成。
10.根据权利要求1所述的计算机实现的方法，其中所述晶体管具有至少一个漏极端子，还包括：通过以下各项对所述晶体管的所述漏极端子的电阻进行建模：
使用所述三维3D坐标系在所述存储器中的数据结构中指定所述漏极端子的结构；
对于所述漏极端子的所指定的结构中的多个体积元素中的每个体积元素，确定Elmore延迟时间EDT并且将所述EDT存储在所述存储器中的所述数据库中；
对于位于所述漏极端子的面对所述沟道区域的表面上的所述多个体积元素中的那些体积元素，基于所述EDT来确定平均Elmore延迟时间aEDT，并且将所述aEDT存储在所述存储器中的所述数据库中；以及
执行指令的程序，以根据所述aEDT和所述漏极端子的电容生成所述漏极端子的点对点电阻值。
11.根据权利要求10所述的计算机实现的方法，其中所述漏极端子的所述点对点电阻值根据将所述aEDT除以所述漏极端子的所述电容来生成。
12.根据权利要求1所述的计算机实现的方法，还包括：使用随机游走途径在不确定所述EDT的情况下直接确定所述aEDT。
13.根据权利要求1所述的计算机实现的方法，还包括：执行指令的程序，以基于所述栅极端子、源极端子和漏极端子的所述点对点电阻值来计算所述晶体管的电阻器网络模型。
14.根据权利要求13所述的计算机实现的方法，还包括：将所述电阻器网络模型用于集成电路的电子设计中的寄生提取和时序验证。
15.根据权利要求1所述的计算机实现的方法，其中所述晶体管是金属氧化物半导体场效应晶体管MOSFET。
16.根据权利要求1所述的计算机实现的方法，其中所述晶体管是鳍式场效应晶体管FinFet。
17.根据权利要求1所述的计算机实现的方法，其中所述晶体管是环绕栅极GAA晶体管。
18.根据权利要求1所述的计算机实现的方法，其中所述晶体管是具有至少第一栅极端子和第二栅极端子的互补场效应晶体管CFET，还包括：
使用所述三维3D坐标系在所述存储器中的所述数据结构中指定所述第一栅极端子的第一结构，以及使用所述三维3D坐标系在所述存储器中的所述数据结构中指定所述第二栅极端子的第二结构；
对于所指定的第一结构中的第一多个体积元素中的每个体积元素，确定第一Elmore延迟时间EDT，并且将所述第一EDT存储在所述存储器中的所述数据库中，并且对于所指定的第二结构中的第二多个体积元素中的每个体积元素，确定第二EDT，并且将所述第二EDT存储在所述存储器中的所述数据库中；
对于位于所述第一栅极端子和所述第二栅极端子的面对所述第一栅极端子和所述第二栅极端子的相应沟道区域的相应表面上的所述第一多个体积元素和所述第二多个体积元素中的那些体积元素，基于所述EDT来确定平均Elmore延迟时间aEDT，并且将所述aEDT存储在所述存储器中的所述数据库中；以及
执行指令的程序以根据所述aEDT和所述栅极端子的所述电容生成所述栅极端子的点对点电阻值。
19.一种用于对晶体管的栅极端子的电阻进行建模的集成电路设计工具，所述晶体管具有至少一个沟道区域，所述工具包括：
计算机系统，包括一个或多个处理器和存储器，所述存储器存储所述计算机系统可执行的用于以下过程的指令，所述过程包括：
使用三维3D坐标系在存储器中的数据结构中指定所述栅极端子的结构；
对于所指定的结构中的多个体积元素中的每个体积元素，确定Elmore延迟时间EDT，并且将所述EDT存储在所述存储器中的数据库中；
对于位于所述栅极端子的面对所述沟道区域的表面上的所述多个体积元素中的那些体积元素，基于所述EDT来确定平均Elmore延迟时间aEDT，并且将所述aEDT存储在所述存储器中的所述数据库中；以及
执行指令的程序，以根据所述aEDT和所述栅极端子的电容生成所述栅极端子的点对点电阻值。
20.一种非暂态计算机可读数据存储介质，所述非暂态计算机可读数据存储介质存储用于执行方法的指令的程序，所述方法包括：
使用三维3D坐标系在存储器中的数据结构中指定栅极端子的结构；
对于所指定的结构中的多个体积元素中的每个体积元素，确定Elmore延迟时间EDT，并且将所述EDT存储在所述存储器中的数据库中；
对于位于所述栅极端子面对沟道区域的表面上的所述多个体积元素中的那些体积元素，基于所述EDT来确定平均Elmore延迟时间aEDT，并且将所述aEDT存储在所述存储器中的所述数据库中；以及
执行指令的程序，以根据所述aEDT和所述栅极端子的电容生成所述栅极端子的点对点电阻值。
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